JPH0680701B2 - ピン付チツプキヤリア - Google Patents
ピン付チツプキヤリアInfo
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- JPH0680701B2 JPH0680701B2 JP61059212A JP5921286A JPH0680701B2 JP H0680701 B2 JPH0680701 B2 JP H0680701B2 JP 61059212 A JP61059212 A JP 61059212A JP 5921286 A JP5921286 A JP 5921286A JP H0680701 B2 JPH0680701 B2 JP H0680701B2
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- Japan
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- chip carrier
- chip
- pin
- solder
- protective film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、LSIチツプのパツケージ構造に係り、特に、
実装面積が小さい高密度，高信頼性実装に好適なピン付
チツプキヤリアに関する。
実装面積が小さい高密度，高信頼性実装に好適なピン付
チツプキヤリアに関する。
電子機器の小型化，高機能化に対応すべく、LSIチツプ
の高集積化と共に、LSIチツプを高密度に配線基板に実
装する、いわゆるチツプ実装レベルでの高集積化が進ん
でいる。
の高集積化と共に、LSIチツプを高密度に配線基板に実
装する、いわゆるチツプ実装レベルでの高集積化が進ん
でいる。
そのため、チツプのパツケージの小型化が図られ、一連
のチツプキヤリアと呼ばれる小型パツケージデバイスが
作られている。それらの現状については、公知文献（電
子材料1983年５月号掲載「チツプキヤリアとプリント基
板への実装」p65〜70）に詳しく述べられている。
のチツプキヤリアと呼ばれる小型パツケージデバイスが
作られている。それらの現状については、公知文献（電
子材料1983年５月号掲載「チツプキヤリアとプリント基
板への実装」p65〜70）に詳しく述べられている。
しかし、これら従来のチツプキヤリアでは、いずれもチ
ツプキヤリア内に接続がワイヤボンデイングによつて行
なわれているため、チツプキヤリアはどうしてもチツプ
に比べれば大きくならざるを得ず、高密度実装に限界が
ある。またワイヤボンデイングによる接続のため、配線
ピツチに限界があり、集積度の高いチツプではワイヤを
長くするなどの対応が必要であり、遅延時間が大きくな
る点でも不利である。
ツプキヤリア内に接続がワイヤボンデイングによつて行
なわれているため、チツプキヤリアはどうしてもチツプ
に比べれば大きくならざるを得ず、高密度実装に限界が
ある。またワイヤボンデイングによる接続のため、配線
ピツチに限界があり、集積度の高いチツプではワイヤを
長くするなどの対応が必要であり、遅延時間が大きくな
る点でも不利である。
本発明の目的は、ほぼチツプと同サイズのチツプキヤリ
アであり、チツプキヤリア内の配線長も大幅に短かくし
た高密度実装に好適なチツプキヤリアでありながら高信
頼性実装ができるチツプキヤリアを提供することを目的
としている。
アであり、チツプキヤリア内の配線長も大幅に短かくし
た高密度実装に好適なチツプキヤリアでありながら高信
頼性実装ができるチツプキヤリアを提供することを目的
としている。
上記目的を達成するために、発明者らは、チツプキヤリ
ア内の接続部と配線基板との熱膨張係数の差から生じる
熱歪に問題があると考え、ワイヤボンデイングを全く用
いない新しいピン付チツプキヤリア構造を見出した。
ア内の接続部と配線基板との熱膨張係数の差から生じる
熱歪に問題があると考え、ワイヤボンデイングを全く用
いない新しいピン付チツプキヤリア構造を見出した。
本発明のピン付チップキャリアは、片面に集積化された
電子回路及び接続端子が形成されてなるLSIチップの少
なくとも該回路及び接続端子形成面を絶縁性保護膜で被
覆してなるチップキャリアにおいて、該接続端子上には
高分子樹脂と無機粉末を主成分とする該絶縁性保護膜を
形成し、該絶縁性保護膜を貫通して、はんだの導体柱を
形成し、かつ該導体柱の先端に導体ピンが付設している
ことを特徴とする。
電子回路及び接続端子が形成されてなるLSIチップの少
なくとも該回路及び接続端子形成面を絶縁性保護膜で被
覆してなるチップキャリアにおいて、該接続端子上には
高分子樹脂と無機粉末を主成分とする該絶縁性保護膜を
形成し、該絶縁性保護膜を貫通して、はんだの導体柱を
形成し、かつ該導体柱の先端に導体ピンが付設している
ことを特徴とする。
具体的には、フリツプチツプ接続の技術が用いられる。
即ち、第１図に例示した様に、チツプ上の接続部は半田
などのソルダ材が柱状に形成されかつ、その中にコバー
ルなどのピンが付設されている構造である。ソルダ材の
柱は、チツプ保護の目的で被覆された樹脂と無機粉末を
主成分とする硬化絶縁物の中に埋設され、機械的に補強
されている。ピンは絶縁物から露出しており、基板への
接続に用いられる。
即ち、第１図に例示した様に、チツプ上の接続部は半田
などのソルダ材が柱状に形成されかつ、その中にコバー
ルなどのピンが付設されている構造である。ソルダ材の
柱は、チツプ保護の目的で被覆された樹脂と無機粉末を
主成分とする硬化絶縁物の中に埋設され、機械的に補強
されている。ピンは絶縁物から露出しており、基板への
接続に用いられる。
したがって、ハンダを配線基板上に形成し、チツプ上に
もハンダを形成しておいて、両者を位置合せして行なう
接続に比べ、位置合せ時に行う予備加熱等の手間が省か
れる上、基板上のハンダと結合するピンは予めチツプ上
に形成されているため、例えば基板上に該ピンに対応し
てハンダが入つた凹部を設けておくと位置合せの精度良
く（電極間隔が狭いと、わずかのずれでも、シヨートの
原因となる）チツプキヤリアを基板上に直接実装するこ
とができる。
もハンダを形成しておいて、両者を位置合せして行なう
接続に比べ、位置合せ時に行う予備加熱等の手間が省か
れる上、基板上のハンダと結合するピンは予めチツプ上
に形成されているため、例えば基板上に該ピンに対応し
てハンダが入つた凹部を設けておくと位置合せの精度良
く（電極間隔が狭いと、わずかのずれでも、シヨートの
原因となる）チツプキヤリアを基板上に直接実装するこ
とができる。
また、機械的に弱いソルダ材の柱が樹脂硬化物で補強さ
れているので、裸チツプに比べ非常に取り扱い易い部品
となつている。
れているので、裸チツプに比べ非常に取り扱い易い部品
となつている。
このようなチツプキヤリアでは、チツプキヤリア内の配
線長は半田柱の高さに相当し、ほぼ100μｍ程度であり
ワイヤボンデイングを用いた従来のチツプキヤリアに比
べ格段に短縮されていることが容易に理解し得る。ま
た、本発明のチツプキヤリアでは、接続部をチツプ全面
に形成出来るので、高集積化されたチツプの場合でも配
線長が長くなることは避けられる。
線長は半田柱の高さに相当し、ほぼ100μｍ程度であり
ワイヤボンデイングを用いた従来のチツプキヤリアに比
べ格段に短縮されていることが容易に理解し得る。ま
た、本発明のチツプキヤリアでは、接続部をチツプ全面
に形成出来るので、高集積化されたチツプの場合でも配
線長が長くなることは避けられる。
本発明になるチツプキヤリアは、第１図に示したピンを
用いて、配線基板上の凹部を有する接続部に挿入し、ソ
ルダリングすることによつて実装されるため、ハンダと
基板との熱膨張係数の差から生じる熱歪を吸収するのに
適しており、ハンダのクリープ特性を良くし、断線が少
ない高信頼性の接続が可能である（配線基板上には必ら
ずしも凹部を設けなくても上記ピンは熱歪を吸収するこ
とができる）。
用いて、配線基板上の凹部を有する接続部に挿入し、ソ
ルダリングすることによつて実装されるため、ハンダと
基板との熱膨張係数の差から生じる熱歪を吸収するのに
適しており、ハンダのクリープ特性を良くし、断線が少
ない高信頼性の接続が可能である（配線基板上には必ら
ずしも凹部を設けなくても上記ピンは熱歪を吸収するこ
とができる）。
さらに、本発明のピンを設けたチツプキヤリアは、例え
ばプリント基板に反りがある場合でもピンが基板とチツ
プキヤリア間の長さの調節役を果たすため接続が良好で
ある。
ばプリント基板に反りがある場合でもピンが基板とチツ
プキヤリア間の長さの調節役を果たすため接続が良好で
ある。
即ち、第２図に例示した如くである。従つて、構造から
明らかな様に、基板側の占有面積はチツプ面積を越える
ことがなく、高密度実装に有用なチツプキヤリアであ
る。
明らかな様に、基板側の占有面積はチツプ面積を越える
ことがなく、高密度実装に有用なチツプキヤリアであ
る。
従来のチツプキヤリアが多くの部品材料から構成され、
複雑な構造となつているのに対し、本発明になるチツプ
キヤリアは部品点数が少なく、本質的に安価に提供し得
る利点を有している。
複雑な構造となつているのに対し、本発明になるチツプ
キヤリアは部品点数が少なく、本質的に安価に提供し得
る利点を有している。
このようなチツプキヤリアを作る方法はいくつか考えら
れる。発明者らが実施した方法について説明するが、こ
れによつて本発明が限定されるものではない。
れる。発明者らが実施した方法について説明するが、こ
れによつて本発明が限定されるものではない。
配線長の大幅な短縮は、高周波駆動LSIチツプの高機能
化にも有用であり、また、GaAsチツプを用いた高速論理
素子LSIのチツプキヤリアとすれば、遅延時間を最小限
に出来る効果が期待できるだけでなく、チツプ背面が露
出しているので、効率的なチツプ冷却が可能である。
化にも有用であり、また、GaAsチツプを用いた高速論理
素子LSIのチツプキヤリアとすれば、遅延時間を最小限
に出来る効果が期待できるだけでなく、チツプ背面が露
出しているので、効率的なチツプ冷却が可能である。
LSIチツプ（シリコン基板）上の接続端子部に半田層を
メツキなどの手段により形成する。別途第３図に示す様
な、所定の位置に直径50μｍのコバールのピンが埋設さ
れ、一部露出している溶剤に可溶な芳香族ポリエーテル
アミドフイルム（厚さ100μｍ）を用意する。露出して
いるピンの近傍はあらかじめメタライズし、半田層を形
成しておく。
メツキなどの手段により形成する。別途第３図に示す様
な、所定の位置に直径50μｍのコバールのピンが埋設さ
れ、一部露出している溶剤に可溶な芳香族ポリエーテル
アミドフイルム（厚さ100μｍ）を用意する。露出して
いるピンの近傍はあらかじめメタライズし、半田層を形
成しておく。
赤外線のフローによりチツプとフイルムの半田を溶融
し、一括接合する（第４図（ａ））。
し、一括接合する（第４図（ａ））。
次に下記組成の液状樹脂をチツプとフイルムの間隙に充
てんする。液状樹脂をチツプ周辺に所定量載置し、加温
することによつて界面張力が働き樹脂充てんが行なわれ
る（第４図（ｂ））。
てんする。液状樹脂をチツプ周辺に所定量載置し、加温
することによつて界面張力が働き樹脂充てんが行なわれ
る（第４図（ｂ））。
この状態で加熱し、樹脂を硬化させる。硬化条件は150
℃、１時間である。樹脂硬化の際、加圧雰囲気中で行な
えば、発泡を抑えることが出来良好な硬化物が得られ
る。
℃、１時間である。樹脂硬化の際、加圧雰囲気中で行な
えば、発泡を抑えることが出来良好な硬化物が得られ
る。
液状樹脂の組成（重量部） エピコート828（シエル化学社製） 100部 CTBN1300×13（B.F.グツドリツチケミカル社製） 15部 ジシアンジアミド 3.3部 イミダゾール誘導体2P4MHZ（四国化成社製） 5.0部 シリカ粉末 242部 カーボン粉末 0.8部 カツプリング剤KBM403（信越化学社製） 2.0部 次に、芳香族ポリエーテルアミドフイルムをＮ−メチル
ピロリドンなどの溶剤に溶かし、第１図に示したピン付
チツプキヤリアを得る。
ピロリドンなどの溶剤に溶かし、第１図に示したピン付
チツプキヤリアを得る。
樹脂硬化物は上記の例に限定されないが、特に高い信頼
性を保証するためには、樹脂硬化物の熱膨張係数が、少
なくとも用いている半田の熱膨張係数と同等かそれ以下
てあることが望ましい。例示された樹脂硬化物の熱膨張
係数は20×10-6／℃であり、その条件を満足している。
性を保証するためには、樹脂硬化物の熱膨張係数が、少
なくとも用いている半田の熱膨張係数と同等かそれ以下
てあることが望ましい。例示された樹脂硬化物の熱膨張
係数は20×10-6／℃であり、その条件を満足している。
本発明によれば、配線基板との実装において、基板と接
続部との熱膨張係数の差から生じる熱歪を吸収するのに
適しているため、断線が少なく高信頼性の接続が可能で
あり、実装に要する基板占有面積において従来のチツプ
キヤリアの1/3〜1/4、配線長において1/20〜1/40縮少さ
れ高密度実装かつ遅延時間短縮に有用なチツプキヤリア
を提供できる。
続部との熱膨張係数の差から生じる熱歪を吸収するのに
適しているため、断線が少なく高信頼性の接続が可能で
あり、実装に要する基板占有面積において従来のチツプ
キヤリアの1/3〜1/4、配線長において1/20〜1/40縮少さ
れ高密度実装かつ遅延時間短縮に有用なチツプキヤリア
を提供できる。
第１図は本発明になるチツプキヤリアの一例を示す平面
図及び縦断面図、第２図は本発明になるチツプキヤリア
の実装態様を示す縦断面図、第３図は本発明になるチツ
プキヤリア製造に用いるピン埋設芳香族ポリエーテルア
ミドフイルムの縦断面図、第４図は本発明になるチツプ
キヤリア製造法を示す縦断面図である。 １…ピン付チツプキヤリア、２…LSIチツプ、３…コバ
ールピン、４…樹脂硬化絶縁物、５…半田柱、６…実装
用配線基板、７…接続孔、８…芳香族ポリエーテルアミ
ドフイルム、９…メタライズ膜。
図及び縦断面図、第２図は本発明になるチツプキヤリア
の実装態様を示す縦断面図、第３図は本発明になるチツ
プキヤリア製造に用いるピン埋設芳香族ポリエーテルア
ミドフイルムの縦断面図、第４図は本発明になるチツプ
キヤリア製造法を示す縦断面図である。 １…ピン付チツプキヤリア、２…LSIチツプ、３…コバ
ールピン、４…樹脂硬化絶縁物、５…半田柱、６…実装
用配線基板、７…接続孔、８…芳香族ポリエーテルアミ
ドフイルム、９…メタライズ膜。
フロントページの続き (72)発明者 天城 滋夫 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭59−165446（ＪＰ，Ａ)
Claims (2)
- 【請求項１】片面に集積化された電子回路及び接続端子
が形成されてなるLSIチップの少なくとも該回路及び接
続端子形成面を絶縁性保護膜で被覆してなるチップキャ
リアにおいて、 該接続端子上には高分子樹脂と無機粉末を主成分とする
該絶縁性保護膜を形成し、 該絶縁性保護膜を貫通して、はんだの導体柱を形成し、 かつ該導体柱の先端に導体ピンが付設していることを特
徴とするピン付チップキャリア。 - 【請求項２】特許請求の範囲第１項記載の前記絶縁性保
護膜の熱膨張係数は、はんだ（20×106／℃）と同等か
それ以下であることを特徴とするピン付チップキャリ
ア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61059212A JPH0680701B2 (ja) | 1986-03-19 | 1986-03-19 | ピン付チツプキヤリア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61059212A JPH0680701B2 (ja) | 1986-03-19 | 1986-03-19 | ピン付チツプキヤリア |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62217619A JPS62217619A (ja) | 1987-09-25 |
| JPH0680701B2 true JPH0680701B2 (ja) | 1994-10-12 |
Family
ID=13106863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61059212A Expired - Lifetime JPH0680701B2 (ja) | 1986-03-19 | 1986-03-19 | ピン付チツプキヤリア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680701B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2071662A1 (en) * | 1991-06-26 | 1992-12-27 | Jon J. Gulick | Integrated socket-type package for flip-chip semiconductor devices and circuits |
| JP2669310B2 (ja) * | 1993-11-26 | 1997-10-27 | 日本電気株式会社 | 半導体集積回路装置およびその実装方法 |
| JP4780023B2 (ja) * | 2007-04-09 | 2011-09-28 | 日立化成工業株式会社 | マルチチップモジュールの実装方法 |
| US8389328B2 (en) * | 2008-11-06 | 2013-03-05 | Sumitomo Bakelite Co., Ltd. | Method of manufacturing electronic device and electronic device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165446A (ja) * | 1983-03-11 | 1984-09-18 | Nec Corp | 集積回路構造体 |
-
1986
- 1986-03-19 JP JP61059212A patent/JPH0680701B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62217619A (ja) | 1987-09-25 |
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