JP2669310B2 - 半導体集積回路装置およびその実装方法 - Google Patents
半導体集積回路装置およびその実装方法Info
- Publication number
- JP2669310B2 JP2669310B2 JP5295842A JP29584293A JP2669310B2 JP 2669310 B2 JP2669310 B2 JP 2669310B2 JP 5295842 A JP5295842 A JP 5295842A JP 29584293 A JP29584293 A JP 29584293A JP 2669310 B2 JP2669310 B2 JP 2669310B2
- Authority
- JP
- Japan
- Prior art keywords
- seal ring
- area
- integrated circuit
- semiconductor integrated
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Wire Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
誘電体基板への実装方法に関し、特にシールリングによ
りＬＳＩチップを気密封止する半導体集積回路装置およ
びその実装方法に関する。
誘電体基板への実装方法に関し、特にシールリングによ
りＬＳＩチップを気密封止する半導体集積回路装置およ
びその実装方法に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路装置の誘
電体基板への実装方法は、ＬＳＩチップの電極にワイヤ
を用いず、電気的に導通な球状の電極、すなわちバンプ
電極を用いてフリップチップ実装されている。
電体基板への実装方法は、ＬＳＩチップの電極にワイヤ
を用いず、電気的に導通な球状の電極、すなわちバンプ
電極を用いてフリップチップ実装されている。
【０００３】図３は従来の半導体集積回路装置を示す断
面図である。図３において、ＬＳＩチップ１は半田によ
り形成されたバンプ電極５を介して誘電体基板、すなわ
ちセラミック基板４と電気的に接続されている。また、
ＬＳＩチップ１の周囲はキャップ１１により覆われ、気
密封止されている。キャップ１１は導電性接着剤１２に
よりセラミック基板４に固定されている。
面図である。図３において、ＬＳＩチップ１は半田によ
り形成されたバンプ電極５を介して誘電体基板、すなわ
ちセラミック基板４と電気的に接続されている。また、
ＬＳＩチップ１の周囲はキャップ１１により覆われ、気
密封止されている。キャップ１１は導電性接着剤１２に
よりセラミック基板４に固定されている。
【０００４】図３に示す半導体集積回路装置は、バンプ
電極５だけが主要な放熱経路なため、ＬＳＩチップ１の
熱上昇が大きく、チップが破壊されるという問題があ
る。
電極５だけが主要な放熱経路なため、ＬＳＩチップ１の
熱上昇が大きく、チップが破壊されるという問題があ
る。
【０００５】上述した問題を解決するため、例えば、１
９９１年２月１４日公開の特開平３−３４４４５号公報
（文献１）に示されるように、ＬＳＩチップの裏面をキ
ャップに接着させ、キャップ側面に開講部を設ける構造
が知られている。
９９１年２月１４日公開の特開平３−３４４４５号公報
（文献１）に示されるように、ＬＳＩチップの裏面をキ
ャップに接着させ、キャップ側面に開講部を設ける構造
が知られている。
【０００６】図４は文献１第２図記載の半導体集積回路
装置を示す断面図である。図４において、ＬＳＩチップ
１の裏面が導電性接着剤１２によりキャップ１１に直接
接着されており、またキャップ１１の側面には開口部１
３が形成されている。さらにＬＳＩチップ１の表面に造
り込まれた素子領域を気密封止するためにモジュ−ルケ
ース１４によりキャップ１１およびセラミック基板４が
覆われている。このような構造を採用することにより、
バンプ電極５、およびキャップ１による放熱経路が形成
され、ＬＳＩチップ１の熱上昇を防止することができ
る。
装置を示す断面図である。図４において、ＬＳＩチップ
１の裏面が導電性接着剤１２によりキャップ１１に直接
接着されており、またキャップ１１の側面には開口部１
３が形成されている。さらにＬＳＩチップ１の表面に造
り込まれた素子領域を気密封止するためにモジュ−ルケ
ース１４によりキャップ１１およびセラミック基板４が
覆われている。このような構造を採用することにより、
バンプ電極５、およびキャップ１による放熱経路が形成
され、ＬＳＩチップ１の熱上昇を防止することができ
る。
【０００７】しかしながら、この文献１記載の半導体集
積回路装置はキャップ１１に開口部１３が形成されてい
るため、大型のモジュールケース１４による気密封止が
必要となり、装置の大型化、および高価格化という問題
がある。
積回路装置はキャップ１１に開口部１３が形成されてい
るため、大型のモジュールケース１４による気密封止が
必要となり、装置の大型化、および高価格化という問題
がある。
【０００８】さらに、上述した問題を解決するために、
例えば、１９９２年１２月９日公開の特開平４−３５５
９３７号公報（文献２）に示されるように、あらかじ
め、キャップにＬＳＩチップを接着後、キャップ封止と
ＬＳＩチップのバンプ電極接続を同時におこなうという
半導体集積回路装置が知られている。
例えば、１９９２年１２月９日公開の特開平４−３５５
９３７号公報（文献２）に示されるように、あらかじ
め、キャップにＬＳＩチップを接着後、キャップ封止と
ＬＳＩチップのバンプ電極接続を同時におこなうという
半導体集積回路装置が知られている。
【０００９】図５は文献２記載の半導体集積回路装置を
示す断面図である。図５において、ＬＳＩチップ１は導
電性のバンプ電極５を介してセラミック基板４に接続さ
れ、キャップ１１がＬＳＩチップ１の裏面に直接導電性
接着剤１２により接着されている。また、キャップ１１
は導電性接着剤１２によりセラミック基板４に接続され
ている。
示す断面図である。図５において、ＬＳＩチップ１は導
電性のバンプ電極５を介してセラミック基板４に接続さ
れ、キャップ１１がＬＳＩチップ１の裏面に直接導電性
接着剤１２により接着されている。また、キャップ１１
は導電性接着剤１２によりセラミック基板４に接続され
ている。
【００１０】
【発明が解決しようとする課題】この従来の文献２記載
の半導体集積回路装置は、半導体集積回路装置の基板４
への実装とキャップ１１による気密封止を同時に行うこ
とができるため、キャップ封止行程が省略できる。しか
しながら、キャップ１１にＬＳＩチップ１を接着する行
程が新たに必要となるため、全体の行程は決して少なく
ならないという課題がある。また、上述した３つの従来
技術の半導体集積回路装置はキャップを必要とするた
め、組立後の重量がかさむという課題がある。
の半導体集積回路装置は、半導体集積回路装置の基板４
への実装とキャップ１１による気密封止を同時に行うこ
とができるため、キャップ封止行程が省略できる。しか
しながら、キャップ１１にＬＳＩチップ１を接着する行
程が新たに必要となるため、全体の行程は決して少なく
ならないという課題がある。また、上述した３つの従来
技術の半導体集積回路装置はキャップを必要とするた
め、組立後の重量がかさむという課題がある。
【００１１】
【課題を解決するための手段】本発明の目的は、上述し
た欠点を除去し、ケースの簡略化およびＬＳＩチップの
熱上昇を防止する半導体集積回路装置およびその実装方
法を提供することにある。上記目的を達成するために本
発明の半導体集積回路装置およびその実装方法では、パ
ッド電極の周囲のシールリングと接着する領域と、セラ
ミック基板のパターンとをシールリングを介して接続さ
せることにより気密封止を行うとともに、バンプ電極を
介して電気的接続を得るという構造および実装方法を採
用することにより上記目的を達成している。
た欠点を除去し、ケースの簡略化およびＬＳＩチップの
熱上昇を防止する半導体集積回路装置およびその実装方
法を提供することにある。上記目的を達成するために本
発明の半導体集積回路装置およびその実装方法では、パ
ッド電極の周囲のシールリングと接着する領域と、セラ
ミック基板のパターンとをシールリングを介して接続さ
せることにより気密封止を行うとともに、バンプ電極を
介して電気的接続を得るという構造および実装方法を採
用することにより上記目的を達成している。
【００１２】
【実施例】次に本発明を図面を参照して詳細に説明す
る。
る。
【００１３】図１は本発明の一実施例を示す半導体集積
回路装置の断面図である。図１ａ図において、ＬＳＩチ
ップ１はシールリング２を介してセラミック基板４のパ
ターン１０に接続され、ＬＳＩチップ１およびシールリ
ング２によりＬＳＩチップ１上に設けられた素子領域
７、およびパッド電極３を気密封止している。シールリ
ング２はコバールもしくは銅タングステンにより形成さ
れている。また、ＬＳＩチップ１はパッド電極３上に形
成されたバンプ電極５を介してセラミック基板４と電気
的に接続されている。
回路装置の断面図である。図１ａ図において、ＬＳＩチ
ップ１はシールリング２を介してセラミック基板４のパ
ターン１０に接続され、ＬＳＩチップ１およびシールリ
ング２によりＬＳＩチップ１上に設けられた素子領域
７、およびパッド電極３を気密封止している。シールリ
ング２はコバールもしくは銅タングステンにより形成さ
れている。また、ＬＳＩチップ１はパッド電極３上に形
成されたバンプ電極５を介してセラミック基板４と電気
的に接続されている。
【００１４】図１ｂ図は、図１ａ図におけるＸ−Ｘ’面
における横断面から見たＬＳＩチップの上面図である。
ＬＳＩチップ１の周辺端部にシールリング２がパッド電
極３を取り囲むようにして接続されている。
における横断面から見たＬＳＩチップの上面図である。
ＬＳＩチップ１の周辺端部にシールリング２がパッド電
極３を取り囲むようにして接続されている。
【００１５】ＬＳＩチップ１がシリコン組成の場合は線
膨張係数が３．６ｐｐｍ／℃であり、セラミック基板４
の線膨張係数が７．１ｐｐｍ／℃である。また、シール
リングの組成であるコバールあるいは銅タングステンの
線膨張係数は６ｐｐｍ／℃であるため、膨張係数が近
く、接着の際の熱による歪等が生じず、信頼性の高い接
合を得ることができる。また、ＬＳＩチップがＧａＡｓ
組成の場合は線膨張係数が７ｐｐｍ／℃であるため、さ
らに良好の接合を得ることができる。
膨張係数が３．６ｐｐｍ／℃であり、セラミック基板４
の線膨張係数が７．１ｐｐｍ／℃である。また、シール
リングの組成であるコバールあるいは銅タングステンの
線膨張係数は６ｐｐｍ／℃であるため、膨張係数が近
く、接着の際の熱による歪等が生じず、信頼性の高い接
合を得ることができる。また、ＬＳＩチップがＧａＡｓ
組成の場合は線膨張係数が７ｐｐｍ／℃であるため、さ
らに良好の接合を得ることができる。
【００１６】図２は図１に示した半導体集積回路装置の
実装方法を説明する断面図である。図２において、まず
行程（ａ）によりシールリング２をＬＳＩチップ１にＡ
ｕＳｉ８で接着した後、行程（ｂ）によりＬＳＩチップ
１のパッド電極３にバンブ電極５を半田により形成す
る。次に行程（ｃ）によりＬＳＩチップ１をセラミック
基板４に接着する際に、シールリング２とセラミック基
板４上のパターン１０との間に半田プリフォーム９を挿
入、加熱し、ＬＳＩチップ１上に形成されたバンブ電極
５と、接着されたシールリング２に対して、セラミック
基板４のそれぞれに対応するパターン１０とを接続す
る。上述の行程を経て、（ｄ）に示す本発明の一実施例
である半導体集積回路装置を得る。
実装方法を説明する断面図である。図２において、まず
行程（ａ）によりシールリング２をＬＳＩチップ１にＡ
ｕＳｉ８で接着した後、行程（ｂ）によりＬＳＩチップ
１のパッド電極３にバンブ電極５を半田により形成す
る。次に行程（ｃ）によりＬＳＩチップ１をセラミック
基板４に接着する際に、シールリング２とセラミック基
板４上のパターン１０との間に半田プリフォーム９を挿
入、加熱し、ＬＳＩチップ１上に形成されたバンブ電極
５と、接着されたシールリング２に対して、セラミック
基板４のそれぞれに対応するパターン１０とを接続す
る。上述の行程を経て、（ｄ）に示す本発明の一実施例
である半導体集積回路装置を得る。
【００１７】上述したこれらの組立行程例は本発明の実
現性を裏付けるために示したものであり、他の組立行程
例として、シールリング２を先にセラミック基板４に接
続する方法、およびＬＳＩチップ１、シールリング２お
よびセラミック基板４とを同時に接着する方法等が使用
でき、本発明を何等制限するものではない。
現性を裏付けるために示したものであり、他の組立行程
例として、シールリング２を先にセラミック基板４に接
続する方法、およびＬＳＩチップ１、シールリング２お
よびセラミック基板４とを同時に接着する方法等が使用
でき、本発明を何等制限するものではない。
【００１８】
【発明の効果】以上説明したように、本発明による半導
体集積回路装置の実装方法は、ＬＳＩチップとセラミッ
ク基板とをシールリングにより直接接続することで、気
密封止を可能としたため、キャップを用いた気密封止と
比較して組立後の重量が１〜２割程度軽減できるという
効果を有する。また、モジュールサイズの気密封止も不
要なため、ケースの簡略化ができ、さらに、フリップチ
ップ実装でのバンブ電極以外にシールリングでの放熱経
路が得られるため、ＬＳＩチップの熱上昇を防止するこ
とができるという効果を有する。
体集積回路装置の実装方法は、ＬＳＩチップとセラミッ
ク基板とをシールリングにより直接接続することで、気
密封止を可能としたため、キャップを用いた気密封止と
比較して組立後の重量が１〜２割程度軽減できるという
効果を有する。また、モジュールサイズの気密封止も不
要なため、ケースの簡略化ができ、さらに、フリップチ
ップ実装でのバンブ電極以外にシールリングでの放熱経
路が得られるため、ＬＳＩチップの熱上昇を防止するこ
とができるという効果を有する。
【図１】本発明の一実施例を示す半導体集積回路装置の
断面図。
断面図。
【図２】図１に示した半導体集積回路装置の組立行程例
を示す断面図。
を示す断面図。
【図３】従来の半導体集積回路装置を示す断面図。
【図４】他の従来の半導体集積回路装置を示す断面図。
【図５】他の従来の半導体集積回路装置の実装方法を示
す断面図
す断面図
１ ＬＳＩチップ ２ シールリング ３ パッド電極 ４ セラミック基板 ５ バンプ電極 ７ 素子領域 ８ ＡｕＳｉ ９ 半田プリフォーム １０ セラミック基盤上のパターン １１ キャップ １２ 導電性接着剤 １３ 開口部 １４ モジュールケース
Claims (3)
- 【請求項１】 バンプ電極を有する半導体基板を、前記
半導体基板に相対する位置にパッド電極を有する基板に
フリップフロップ実装する半導体集積回路の実装方法に
おいて、 前記半導体基板はさらに前記基板に相対する面の周辺端
部に金属薄膜により形成されたシールリング領域を有
し、前記基板はさらに前記シールリング領域に相対する
領域に金属薄膜により形成されたシールリング配設領域
を有し、 前記バンプ電極あるいは前記パッド電極に半田を配置す
る工程と、 前記シールリング領域あるいはシールリング配設領域に
半田を配置する工程と、 前記シールリング領域にシールリングを配置する工程
と、 前記バンプ電極と前記パッド電極の位置を合わせて、前
記半導体基板を前記基板に配置する工程と、 前記半田を加熱して溶融させる工程と、 前記半田を冷却して固化させる工程とを含む ことを特徴
とする半導体集積回路の実装方法。 - 【請求項２】 バンプ電極を有する半導体基板が、前記
半導体基板に相対する位置にパッド電極を有する基板に
フリップフロップ実装された半導体集積回路装置におい
て、 前記半導体基板はさらに前記基板に相対する面の周辺端
部に金属薄膜により形成されたシールリング領域を有
し、 前記基板はさらに前記シールリング領域に相対する領域
に金属薄膜により形成されたシールリング配設領域を有
し、 前記シールリング領域と前記シールリング配設領域の間
に、半田によりシールリングが固定され、該シールリン
グと前記半導体基板と前記基板とで囲まれた領域が気密
封止されている ことを特徴とする半導体集積回路装置。 - 【請求項３】 前記シールリングが、コバールあるいは
銅タングステンを組成とすることを特徴とする請求項２
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295842A JP2669310B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体集積回路装置およびその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5295842A JP2669310B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体集積回路装置およびその実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147299A JPH07147299A (ja) | 1995-06-06 |
| JP2669310B2 true JP2669310B2 (ja) | 1997-10-27 |
Family
ID=17825895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5295842A Expired - Fee Related JP2669310B2 (ja) | 1993-11-26 | 1993-11-26 | 半導体集積回路装置およびその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669310B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4095049B2 (ja) | 2004-08-30 | 2008-06-04 | シャープ株式会社 | 電極気密封止を用いた高信頼性半導体装置 |
| JP4820683B2 (ja) * | 2006-04-28 | 2011-11-24 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置と半導体装置の絶縁破壊防止方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0680701B2 (ja) * | 1986-03-19 | 1994-10-12 | 株式会社日立製作所 | ピン付チツプキヤリア |
| JP2581592B2 (ja) * | 1988-09-16 | 1997-02-12 | 株式会社日立製作所 | フレキシブルピンキャリア及びそれを使用した半導体装置 |
| JPH0430544A (ja) * | 1990-05-28 | 1992-02-03 | Hitachi Ltd | 半導体集積回路装置 |
-
1993
- 1993-11-26 JP JP5295842A patent/JP2669310B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07147299A (ja) | 1995-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5455457A (en) | Package for semiconductor elements having thermal dissipation means | |
| US5293301A (en) | Semiconductor device and lead frame used therein | |
| US4809135A (en) | Chip carrier and method of fabrication | |
| CN110140205B (zh) | 半导体装置 | |
| JP2591499B2 (ja) | 半導体装置 | |
| JPH05226487A (ja) | 半導体装置 | |
| JPH01117049A (ja) | 集積回路素子冷却装置 | |
| JP2669310B2 (ja) | 半導体集積回路装置およびその実装方法 | |
| EP0525651B1 (en) | Package structure for one or more IC chips | |
| JP2646989B2 (ja) | チップキャリア | |
| JPH08148647A (ja) | 半導体装置 | |
| JP2531125B2 (ja) | Ｉｃチップキャリアモジュ―ル | |
| EP0081419A2 (en) | High lead count hermetic mass bond integrated circuit carrier | |
| JP3048707B2 (ja) | 混成集積回路 | |
| JP2646994B2 (ja) | ヒートシンク付ピングリッドアレイ | |
| JPH0196952A (ja) | 気密封止チツプキヤリア | |
| JPH0661368A (ja) | フリップチップ型半導体装置 | |
| JPH05183076A (ja) | 半導体パッケージ | |
| JPH0974158A (ja) | 高電力混成集積回路用パッケージ | |
| JPH05326625A (ja) | Ｌｓｉ実装構造 | |
| JP2868868B2 (ja) | 半導体装置 | |
| JPS62281453A (ja) | チツプキヤリアモジユ−ル | |
| JPH0483362A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2870501B2 (ja) | 半導体装置 | |
| JP2646992B2 (ja) | チップキャリア |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970603 |
|
| LAPS | Cancellation because of no payment of annual fees |