JP2006352166A - マルチチップ実装法 - Google Patents

マルチチップ実装法 Download PDF

Info

Publication number
JP2006352166A
JP2006352166A JP2006257251A JP2006257251A JP2006352166A JP 2006352166 A JP2006352166 A JP 2006352166A JP 2006257251 A JP2006257251 A JP 2006257251A JP 2006257251 A JP2006257251 A JP 2006257251A JP 2006352166 A JP2006352166 A JP 2006352166A
Authority
JP
Japan
Prior art keywords
chip
substrate
adhesive
electrode
chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006257251A
Other languages
English (en)
Inventor
Isao Tsukagoshi
功 塚越
Koji Kobayashi
宏治 小林
Kazuya Matsuda
和也 松田
Naoki Fukushima
直樹 福嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Showa Denko Materials Co Ltd
Original Assignee
Hitachi Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Chemical Co Ltd filed Critical Hitachi Chemical Co Ltd
Priority to JP2006257251A priority Critical patent/JP2006352166A/ja
Publication of JP2006352166A publication Critical patent/JP2006352166A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H01L2224/75302—Shape
    • H01L2224/75303—Shape of the pressing surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H01L2224/75314—Auxiliary members on the pressing surface
    • H01L2224/75315—Elastomer inlay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7598—Apparatus for connecting with bump connectors or layer connectors specially adapted for batch processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01043—Technetium [Tc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]

Abstract

【課題】 チップ高さの異なる場合や基板の両面に実装する場合に有効なマルチチップ実装法を提供する。
【解決手段】 基板上に複数個以上のチップを実装する方法であって、基板上の電極形成面とチップ電極面の間に接着剤を介在させ、基板の電極とこれに相対峙するチップの電極を位置あわせした状態で、チップ背面に緩衝層として耐熱性やゴム状弾性に富んだシート類に、気体または液体、を内包した袋類または風船状物を介在させて加熱加圧することを特徴とするマルチチップ実装法。
【選択図】 図１

Description

本発明は、複数のチップ部品を基板へ実装する方法に関する。
半導体チップや電子部品の小型薄型化に伴い、これらに用いる回路や電極は高密度、高精細化している。このような微細電極の接続は、はんだ接続に替って接着剤を用いる方法が種々検討されている。この場合、接着剤中に導電粒子を配合し加圧することにより、接着剤の厚み方向に電気的接続を得るもの（例えば特開昭５５−１０４００７号公報）と、導電粒子を用いないで接続時の加圧により、電極面の微細凹凸の直接接触により、電気的接続を得るもの（例えば特開昭６０−２６２４３０号公報）がある。接着剤を用いた接続方式は、比較的低温での接続が可能であり、接続部はフレキシブルなことから信頼性に優れ、加えてフィルム状もしくはテープ状接着剤を用いた場合、一定厚みの長尺状で供給されることから、実装ラインの自動化が図れる等の理由から注目されている。近年、上記方式を発展させて複数以上のチップ類を、比較的小形の基板に高密度に実装するマルチチップモジュール（ＭＣＭ）が注目されている。この場合、まず接着剤層を基板全面に形成した後、セパレータのある場合にはこれを剥離し、次いで基板電極とチップ電極を位置合わせし、接着接合することが一般的である。ＭＣＭに用いるチップ類は、半導体チップ、能動素子、受動素子、抵抗、コンデンサなどの多種類（以下チップ類）がある。
特開昭５５−１０４００７号公報 特開昭６０−２６２４３０号公報
ＭＣＭに用いるチップ類は多種類であり、それに応じてチップサイズ（面積、高さ）は多くの種類となる。そのため基板への接着剤を用いた接続の際に、基板との熱圧着法などで従来にない問題点が生じている。例えばチップ高さの異なる場合や基板の両面に実装する場合、従来一般的に行われていた平行設置された金型を油圧や空気圧により圧締するプレス法や、平行設置されたゴムや金属の加圧ロールにより圧縮するいわゆるロール法などでは、図３に示すようにチップ高さが異なると、加熱加圧が均一に行われない欠点がある。すなわち、これらのプレス法やロール法では金型やロール間で加圧し、例えば平行設置された定盤７と加圧型８の間で加圧するために、チップ高さの異なる場合（２、２ａ、２ｂや２’、２ａ’２ｂ’２ｃ’）やチップを基板の両面に実装（２と、２’など）すると、加圧状態が一定とならないため、電極間の接続が不十分となり接続信頼性が得られない。特に基板の両面（３と３’面）に実装する場合には、表裏でチップ位置が対象状態に設置される場合が少ないこともあり、圧力むらのない均一加圧が要求される微細電極の接合に適当な加圧する手段もない状態である。本発明は、上記欠点に鑑みなされたもので、チップ高さの異なる場合や基板の両面に実装する場合に有効なマルチチップ実装法を提供する。
本発明の第１は、基板上に複数個以上のチップを実装する方法であって、基板上の電極形成面とチップ電極面の間に接着剤を介在させ、基板の電極とこれに相対峙するチップの電極を位置合わせした状態で、チップ背面に緩衝層として耐熱性やゴム状弾性に富んだシート類に、気体または液体、を内包した袋類または風船状物を介在させて加熱加圧することを特徴とするマルチチップ実装法に関する。本発明の第２は、基板上に複数個以上のチップを実装する方法であって、基板上の電極形成面とチップ電極間に接着剤を介在させ、基板の電極とこれに相対峙するチップの電極を位置合わせした状態で、導通検査を行った後加熱加圧して実装するに際し、導通検査工程および／または加熱加圧工程でチップ背面に緩衝層として耐熱性やゴム状弾性に富んだシート類に、気体または液体、を内包した袋類または風船状物を介在させて加熱加圧することを特徴とするマルチチップ実装法に関する。また、これらの発明における実施態様として、緩衝層の厚みが、同一基板状の複数個以上のチップの最大厚みと最小厚みとの厚みの差以上であることを特徴とするマルチチップ実装法に関する。緩衝層として耐熱性やゴム状弾性に富んだシート類に内包する気体としては、空気、液体としては高沸点物質よりなる液体が好ましい。
本発明によれば、基板上の電極形成面とチップ電極面の間に接着剤を介在させ、基板の電極とこれに相対峙するチップの電極を位置合わせした状態で、チップ背面に緩衝層として耐熱性やゴム状弾性に富んだシート類に、空気などの気体または高沸点物質よりなる液体、を内包した袋類または風船状物を介在させて加熱加圧するので、チップ高さの異なる場合や基板の両面に実装する場合に有効なマルチチップ実装法を提供できる。
本発明を、図面を参照しながら、以下説明する。図１は、基板１上の電極Ｂ，５の形成面と、複数個以上のチップ２、２ａ、２ｂ電極Ａ４間に、接着剤３を介在させ、相対峙するチップの電極を位置合わせした状態を示す断面模式図である。基板１上の電極Ｂ５の形成面は、片面（図１）でも、図３のような両面でもよい。基板１上の電極Ｂ，５もしくはチップ２上の電極Ａ４は、何れも配線回路をそのまま接続端子としても、あるいはさらに突起状の電極を形成したものであってもよい。電極４および／または５が突起状であると、相対峙する電極間で加圧が集中的に得られるため、電気的な接続が容易なので好ましい。接着剤３は、フィルム状でも、液状やペースト状でもよい。接続すべき接着剤付きチップの電極と基板の電極を位置合わせする方法は、接続すべき基板１の電極Ｂ，５とチップ２の電極Ａ４とを、顕微鏡や、画像認識装置等を用いて位置合わせする。このとき位置合わせマークの使用も有効である。位置合わせ後の基板１とチップ２の保持は、接着剤３の有する粘着性や、凝集力を用いて仮接続ことで可能である。また、クリップや粘着テープ等の補助手段も単独もしくは併用して適用できる。仮接続は加熱加圧がある程度であれば不均一でもよいので、従来から用いられている熱圧装置を用いることが可能である。
図２は、本発明の接続時の状況を説明するための断面模式図である。チップの電極４と基板の電極５を接着剤３により、位置合わせおよび仮固定を行い、チップ背面と加圧型８の間に緩衝層６を介在させて加熱加圧する。緩衝層６としては、接続温度に耐える耐熱性を有するシリコンゴム、耐熱フォームなどのゴム状弾性に富んだシート類があり、これはまた空気等の気体や、シリコンオイル、弗素系液体などの流動性に優れた高沸点物質よりなる液体、などを内包した袋類や風船状物が適用できる。緩衝層６は熱伝導率を制御する事で、例えば加圧型８が熱源を有する場合の熱伝達層、および加圧型８解放時の蓄熱層としても作用するので、加熱加圧に好適である。緩衝層６は少なくともチップ接続部を覆って存在させれば良く、図２のように基板面に対し連続状物は作業性が良く好ましいが、対応するチップ毎に存在させてもよい。連続状物の場合、接着剤との厚みのバランスによりチップ外にはみ出した接着剤を基板に押しつけて熱伝達が均一となり硬化反応を安定化できる。これら緩衝層の加熱加圧下における厚みＴは、同一基板面上の複数個以上のチップの最大厚みＴＬと、最小厚みＴＳとの厚みの差以上の厚みであることが好適である。ＴはＴＬより過剰に大きな場合、加熱可能な加圧型８からの熱伝達が阻害され、ＴＳよりも小さいと平坦化能力が低下する。したがって、チップの最大厚みと加圧型８の距離は、出来るだけ小さな方が好ましい。図３に示したような両面基板に対するチップ接続も、本発明が同様に適用可能である。すなわち、基板上の電極形成面とチップ電極間に接着剤を介在させ、基板の電極とこれに相対峙するチップの電極を位置合わせした状態で、導通検査工程および／または加熱加圧工程でチップ背面に緩衡層を介在させて加熱加圧する。接着剤は、未硬化あるいは硬化反応の不十分な状態で導通検査が可能なので、接着剤のリペア作業が容易である。同様にしてチップ周囲の、余剰接着剤を除去する工程を付加することも可能である。この方法によれば、導通検査を終了した良好な接続品を、緩衝層を介在させて加熱加圧することで接着剤の硬化反応を進めるので、不良品再生が少なく工程のロス時間が短い。
以上で図１や図３に示すような、複数以上の各種形状やサイズのチップ類２（ａ〜ｃ）の電極４を、接着剤３を用いて、比較的小形の基板１の電極５に高密度に実装するＭＣＭが得られる。本発明の基板１としては、ポリイミドやポリエステル等のプラスチックフィルム、ガラス繊維／エポキシ等の複合体、シリコン等の半導体、ガラスやセラミック等の無機質等を例示できる。
本発明に用いる接着剤３は、熱可塑性材料や、熱や光により硬化性を示す材料が広く適用できる。これらは接続後の耐熱性や耐震性に優れることから、硬化性材料の適用が好ましい。中でも潜在性硬化剤を含有したエポキシ系接着剤は、短時間硬化が可能で接続作業性がよく、分子構造上接着性に優れるので特に好ましい。潜在性硬化剤は、熱およびまたは圧力による反応開始の活性点が比較的明瞭であり、熱や圧力工程を伴う本発明に好適である。潜在性硬化剤としては、イミダゾール系、ヒドラジド系、三フッ化ホウ素−アミン錯体、アミンイミド、ポリアミンの塩、オニウム塩、ジシアンジアミドなど、及びこれらの変性物があり、これらは単独または２種類以上の混合体として使用できる。これらは、アニオン又はカチオン重合型などのいわゆるイオン重合性の触媒型硬化剤であり、速硬化性を得やすくまた化学当量的な考慮が少なくてよいことから好ましい。これの中では、イミダゾール系のものが非金属系であり、電食しにくくまた反応性や接続信頼性の点から特に好ましい。硬化剤としてはその他に、ポリアミン類、ポリメルカプタン、ポリフェノール、酸無水物等の適用や前記触媒型硬化剤との併用も可能である。また、硬化剤を核としその表面を高分子物質や、無機物で被覆したマイクロカプセル型硬化剤は、長期保存性と速硬化性という矛盾した特性の両立があることが好ましい。本発明の硬化剤の活性温度は、４０〜２００℃が好ましい。４０℃未満であると室温との温度差が少なく保存に低温が必要であり、２００℃を越すと接続の他の部材に熱影響を与えるためであり、このような理由から５０〜１５０℃がより好ましい。本発明の活性温度は、ＤＳＣ（示差走査熱量計）を用いて、エポキシ樹脂と硬化剤の配合物を試料として、室温から１０℃／分で昇温させた時の発熱ピーク温度を示す。活性温度は、低温側であると反応性に勝るが保存性が低下する傾向にあるので、これらを考慮して決定する。本発明において、硬化剤の活性温度以下の熱処理により、仮接続することで接着剤付き基板の保存性が向上し、活性温度以上で信頼性に優れたマルチチップの接続が得られる。
これら接着剤３には、導電粒子や絶縁粒子を添加することが、接着剤付きチップの製造時の加熱加圧時に厚み保持材として作用するので好ましい。この場合、導電粒子や絶縁粒子の割合は、０．１〜３０体積％程度であり、異方導電性とするには０．５〜１５体積％である。接着剤層４は、絶縁層と導電層を分離形成した複数層の構成品も適用可能である。この場合、分解能が向上するため高ピッチな電極接続が可能となる。導電粒子としては、Ａｕ、Ａｇ、Ｐｔ、Ｎｉ、Ｃｕ、Ｗ、Ｓｂ、Ｓｎ、はんだ等の金属粒子やカーボン、黒鉛等があり、またこれら導電粒子を核材とするか、あるいは非道電性のガラス、セラミックス、プラスチック等の高分子等からなる核材に前記したような材質からなる導電層を被覆形成したものでよい。さらに導電材料を絶縁層で被覆してなる絶縁被覆粒子や、導電粒子とガラス、セラミックス、プラスチック等の絶縁粒子の併用等も分解能が向上するので適用可能である。これら導電粒子の中では、プラスチック等の高分子核材に導電層を形成したものや、はんだ等の熱溶融金属が、加熱加圧もしくは加圧により変形性を有し、接続に回路との接触面積が増加し、信頼性が向上するので好ましい。特に、高分子類を核とした場合、はんだのように融点を示さないので硬化の状態を接続温度で広く制御でき、電極の厚みや平坦性のばらつきに対応し易いので特に好ましい。また、例えばＮｉやＷ等の硬質金属粒子や、表面に多数の突起を有する粒子の場合、導電粒子が電極や配線パターンに突き刺さるので、酸化膜や汚染層の存在する場合にも低い接続抵抗が得られ、信頼性が向上するので好ましい。以上の説明では、フィルム状接着剤を用いた場合について述べたが、液状もしくはペースト状についても、同様に適用可能である。
本発明のマルチチップ実装法によれば、加熱可能な加圧型は緩衝層を介してチップと接するが緩衝層は弾力回復性や流動性、耐熱性に優れた物質であり、緩衝層は少なくともその表面を接続時の加熱加圧に耐える材料とすることで、チップ高さの凹凸に順応出来る。したがって、特に基板の表面に実装する場合にも、圧力むらのない均一加圧が可能となる。本発明のマルチチップ実装法によれば、緩衝層によりチップと基板電極との接触状態を一定圧力のもとで導通検査を行うことができる。不良接続部を発見したとき、接着剤は硬化反応の不十分な状態なので、チップの剥離や、その後のアセトンを用いた清浄化も極めて簡単であり、リペア作業が容易である。接着剤の硬化後であると、チップの剥離や、その後の溶剤による清浄化が極めて困難であるが、本実施例によれば、狭い基板状に多数のチップが存在する場合も、リペア作業が容易である。本発明の好ましい実施態様によれば、接着剤に用いる潜在性硬化剤の活性温度以下の熱処理により、チップを基板に形成できるので仮接続後の接着剤の保存性が向上する。また、活性温度以上で、緩衝層を介して加熱加圧するので、接着剤の硬化時間を長くする等自由に設定でき、接続後の取り出しも冷却して接着剤の凝集力が十分に高い状態で行えるので、マルチチップの信頼性に優れた接続が得られる。
以下実施例でさらに詳細に説明するが、本発明はこれに限定されない。
参考例１
（１）接着剤の作成
フェノキシ樹脂（高分子量エポキシ樹脂）とマイクロカプセル型潜在性硬化剤を含有する液状エポキシ樹脂（エポキシ当量１８５）の比率を２５／７５とし、酢酸エチルの３０重量％溶液を得た。この溶液に、粒径３±０．２μｍのポリスチレン系粒子にＮｉ−Ａｕの厚さ０．２／０．０２μｍの金属被覆を形成した導電性粒子を２体積％添加し混合分散した。５ｍｍ×１１ｍｍで厚み０．８ｍｍのガラスエポキシ基板（ＦＲ−４グレート）上に、高さ１８μｍの銅の回路を有し、回路端部が後記するＩＣチップのバンプピッチに対応した接続電極を有するガラスエポキシ基板の接続領域に、前記分散液をスクリーン印刷で塗布し、１００℃で２０分乾燥し、電極上の厚みが２０μｍの接着剤層を得た。この接着剤層のＤＳＣによる活性温度は１２０℃である。
（２）電極の位置合わせと接続
前記の接着剤付き基板に、ＩＣチップ３個（高さ０．３、０．５５、１．０ｍｍ）を配置し、ＣＣＤカメラによる電極の位置合わせを行った。接着剤は室温でも若干の粘着性がある状態であり、室温で接着面に押しつけることで基板に簡単に保持でき、チップの仮付け基板を得た。チップの仮付け基板を、ＡＣ−ＳＣ４５０Ｂ（日立化成工業（株）製、ＣＯＢ接続装置）の定盤上に基板面の来るように載せた。チップ面の上に緩衝層としてＴＣ−８０Ａ（信越化学（株）製、放熱用シリコンゴム、厚み０．８ｍｍ、ＪＩＳゴム硬度７５、熱伝導率３×１０-3ｃａｌ／ｃｍ・ｓｅｃ・℃）を基板と同一サイズでチップ接続部を覆ってかぶせた。２０ｋｇｆ／ｍｍ２、２０秒間の加熱加圧により接続した。なお温度は２０秒後に接着剤が１７０℃となるようにした。
（３）評価
各チップの電極と基板電極は良好に接続が可能であった。接着剤はチップ近傍のみに存在しているので、基板表面の不要接着剤は緩衝層により平坦化され十分に硬化しており、チップ端部の封止材として作用可能であった。本参考例では、高さの異なるＩＣチップ３個を基板面に接続可能であった。また緩衝層として放熱用シリコンゴムを用いたので、比較的厚みの大きな緩衝層であるが、温度効率が良好であった。
参考例２
参考例１と同様であるが、チップの仮付け基板を得た後で電極間の電気的接続を検査する中間検査工程を設けた。電極の位置合わせを行った後、緩衝層を介して７０℃、１０ｋｇｆ／ｍｍ２で加圧しながら各接続点の接続抵抗をマルチメータで測定したところ、１個のＩＣチップが異常であった。そこで異常チップを剥離して新規チップで前記同様の接続を行ったところ良好であった。本参考例ではチップ高さが異なっても緩衝層により、均一加熱加圧が可能であるので、導通検査が可能である。また接着剤の硬化反応が不十分な状態なので、チップの剥離や、その後のアセトンを用いた清浄化も極めて簡単であり、リペア作業が容易であった。以上の導通検査工程およびリペア工程の後で、参考例１と同様に加熱加圧し接続したところ、良好な接続特性を示した。接着剤の硬化後であると、チップの剥離や、その後の溶剤による清浄化が極めて困難であるが、狭い基板状に多数のチップが存在する場合も、リペア作業が極めて容易であった。
参考例３
参考例１と同様であるが、図３例示のような両面基板とした。この場合基板の上下面にチップが存在するので、緩衝層を夫々の面に使用し定盤も加熱した。各チップの電極と基板電極は良好に接続が可能であった。
参考例４
参考例１と同様であるが、接着剤の種類を変えた。すなわち、導電粒子を未添加とした。この場合も各チップの電極と基板電極は良好に接続が可能であった。バンプとガラスエポキシ基板の回路端部が直接接触し、接着剤で固定されているためと見られる。
実施例１
参考例１と同様であるが、緩衝層の種類を変えた。すなわち、厚み０．１ｍｍのシリコンゴム袋にシリコンオイルを満たした。緩衝層の接続時の厚みは０．４ｍｍであった。この場合も良好な接続体が得られた。
以上詳述したように本発明によれば、基板上の電極形成面とチップ電極面の間に接着剤を介在させ、基板の電極とこれに相対峙するチップの電極を位置合わせした状態で、チップ背面に緩衝層として耐熱性やゴム状弾性に富んだシート類に、空気などの気体または高沸点物質よりなる液体、を内包した袋類または風船状物を介在させて加熱加圧するので、チップ高さの異なる場合や基板の両面に実装する場合に有効なマルチチップ実装法を提供できる。
本発明の一実施例を説明する、基板上の電極とチップ電極間に、接着剤を介在させ位置合わせした状態を説明する断面模式図である。 本発明の一実施例を説明する、チップ背面に緩衝層を介在させて加圧する接続状況を説明する断面模式図である。 従来の接続法を説明する断面模式図である。
符号の説明
１ 基板
２ チップ
３ 接着剤
４ 電極Ａ
５ 電極Ｂ
６ 緩衝層
７ 定盤
８ 加圧型

Claims (3)

  1. 基板上に複数個以上のチップを実装する方法であって、基板上の電極形成面とチップ電極面の間に接着剤を介在させ、基板の電極とこれに相対峙するチップの電極を位置あわせした状態で、チップ背面に緩衝層として耐熱性やゴム状弾性に富んだシート類に、気体または液体、を内包した袋類または風船状物を介在させて加熱加圧することを特徴とするマルチチップ実装法。
  2. 基板上に複数個以上のチップを実装する方法であって、基板上の電極形成面とチップ電極面の間に接着剤を介在させ、基板の電極とこれに相対峙するチップの電極を位置合わせした状態で導通検査を行った後加熱加圧して実装するに際し、導通検査工程および／または加熱加圧工程でチップ背面に緩衝層として耐熱性やゴム状弾性に富んだシート類に、気体または液体、を内包した袋類または風船状物を介在させて加熱加圧することを特徴とするマルチチップ実装法。
  3. 緩衝層の厚みが、同一基板上の複数個以上のチップの最大厚みと最小厚みとの厚みの差以上である請求項１又は請求項２に記載のマルチチップ実装法。
JP2006257251A 2006-09-22 2006-09-22 マルチチップ実装法 Pending JP2006352166A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006257251A JP2006352166A (ja) 2006-09-22 2006-09-22 マルチチップ実装法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006257251A JP2006352166A (ja) 2006-09-22 2006-09-22 マルチチップ実装法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP6288497A Division JP3959654B2 (ja) 1997-03-17 1997-03-17 マルチチップ実装法

Publications (1)

Publication Number Publication Date
JP2006352166A true JP2006352166A (ja) 2006-12-28

Family

ID=37647590

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006257251A Pending JP2006352166A (ja) 2006-09-22 2006-09-22 マルチチップ実装法

Country Status (1)

Country Link
JP (1) JP2006352166A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011061873A1 (ja) * 2009-11-20 2011-05-26 ソニーケミカル＆インフォメーションデバイス株式会社 実装装置および電子モジュールの製造方法
JP2011198773A (ja) * 2011-06-28 2011-10-06 Sony Chemical & Information Device Corp 異方性導電フィルム、接続方法、及び接合体
CN103155128A (zh) * 2010-10-07 2013-06-12 迪睿合电子材料有限公司 多芯片安装用缓冲膜
JP2016006438A (ja) * 2015-10-02 2016-01-14 日立オートモティブシステムズ株式会社 半導体装置およびその製造方法並びに流量センサおよび湿度センサ
JPWO2015137109A1 (ja) * 2014-03-11 2017-04-06 富士電機株式会社 半導体装置の製造方法および半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011061873A1 (ja) * 2009-11-20 2011-05-26 ソニーケミカル＆インフォメーションデバイス株式会社 実装装置および電子モジュールの製造方法
JP2011109046A (ja) * 2009-11-20 2011-06-02 Sony Chemical & Information Device Corp 実装装置および電子モジュールの製造方法
CN102598884A (zh) * 2009-11-20 2012-07-18 索尼化学&信息部件株式会社 封装装置及电子模块的制造方法
CN103155128A (zh) * 2010-10-07 2013-06-12 迪睿合电子材料有限公司 多芯片安装用缓冲膜
JP2011198773A (ja) * 2011-06-28 2011-10-06 Sony Chemical & Information Device Corp 異方性導電フィルム、接続方法、及び接合体
JPWO2015137109A1 (ja) * 2014-03-11 2017-04-06 富士電機株式会社 半導体装置の製造方法および半導体装置
JP2016006438A (ja) * 2015-10-02 2016-01-14 日立オートモティブシステムズ株式会社 半導体装置およびその製造方法並びに流量センサおよび湿度センサ

Similar Documents

Publication Publication Date Title
KR101193735B1 (ko) 접착필름, 접속방법 및 접합체
JP2009283962A (ja) 接着剤付チップの製造方法
US7901768B2 (en) Multilayer anisotropic conductive adhesive and connection structure using the same
JP3959654B2 (ja) マルチチップ実装法
JP4032317B2 (ja) チップ実装法
JP2006352166A (ja) マルチチップ実装法
JP4916494B2 (ja) 圧着装置、圧着方法、および押圧板
CN112204828B (zh) 连接体的制造方法、连接方法
JP3856233B2 (ja) 電極の接続方法
JP4780023B2 (ja) マルチチップモジュールの実装方法
JP4574631B2 (ja) マルチチップ実装法
JP4223581B2 (ja) マルチチップ実装法
KR102325868B1 (ko) 언더필재, 언더필 필름, 및 이를 이용한 반도체 장치의 제조 방법
JP4197026B2 (ja) マルチチップ実装方法
WO2012077447A1 (ja) 半導体素子の実装方法、及び実装体
JP2004031975A (ja) 接続装置
JP4563362B2 (ja) チップ実装法
JP4254849B2 (ja) マルチチップ実装法
JP4337941B2 (ja) マルチチップ実装方法
JP2007243223A (ja) 電子部品実装構造体
JP4876882B2 (ja) フリップチップ実装方法
JPH10294422A (ja) 電子部品実装法
JPH1050927A (ja) マルチチップ実装法
JP4032320B2 (ja) 電極の接続方法
JP2000174066A (ja) 半導体装置の実装方法

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20071213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080804

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080819

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081017

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20081111