JP4574631B2 - マルチチップ実装法 - Google Patents
マルチチップ実装法 Download PDFInfo
- Publication number
- JP4574631B2 JP4574631B2 JP2007012617A JP2007012617A JP4574631B2 JP 4574631 B2 JP4574631 B2 JP 4574631B2 JP 2007012617 A JP2007012617 A JP 2007012617A JP 2007012617 A JP2007012617 A JP 2007012617A JP 4574631 B2 JP4574631 B2 JP 4574631B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- adhesive
- electrode
- substrate
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/751—Means for controlling the bonding environment, e.g. valves, vacuum pumps
- H01L2224/75101—Chamber
- H01L2224/7511—High pressure chamber
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/832—Applying energy for connecting
- H01L2224/83201—Compression bonding
- H01L2224/83209—Compression bonding applying isostatic pressure, e.g. degassing using vacuum or a pressurised liquid
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Description
本発明は上記欠点に鑑みなされたもので、新しいマルチチップ実装法、接着剤付チップ連及び接着剤付チップの製造方法を提供するものである。
(1)セパレータ上に形成してなるチップサイズより大きな硬化性材料からなる接着剤層をチップの電極面に接触させ、チップの背面より硬化剤の活性温度以下で加熱してチップサイズに沿った接着剤層の凝集力低下ラインを形成し、チップと略同一大きさの接着剤層をセパレータより剥離してチップに転着させ複数の接着剤付チップを得る工程、
(2)複数の接続すべき接着剤付チップの電極と基板の電極を対向させて位置合わせする工程、
(3)複数の電極の位置合わせを終了したチップの電極と基板の電極を、接続すべき電極間で硬化剤の活性温度以上で加熱圧着し、同一基板に複数のチップの電気的接続を得る工程に関する。
また、本発明は、[2] 下記工程よりなるチップサイズの異なるマルチチップ実装法
(1)セパレータ上に形成してなるチップサイズより大きな硬化性材料からなる接着剤層をチップの電極面に接触させ、チップの背面より硬化剤の活性温度以下で加熱してチップサイズに沿った接着剤層の凝集力低下ラインを形成し、チップと略同一大きさの接着剤層をセパレータより剥離してチップに転着させ複数の接着剤付チップを得る工程、
(2)複数の接続すべき接着剤付チップの電極と基板の電極を対向させて位置合わせする工程、
(3)複数の電極の位置合わせを終了したチップの電極と基板の電極を、接着剤の反応率が30%以下となるよう接続すべき電極間で硬化剤の活性温度以上で加熱圧着し、電極間の電気的接続を検査する工程、
(4)検査し、不良の場合、チップを剥離し、新規のチップで同様の接続を行う工程、
(5)電気的接続を検査したチップの電極と基板の電極を、接続すべき電極間で硬化剤の活性温度以上で加熱圧着し、同一基板に複数のチップの電気的接続を得る工程に関する。
また、本発明は、[3] セパレータから剥離可能に形成されたフィルム状接着剤に、基板への搭載順にセパレータ上に間隔をおいて独立した複数のチップがその電極形成面の全面をチップサイズにほぼ等しい接着剤が形成された前記接着剤により貼着してなる接着剤付チップ連。
また、本発明は、[4] セパレータ上に形成してなるチップサイズより大きな硬化性材料からなる接着剤層とセパレータの接着剤層の反対面にクッション層を設け、前記接着剤層をチップの電極面に接触させ、チップの背面より硬化剤の活性温度以下で、加熱してチップサイズに沿った接着剤層の凝集力低下ラインを形成し、チップと略同一大きさの接着剤層をセパレータより剥離してチップに転着させることを特徴とする接着剤付チップの製造方法に関する。
(実施例1)
(1)接着剤層の作製
フェノキシ樹脂(高分子量エポキシ樹脂)とマイクロカプセル型潜在性硬化剤を含有する液状エポキシ樹脂(エポキシ当量185)の比率を30/70とし、酢酸エチルの30重量%溶液を得た。この溶液に、粒径3±0.2μmのポリスチレン系粒子にNi/Auの厚さ0.2/0.02μmの金属被覆を形成した導電性粒子を2体積%添加し混合分散した。この分散液をセパレータ(シリコーン処理ポリエチレンテレフタレートフィルム、厚み40μm)にロールコータで塗布し、100℃で、20分乾燥し、厚み20μmの接着フィルムを得た。この接着フィルムのDSCによる活性温度は120℃であり、硬化剤を除去したモデル配合の粘度をデジタル粘度計HV−8(株式会社レスカ製)により測定したところ、100℃における粘度は800ポイズであった。この接着フィルムをセパレータと共に切断し2mm幅のテープ状物を得た。
チップ実装装置AC−SC450B(日立化成工業(株)製COB接続装置)に(1)で得たテープ状物を、接着面を上にして装着し、テープ状物を定盤の前後のロールで張力をかけ、定盤に密着状態で走行可能とした。評価用ICチップ(シリコン基板、2×10mm、厚さ0.5mm、長辺側2辺にバンプと呼ばれる50μmφ、高さ20μmの金電極が300個形成)を吸着により加熱ヘッドに固定した。上記構成で加熱ヘッドを110℃に設定し、テープ状物の接着剤面に5kg/cm2で3秒間熱圧着後に、加熱ヘッドを上昇させて圧力を解放し、加熱ヘッドを定盤から離した。この時のICチップ先端のテープ状物の接着剤の実際の温度は最高102℃であった。以上により、チップサイズにほぼ等しい接着剤層をセパレータから剥離した接着剤付チップを得た。同様にして、ICチップサイズが5×5mm(テープ幅5.5mm)を2個、10mmφ(テープ幅10.5mm)1個の計4個の接着剤付チップを得た。これらのチップのバンプピッチは異なるが、バンプ高さやシリコン基板の厚みは同じである。
15mm×25mmで厚み0.8mmのガラスエポキシ基板(FR−4グレード)上に、高さ18μmの銅の回路を有し、回路端部が上記(2)のICチップのバンプピッチに対応した接続電極を有するガラスエポキシ基板に前記接着剤付チップを配置し、CCDカメラによる電極の位置合わせ後に、150℃、20kgf/mm2、15秒で全体を一度に接続した。チップ高さがほぼ等しく、またチップと加熱ヘッド間に、厚み100μmのポリテトラフルオロエチレンシ−トを介在させて緩衝材としたので、4個の接着剤付チップを一度に接続したMCMを得た。
(4)評価
各チップの電極と基板電極は良好に接続が可能であった。接着剤はチップ近傍のみに存在しているので、基板表面に不要接着剤はほとんどなかった。
実施例1と同様であるが、接着剤付チップの作製方法を変えた。すなわち、加圧ヘッドに切断ジグを有する方法であり、テープ幅を10mmとした。2×10mmチップの場合について説明すると、切断ジグはニクロム線よりなるヒータ線とし4辺に設けた。加圧ヘッドは加熱しないで室温とした。切断ジグをヒータ線としたのでセパレータへの切り込み深さを全層とすることが可能であり、接着剤面にセパレータ付きのチップが得られた。他のチップも、同様に接着剤を形成できた。10mmφチップの場合、切断ジグ内径を11mmφのヒータ線とした。この場合も、各チップの電極と基板電極は良好に接続が可能であった。接着剤はチップ近傍のみに存在しているので、基板表面に不要接着剤はほとんどなかった。
参考例1と同様であるが、接着剤層付きチップの作製方法において、加熱ヘッドを70℃に設定した。また、切断ジグはカミソリ刃とした。この場合も、接着剤層付きチップが容易に得られた、切断ジグと加熱手段を併用することで、チップへの接着剤の密着が容易であった。実施例1に比べ加熱温度の低下が可能であった。
実施例1と同様であるが、接着剤層付きチップの作製方法を変えた。すなわち、あらかじめテープ(幅10.5mm)上に各種チップを仮接続(100℃、5kg/cm2、3秒間熱圧着)して形成し、図7(a)のように各種チップを順序だてて連続的に供給できるようにした後で、実施例1と同様にして、チップサイズにほぼ等しい接着剤層をセパレータから剥離した接着剤付チップを得た。この場合、セパレータからの剥離が容易であり、実装順にチップが得られるので、極めて生産性が高かった。各チップの電極と基板電極は良好に接続が可能であった。
実施例2で得た接着剤付チップを、連続状のセパレータに隣接チップの間隔を1mmとして再度仮接続して図7(b)のような接着剤層付きチップ連をえた。実装順にセパレータからチップが取り出せるので極めて生産性が高かった。各チップの電極と基板電極は良好に接続が可能であった。また接着剤層付きチップ連は、外径55mmのリール芯に巻取可能であり、コンパクトに収納可能なため、作業後の冷蔵保管も容易であった。各チップの電極と基板電極は良好に接続が可能であった。
実施例1と同様であるが、接着剤の種類を変えた。すなわち、導電粒子を未添加とした。この場合も各チップの電極と基板電極は良好に接続が可能であった。チップのバンプとガラスエポキシ基板の接続電極が直接接触し、接着剤で固定されているためと見られる。
実施例1と同様であるが、接着剤付チップを得た後で電極間の電気的接続を検査する中間検査工程を設けた。まず、実施例4において150℃、20kgf/mm2で2秒後に加圧しながら各接続点の接続抵抗をマルチメータで測定した。同様に、150℃、20kgf/mm2、4秒の条件で接続後に接続装置から取外した。加熱加圧により接着剤の硬化がはじまっているので、各ICチップは基板側に仮固定されており無圧下で同様に検査したところ、両例ともに1個のICチップが異常であった。そこで、異常チップを機械的に剥離して新規チップで前記同様の接続を行ったところ、いずれも良好であった。両例とも接着剤は硬化反応が不十分な状態なので、チップの剥離や、その後の溶剤を用いた清浄化も極めて簡単であり、リペア作業が容易であった。接着剤の反応率をDSCによる発熱量で調べたところ、前者で7%、後者で20%であった。以上の通電検査工程およびリペア工程の後で、更に150℃、20kgf/mm2、15秒で接続したところ、両例ともに良好な接続特性を示した。接着剤の硬化後であると、チップの剥離やその後の溶剤による清浄化がきわめて困難であるが、本実施例のように狭い基板上に多数のチップが存在する場合もリペア作業が容易であった。
実施例1と同様であるが、セパレータ付接着フィルムをチップサイズに合わせて裁断し電極形成面に貼り付けた。チップが小さいため正確に貼り付けるのに時間がかかり、1枚のMCMを作製するのに20分以上かかり、実施例1の場合の1分以内に比べ非効率であった。
実施例1と同様であるが、接続時の加熱加圧の手段として静水圧による方法とした。ガラスエポキシ基板に接着剤付チップを配置し、CCDカメラによる電極の位置あわせ後のチップ仮付け基板を、圧力釜にいれて120℃、20kg/cm2、30分間の空気圧処理後に室温に冷却しとりだした。本実施例では、各チップの高さに関係なく均等な圧力がかかるので、実施例1で用いたような緩衝材を用いる必要がない。また圧力釜の容量に応じて多数のMCMを同時に大量に処理することが可能である。
実施例1と同様であるが、セパレータをポリテトラフルオロエチレン(厚さ80μm)にかえた。実施例1と同様な評価を行ったところ、チップ端部での接着剤のエッジがチップサイズにより近い形で鋭利に転着可能であった。セパレータが実施例1に比べて柔軟性を有しているため、チップのエッジに沿った接着剤の切断が可能になったためと考えられる。ここで、両者の弾性率は、ポリエチレンテレフタレートフィルムの200kgf/mm2に対して、ポリテトラフルオロエチレン40kgf/mm2である。
実施例1と同様であるが、セパレータと定盤との間に厚みが0.5mmのシリコーンゴムを載置して接着剤付チップを作製した。この場合には実施例1に比べてチップ端部での接着剤のエッジがチップサイズにより近いサイズで鋭利に転着可能であった。シリコーンゴムがクッション材的に作用したためと見られる。セパレータの下に柔らかなゴム層が存在する場合にも、電極面に形成される接着剤の厚みはバンプの高さや導電粒子により制御されるので、バンプ上に4μm程度、バンプ以外は当初の接着剤厚みである20μm程度に形成されていた。
2 加熱ヘッド
3 定盤
4 接着剤層
5 セパレータ
6 接着テープ
7 切断ジグ
8 加圧ヘッド
9 基板
10 絶縁層
11 クッション層
12 突起電極
13 配線層
14 導電粒子
Claims (1)
- チップサイズの異なる複数のチップを基板に実装するマルチチップ実装法であって、
(1)セパレータ上に形成され、チップサイズより大きなサイズを有すると共に、潜在性硬化剤を含有したエポキシ系樹脂からなる接着剤層を複数の前記チップの電極面に接触させ、前記チップの背面より硬化剤の活性温度以下で加熱して前記チップサイズに沿った凝集力低下ラインを前記接着剤層に形成し、前記チップと略同一サイズの前記接着剤層を前記セパレータより剥離して前記チップに転着させ複数の接着剤付チップを得る工程と、
(2)前記接着剤付チップの電極と前記基板の電極とを対向させて位置合わせする工程と、
(3)位置合わせした前記チップの前記電極と前記基板の前記電極とを、前記接着剤の反応率が30%以下となるように前記硬化剤の活性温度以上で加熱圧着して接続した後、電極間の電気的接続を検査する工程と、
(4)前記検査の結果が異常のチップを剥離し、新規のチップで前記工程(1)〜(3)と同様の接続を行う工程と、
(5)電気的接続を検査した前記チップの前記電極と前記基板の前記電極とを、前記硬化剤の活性温度以上で加熱圧着して接続し、複数の前記チップを前記基板に電気的に接続する工程と、からなることを特徴とするマルチチップ実装法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007012617A JP4574631B2 (ja) | 1996-08-06 | 2007-01-23 | マルチチップ実装法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20687496 | 1996-08-06 | ||
JP2007012617A JP4574631B2 (ja) | 1996-08-06 | 2007-01-23 | マルチチップ実装法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19568797A Division JP3928753B2 (ja) | 1996-08-06 | 1997-07-22 | マルチチップ実装法、および接着剤付チップの製造方法 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009170291A Division JP2009283961A (ja) | 1996-08-06 | 2009-07-21 | 接着剤付チップ連 |
JP2009170295A Division JP2009283962A (ja) | 1996-08-06 | 2009-07-21 | 接着剤付チップの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007158367A JP2007158367A (ja) | 2007-06-21 |
JP4574631B2 true JP4574631B2 (ja) | 2010-11-04 |
Family
ID=38242206
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007012617A Expired - Fee Related JP4574631B2 (ja) | 1996-08-06 | 2007-01-23 | マルチチップ実装法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4574631B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5252891B2 (ja) * | 2007-11-19 | 2013-07-31 | パナソニック株式会社 | 半導体チップの製造方法及び半導体チップ積層モジュールの製造方法 |
JP5249184B2 (ja) * | 2009-12-09 | 2013-07-31 | 株式会社日立ハイテクノロジーズ | フラットパネルディスプレイの実装装置および実装方法 |
KR101201981B1 (ko) | 2010-05-25 | 2012-11-15 | 한국생산기술연구원 | 열가역적 수지를 포함하는 접착층을 사용한 플립 칩 접합방법 |
WO2013089199A1 (ja) * | 2011-12-16 | 2013-06-20 | 旭化成イーマテリアルズ株式会社 | 異方導電性フィルム付き半導体チップ、異方導電性フィルム付き半導体ウェハ、及び半導体装置 |
-
2007
- 2007-01-23 JP JP2007012617A patent/JP4574631B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007158367A (ja) | 2007-06-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3928753B2 (ja) | マルチチップ実装法、および接着剤付チップの製造方法 | |
EP0993039B1 (en) | Substrate for mounting semiconductor chips | |
JP2586154B2 (ja) | 回路接続用組成物及びこれを用いた接続方法並びに半導体チップの接続構造 | |
JP3801666B2 (ja) | 電極の接続方法およびこれに用いる接続部材 | |
JP4180206B2 (ja) | 半導体装置の製造方法 | |
JP2009059917A (ja) | 半導体装置製造用の接着シート、及びそれを用いた半導体装置の製造方法 | |
JP2009029914A (ja) | 接着フィルム | |
JP4574631B2 (ja) | マルチチップ実装法 | |
JP2005064239A (ja) | 半導体装置の製造方法 | |
JP3959654B2 (ja) | マルチチップ実装法 | |
JPH1050930A (ja) | マルチチップ実装法 | |
JP2006352166A (ja) | マルチチップ実装法 | |
JP4197026B2 (ja) | マルチチップ実装方法 | |
JP2004140366A (ja) | 電極の接続方法 | |
JP4223581B2 (ja) | マルチチップ実装法 | |
JP4193885B2 (ja) | マルチチップ実装法 | |
JP4045471B2 (ja) | 電子部品実装法 | |
JP4780023B2 (ja) | マルチチップモジュールの実装方法 | |
WO2018212215A1 (ja) | アンダーフィル材、アンダーフィルフィルム、及びこれを用いた半導体装置の製造方法 | |
JP4337941B2 (ja) | マルチチップ実装方法 | |
KR100251673B1 (ko) | 서로 마주보는 전극들을 상호접속하기 위한 접속시트, 및이 접속시트를 사용하는 전극접속구조 및 접속방법 | |
JP2004031975A (ja) | 接続装置 | |
JP4563362B2 (ja) | チップ実装法 | |
JP2007243223A (ja) | 電子部品実装構造体 | |
JPH1050927A (ja) | マルチチップ実装法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20071213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090224 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090427 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090526 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090721 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090811 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091110 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20091201 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20091225 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100818 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130827 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |