CN112117254A - 半导体元件及其制备方法 - Google Patents

半导体元件及其制备方法 Download PDF

Info

Publication number
CN112117254A
CN112117254A CN202010268467.XA CN202010268467A CN112117254A CN 112117254 A CN112117254 A CN 112117254A CN 202010268467 A CN202010268467 A CN 202010268467A CN 112117254 A CN112117254 A CN 112117254A
Authority
CN
China
Prior art keywords
wafer group
yield
semiconductor
photosensitive layer
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010268467.XA
Other languages
English (en)
Inventor
施江林
吴珮甄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN112117254A publication Critical patent/CN112117254A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本公开提供一种半导体元件及其制备方法。该半导体元件具有多个第一半导体晶粒、一第一粘着层、多个第二半导体晶粒、一第二粘着层以及多个第一金属凸块。所述第一半导体晶粒内嵌在一第一晶圆群的一第一感光层中。该第一粘着层配置在该第一晶圆群的其中至少两个之间，以形成一第一结构。所述第二半导体晶粒内嵌在一第二晶圆群的一第二感光层中。该第二粘着层配置在该第二晶圆群的至少两个之间，以形成一第二结构。所述第一金属凸块配置在该第一结构与该第二结构之间，其中该第一结构以该第一金属凸块连接该第二结构。

Description

半导体元件及其制备方法
技术领域
本公开主张2019/06/20申请的美国正式申请案第16/447,381号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种集成电路技术。特别涉及一种半导体元件及其制备方法。
背景技术
半导体行业已因各种电子元件(例如晶体管、二极管、电阻器、电容器等)整合密度的不断提升而经历快速成长。最重要的是，整合密度的提升乃是源自最小特征尺寸的不断减小，而使得更多的元件能够整合至给定面积之中。这种整合密度提升实质上是从二维(two-dimensional，2D)层面而言，肇因于集成元件所占据的体积主要位于半导体晶圆的表面上。尽管微影的明显改良导致在二维集成电路形成方面的显著改良，然而对于可在二维中实现的密度仍有其物理限制。所述限制之一是制造所述元件所需的最小尺寸。另外，当将更多元件置入一个芯片或晶粒中时，需要更复杂的设计。
为了进一步增大电路密度，已探讨了三维集成电路(three-dimensionalintegrated circuits，3DICs)。在三维集成电路的典型形成制程中，将两个芯片接合在一起且在在每一芯片与基板上接触垫之间形成电性连接，其是导致低良率及/或高成本。为了生产高密度三维集成电路(3DICs)，是需要具有最理想的良率及/或低成本的晶圆级封装(wafer-level packaging)。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体元件。该半导体元件包括多个第一半导体晶粒、一第一粘着层、多个第二半导体晶粒、一第二粘着层以及多个第一金属凸块。所述第一半导体晶粒内嵌在一第一晶圆群的一第一感光层中，其中多个第一通孔形成在该第一感光层中。该第一粘着层配置在该第一晶圆群的至少其中的两个之间，以形成一第一结构。所述第二半导体晶粒内嵌在一第二晶圆群的一第二感光层，其中多个第二通孔形成在该第二感光层中。该第二粘着层配置在该第二晶圆群的其中至少两个之间，以形成一第二结构。所述第一金属凸块配置在该第一结构与该第二结构之间，其中该第一结构以所述第一金属凸块连接该第二结构。
依据本公开的一些实施例，所述第二通孔的至少其中一个是与相对应的一个第一通孔对准。
依据本公开的一些实施例，所述第一通孔形成在所述第一半导体晶粒的一周围区内，且所述第二通孔形成在该第二半导体晶粒的一周围区内。
依据本公开的一些实施例，该半导体元件还包括多个第三半导体晶粒、一第三粘着层、多个第四半导体晶粒、一第四粘着层、多个第二金属凸块以及多个第三金属凸块。所述第三半导体晶粒，内嵌在一第三晶圆群的一第三感光层中，其中多个第三通孔形成在该第三感光层中。该第三粘着层配置在该第三晶圆群的其中至少两个之间，以形成一第三结构。所述第四半导体晶粒内嵌在一第四晶圆群的一第四感光层中，其中多个第四通孔形成在该第四感光层中。该第四粘着层配置在该第四晶圆群的其中至少两个之间，以形成一第四结构。所述第二金属凸块配置在该第三结构与该第四结构之间，其中该第三结构以所述第二金属凸块连接该第四结构。所述第三金属凸块配置在该第一及第二结构与第三及第四结构之间，其中第一及第二结构以所述第三金属凸块连接该第三及第四结构。
依据本公开的一些实施例，该第一晶圆群包括四个晶圆，且该第二晶圆群包括四个晶圆。
依据本公开的一些实施例，该第一结构具有一第一良率，该第二结构具有一第二良率，且该第一良率大致地等于该第二良率。
依据本公开的一些实施例，该第一结构具有一第一良率，该第二结构具有一第二良率，且该第一良率在该第二良率的10％内。
本公开的另一实施例提供一种半导体元件，包括一第一结构、一第二结构以及多个第一金属凸块。该第一结构包括一第一晶圆群，包括多个第一半导体晶粒，内嵌在一第一感光层中，其中多个第一通孔形成在该第一感光层中；以及一第一粘着层，配置在该第一晶圆群的至少其中两个之间。该第二结构包括一第二晶圆群，包括多个第二半导体晶粒，内嵌在一第二感光层中，其中多个第二通孔形成在该第二感光层中；以及一第二粘着层，配置在该第二晶圆群的至少其中两个之间。所述第一金属凸块配置在该第一结构与该第二结构之间，其中该第一结构以所述第一金属凸块连接该第二结构。
依据本公开的一些实施例，所述第二通孔的至少其中一个是与相对应的一个第一通孔对准。
依据本公开的一些实施例，所述第一通孔形成在所述第一半导体晶粒的一周围区内，且所述第二通孔形成在该第二半导体晶粒的一周围区内。
依据本公开的一些实施例，该半导体元件还包括多个第三半导体晶粒、一第三粘着层、多个第四半导体晶粒、一第四粘着层、多个第二金属凸块以及多个第三金属凸块。所述第三半导体晶粒，内嵌在一第三晶圆群的一第三感光层中，其中多个第三通孔形成在该第三感光层中。该第三粘着层配置在该第三晶圆群的其中至少两个之间，以形成一第三结构。所述第四半导体晶粒内嵌在一第四晶圆群的一第四感光层中，其中多个第四通孔形成在该第四感光层中。该第四粘着层配置在该第四晶圆群的其中至少两个之间，以形成一第四结构。所述第二金属凸块配置在该第三结构与该第四结构之间，其中该第三结构以所述第二金属凸块连接该第四结构。所述第三金属凸块配置在该第一及第二结构与第三及第四结构之间，其中第一及第二结构以所述第三金属凸块连接该第三及第四结构。
依据本公开的一些实施例，该第一晶圆群包括四个晶圆，且该第二晶圆群包括四个晶圆。
依据本公开的一些实施例，该第一结构具有一第一良率，该第二结构具有一第二良率，且该第一良率大致地等于该第二良率。
依据本公开的一些实施例，该第一结构具有一第一良率，该第二结构具有一第二良率，且该第一良率在该第二良率的10％内。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括下列步骤：制备一第一晶圆群，该第一晶圆群具有多个第一半导体晶粒，所述第一半导体晶粒内嵌在一第一感光层；在该第一感光层中形成多个第一通孔；使用一第一粘着层连接该第一晶圆群的至少其中两个，以形成一第一结构；制备一第二晶圆群，该第二晶圆群具有多个第二半导体晶粒，所述第二半导体晶粒内嵌在一第二感光层中；在该第二感光层中形成多个第二通孔；使用一第二粘着层连接该第二晶圆群的其中至少两个，以形成一第二结构；以及以多个第一金属凸块连接该第一结构与该第二结构。
依据本公开的一些实施例，所述第二通孔的至少其中一个是与相对应的一个第一通孔对准，所述第一通孔形成在所述第一半导体晶粒的一周围区内，且所述第二通孔形成在该第二半导体晶粒的一周围区内。
依据本公开的一些实施例，该制备方法还包括：制备一第三晶圆群，该第三晶圆群具有多个第三半导体晶粒，所述第三半导体晶粒内嵌在一第三感光层中；在该第三感光层中形成多个第三通孔；使用一第三粘着层连接该第三晶圆群的其中至少两个，以形成一第三结构；制备一第四晶圆群，该第四晶圆群具有多个第四半导体晶粒，所述第四半导体晶粒内嵌在一第四感光层中；在该第四感光层中形成多个第四通孔；使用一第四粘着层连接该第四晶圆群的其中至少两个，以形成一第四结构；以多个第二金属凸块连接该第三结构与该第四结构；以及以多个第三金属凸块连接该第一及第二结构与该第三及第四结构。
依据本公开的一些实施例，该第一晶圆群包括四个晶圆，且该第二晶圆群包括四个晶圆。
依据本公开的一些实施例，该第一结构具有一第一良率，该第二结构具有一第二良率，且该第一良率大致地等于该第二良率。
依据本公开的一些实施例，该第一结构具有一第一良率，该第二结构具有一第二良率，且该第一良率在该第二良率的10％内。
相较于在一载体基底(carrier substrate)上的一完全无凸块堆叠制程(fullbumpless stacking process)或是一完全微凸块堆叠制程(full micro-bump stackingprocess)，通过结合无凸块堆叠与微凸块堆叠，对于本公开的半导体元件于缩减成本的同时，可以降低良率损失(yield penalty)。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一些实施例的一种半导体元件的剖视示意图。
图2为依据本公开一些实施例的一种半导体元件的剖视示意图。
图3为依据本公开一些实施例的一种半导体元件的剖视示意图。
图4为依据本公开一些实施例的一种半导体元件的制备方法的流程示意图。
图5至图7为依据本公开一些实施例的该半导体元件的制备方法的各中间阶段的剖视示意图。
其中，附图标记说明如下：
1半导体元件
2半导体元件
3半导体元件
11第一半导体晶粒
11'第一半导体晶粒
22第二半导体晶粒
22'第二半导体晶圆
33第三半导体晶粒
44第四半导体晶粒
100第一结构
100'第一结构
102第一粘着层
102'第一粘着层
104第二粘着层
104'第二粘着层
106第一金属凸块
106'第一金属凸块
108第一感光层
108'第一感光层
110第一通孔
110'第一通孔
112第二感光层
112'第二感光层
114第二通孔
114'第二通孔
118第一重布线层
118'第一重布线层
120第二重布线层
120'第二重布线层
200第二结构
200'第二结构
204第三粘着层
206第二金属凸块
212第三感光层
214第三通孔
220第三重布线层
300第三结构
304第四粘着层
306第三金属凸块
312第四感光层
314第四通孔
320第三重布线层
400第四结构
404第五粘着层
406第四金属凸块
504第六粘着层
1100第一晶圆群
1100'第一晶圆群
1101晶圆
1101'晶圆
1102晶圆
1102'晶圆
1200第二晶圆群
1200'第二晶圆群
1201晶圆
1201'晶圆
1202晶圆
1202'晶圆
1300第三晶圆群
1301晶圆
1302晶圆
1400第四晶圆群
1401晶圆
1402晶圆
1500第五晶圆群
1501晶圆
1502晶圆
1503晶圆
1504晶圆
1600第六晶圆群
1601晶圆
1602晶圆
1603晶圆
1604晶圆
S410步骤
S420步骤
S430步骤
S440步骤
S450步骤
S460步骤
S470步骤
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括多个形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，所述术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。
本公开是针对一半导体元件以及其制备方法。为了使本公开完全地可理解，接下来的叙述是提供详细的步骤与结构。明显地，北公开的实施并不会限制所属领域中技术人员所已知的特殊细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
依据本公开的一些实施例，图1为依据本公开一些实施例的一种半导体元件的剖视示意图。请参考图1，一半导体元件1具有多个第一半导体晶粒11、一第一粘着层102、多个第二半导体晶粒22、一第二粘着层104以及多个第一金属凸块106。所述第一半导体晶粒11内嵌在一第一晶圆群(first group of wafers)1100的一第一感光层108中，其中多个第一通孔(first through vias)110形成在第一感光层108中。第一粘着层102配置在第一晶圆群1100的其中至少两个之间，以形成一第一结构100。如图1所示，依据一些实施例，第一粘着层102配置在第一晶圆群1100的晶圆1101与1102之间。所述第二半导体晶粒22内嵌在一第二晶圆群1200的一第二感光层112中，其中多个第二通孔114形成在第二感光层112中。第二粘着层104配置在第二晶圆群1200的其中至少两个之间，以形成一第二结构200。在一些实施例中，如图1所示，第二粘着层104配置在第二晶圆群1200的晶圆1201与1202之间。所述第一金属凸块106配置在第一结构100与第二结构200之间，其中第一结构100以所述第一金属凸块106连接第二结构200。在一些实施例中，所述第一通孔110与所述第二通孔114可分别连接一第一重布线层(first redistribution layer)118以及一第二重布线层120。再者，举例来说，所述第一金属凸块106可为金属微凸块(metal micro-bump)。
在图1中，为了清楚提供确，并未详细绘制所述第一半导体晶粒11与所述第二半导体晶粒22。然而，理应注意的是，所述第一半导体晶粒11与所述第二半导体晶粒22可包括多个基本半导体层，例如主动电路层(active circuit layers)、基底层(substratelayers)、层间介电层(inter-layer dielectric(ILD)layers)以及金属间介电层(inter-metal dielectric(IMD)layers)(图未示)。
在一些实施例中，举例来说，所述第一半导体晶粒11可包括多个逻辑电路(logiccircuits)，例如一中央处理单元(central processing unit，CPU)、图形处理器(graphicsprocessing unit，GPU)或是其类似物。举例来说，所述第二半导体晶粒22可包括多个存储器电路(memory circuits)，例如静态随机存取存储器(Static Random Access Memory，SRAM)以及动态随机存取存储器(Dynamic Random Access Memory，DRAM)或是其类似物。理应注意的是，所述第一半导体晶粒11与所述第二半导体晶粒22在不同实施例可具有多种实施方式，其是亦在本公开的范围内。
在一些实施例中，所述第二通孔114的其中至少一个与相对应的一个第一通孔110垂直对准(vertically aligned)。再者，所述第一通孔110可形成在所述第一半导体晶粒11的一周围区(peripheral region)内，且所述第二通孔114可形成在所述第二半导体晶粒22的一周围区(peripheral region)内。在一些实施例中，第一结构100具有一第一良率(first yield rate)X，第二结构200具有一第二良率Y，第一良率X大致地等于第二良率Y。在其他实施例中，第一良率X为第二良率Y的10％内。据此，相较于在一载体基底上的一完全无凸块堆叠制程或是一完全微凸块堆叠制程，通过结合在第一与第二晶圆群1100、1200中的无凸块堆叠以及在相类似良率的第一与第二结构100、200的微凸块堆叠，对于半导体元件1于缩减成本的同时，可以降低良率损失。
理应注意的是，半导体元件1的一晶圆级混合堆叠制程，并非用来限制二结构100及200的堆叠。在其他实施例中，晶圆级混合堆叠制程可延伸到一应用所需的许多半导体结构。在图2中提供四个结构的堆叠的例子，图2为依据本公开一些实施例的一种半导体元件的剖视示意图。请参考图2，一半导体元件2具有一第一结构100'、一第二结构200'、多个第一金属凸块106'、一第三结构300、一第四结构400、多个第二金属凸块206以及多个第三金属凸块306。第一结构100'具有一第一晶圆群1100'以及一第一粘着层102'。第一晶圆群1100'具有多个第一半导体晶粒11'，内嵌在一第一感光层(first photosensitive layer)108'中，其中多个第一通孔110'形成在第一感光层108'中。第一粘着层102'配置在第一晶圆群1100'的其中至少两个之间。如图2所示，依据一些实施例，第一粘着层102'配置在第一晶圆群1100'的晶圆1101'与1102'之间。第二结构200'具有一第二晶圆群1200'以及一第二粘着层104'。第二晶圆群1200'具有多个第二半导体晶圆22'，内嵌在一第二感光层112'中，其中多个第二通孔114'形成在第二感光层112'中。第二粘着层104'配置在第二晶圆群1200'的至少其中两个之间。在一些实施例中，如图1所示，第二粘着层104'配置在第二晶圆群1200'的晶圆1201'与1202'之间。所述第一金属凸块106'配置在第一结构100'与第二结构200'之间，其中以所述第一金属凸块106'连接第一结构100'与第二结构200'。
如图2所示，在一些实施例中，第三结构300具有一第三晶圆群1200以及一第三粘着层204。第三晶圆群1200具有多个第三半导体晶粒33，内嵌在一第三感光层212中，其中多个第三通孔214形成在第三感光层212中。第三粘着层204配置在第三晶圆群1300的其中至少两个之间。如图2所示，依据一些实施例，第三粘着层204配置在第三晶圆群1300的晶圆1301与1302之间。第四结构400具有一第四晶圆群1400以及一第四粘着层304。第四晶圆群1400具有多个第四半导体晶粒44，内嵌在一第四感光层312中，其中多个第四通孔314形成在第四感光层312中。第四粘着层304配置在第四晶圆群1400的至少其中两个之间。在一些实施例中，如图2所示，第四粘着层304配置在第四晶圆群1400的晶圆1401与1402之间。所述第二金属凸块206配置在第三结构300与第四结构400之间，其中以所述第二金属凸块206连接该第三结构300与该第四结构400。所述第三金属凸块306配置在第一及第二结构100'、200'与第三及第四结构300、400之间，其中以所述第三金属凸块306连接第一及第二结构100'、200'与第三及第四结构300、400。
在一些实施例中，所述第一通孔110'与所述第二通孔114'可分别连接第一重布线层(first redistribution layer)118'及第二重布线层(second redistribution layer)120'。再者，所述第三通孔214与所述第四通孔314可分别连接一第三重布线层220以及一第四重布线层320。举例来说，所述第一金属凸块106'、所述第二金属凸块206以及所述第三金属凸块306可为金属微凸块(metal micro-bumps)。
在图2中，为了清楚提供，并未详细绘制所述第一半导体晶粒11'、所述第二半导体晶粒22'、所述第三半导体晶粒33以及所述第四半导体晶粒44。然而，理应注意的是，所述第一半导体晶粒11'、所述第二半导体晶粒22'、所述第三半导体晶粒33以及所述第四半导体晶粒44可包括多个基本半导体层，例如主动电路层、基底层、层间介电层以及金属间介电层(图未示)。
在一些实施例中，举例来说，所述第一半导体晶粒11'可包括多个逻辑电路，例如一中央处理单元、图形处理器或是其类似物。举例来说，所述第二半导体晶粒22'、所述第三半导体晶粒33以及所述第四半导体晶粒44可包括多个存储器电路，例如静态随机存取存储器以及动态随机存取存储器或是其类似物。理应注意的是，所述第一半导体晶粒11'、所述第二半导体晶粒22'、所述第三半导体晶粒33以及所述第四半导体晶粒44在不同实施例可具有多种实施方式，其是亦在本公开的范围内。
在一些实施例中，所述第二通孔114'的其中至少一个与相对应的一个第一通孔110'垂直对准，且所述第四通孔314的其中至少一个与相对应的一个第三通孔214垂直对准。再者，所述第一通孔110'可形成在所述第一半导体晶粒11'的一周围区内，所述第二通孔114'可形成在所述第二半导体晶粒22'的一周围区内，所述第三通孔214可形成在所述第三半导体晶粒33的一周围区内，所述第四通孔314可形成在所述第四半导体晶粒44的一周围区内。在一些实施例中，第一结构100'具有一第一良率X'，第二结构200'具有一第二良率Y'，第一良率X'大致地等于第二良率Y'。再者，第三结构300具有一第三良率X”，第四结构400具有一第四良率Y”，第三良率X”大致地等于第四良率Y”。在其他实施例中，第一良率X'为第二良率Y'的10％内。再者，第三良率X”为第四良率Y”的10％内。据此，相较于在一载体基底上的一完全无凸块堆叠制程或是一完全微凸块堆叠制程，通过结合在相类似良率的四个结构100'、200'、300、400的微凸块堆叠，对于半导体元件2于缩减成本的同时，可以降低良率损失。
理应注意的是，在每一群无凸块堆叠中的晶圆数量并不限制为两个。依据本公开的一些实施例，图3为依据本公开一些实施例的一种半导体元件的剖视示意图。请参考图3，一半导体元件3具有一第五晶圆群1500以及一第六晶圆群1600，第五晶圆群1500含有四个晶圆，第六晶圆群1600含有四个晶圆。在一些实施例中，在第五晶圆1500中的晶圆1501、1502、1503、1504可以一第五粘着层404而相互连接，且在第六晶圆1600中的晶圆1601、1602、1603、1604可以一第六粘着层504而相互连接。举例来说，可以多个第四金属凸块406相互连接由第五晶圆群1500与第六晶圆群1600所形成的多个结构。理应注意的是，为了清楚表达，并不绘制在半导体元件3中的其他元件，例如所述半导体晶粒以及所述通孔。
依据本公开中的一些实施例，图4为依据本公开一些实施例的一种半导体元件的制备方法的流程示意图，且图5至图7为依据本公开一些实施例的该半导体元件的制备方法的各中间阶段的剖视示意图。举例来说，在图5至图7中所示的各个中间阶段可配合图1中半导体元件1的形成。请参考图4及图5，该半导体的制备方法包括制备第一晶圆群1100，第一晶圆群1100具有所述第一半导体晶粒11，所述第一半导体晶粒11内嵌在第一感光层108中(步骤S410)；在第一感光层108中形成所述第一通孔110(步骤S420)；以及使用第一粘着层102连接第一晶圆群1100的至少其中两个晶圆1101与1102，以形成第一结构100(步骤S430)。请参考图4及图6，所述制备方法包括制备第二晶圆群1200，该第二晶圆群1200具有所述第二半导体晶粒22，所述第二半导体晶粒22内嵌在第二感光层112中(步骤S440)；在第二感光层112中形成所述第二通孔114(步骤S450)；以及使用第二粘着层104连接第二晶圆群1200的至少其中两个晶圆1201与1202，以形成第二结构200(步骤S460)。请参考图4及图7，所述制备方法包括以所述第一金属凸块106连接第一结构100与第二结构200(步骤S470)。
在一些实施例中，亦可形成第一重布线层118及任何金属垫，更亦可形成第二重布线层120及任何金属垫。所述第一金属凸块106可为金属微凸块，包含钛(titanium)、铝、铜，或其他适合的材料。第一粘着层102与第二粘着层104可为环氧树脂层(epoxy layer)或其他适合的粘着层。
在一些实施例中，所述第二通孔114的至少其中一个与相对应的一个第一通孔110垂直对准，所述第一通孔110形成在所述第一半导体晶粒11的一周围区内，且所述第二通孔114形成在所述第二半导体晶粒22的一周围区内。
在一些实施例中，请再参考图2，所述的制备方法还包括制备一第三晶圆群1300，该第三晶圆群1300具有所述第三半导体晶粒33，所述第三半导体晶粒33内嵌在第三感光层212中；在第三感光层212中形成多个第三通孔；使用第三粘着层204连接第三晶圆群1300的晶圆1301与1302，以形成第三结构300；制备第四晶圆群1400，该第四晶圆群1400具有所述第四半导体晶粒44，所述第四半导体晶粒44内嵌在第四感光层312中；在第四感光层312中形成多个第四通孔314；使用第四粘着层304连接第四晶圆群1400的晶圆1401与1402，以形成第四结构400；以所述第二金属凸块106连接第三结构300与第四结构400；以及以所述第三金属凸块306连接第一及第二结构100、200与第三及第四结构300、400。
在一些实施例中，如图3所示，第五晶圆群1500具有四个晶圆1501、1502、1503、1504，且第六晶圆群1600具有四个晶圆1601、1602、1603、1604。
本公开的一实施例提供一种半导体元件。该半导体元件包括多个第一半导体晶粒、一第一粘着层、多个第二半导体晶粒、一第二粘着层以及多个第一金属凸块。所述第一半导体晶粒内嵌在一第一晶圆群的一第一感光层中，其中多个第一通孔形成在该第一感光层中。该第一粘着层配置在该第一晶圆群的至少其中的两个之间，以形成一第一结构。所述第二半导体晶粒内嵌在一第二晶圆群的一第二感光层，其中多个第二通孔形成在该第二感光层中。该第二粘着层配置在该第二晶圆群的其中至少两个之间，以形成一第二结构。所述第一金属凸块配置在该第一结构与该第二结构之间，其中该第一结构以所述第一金属凸块连接该第二结构。
本公开的另一实施例提供一种半导体元件，包括一第一结构、一第二结构以及多个第一金属凸块。该第一结构包括一第一晶圆群，包括多个第一半导体晶粒，内嵌在一第一感光层中，其中多个第一通孔形成在该第一感光层中；以及一第一粘着层，配置在该第一晶圆群的至少其中两个之间。该第二结构，包括一第二晶圆群，包括多个第二半导体晶粒，内嵌在一第二感光层中，其中多个第二通孔形成在该第二感光层中；以及一第二粘着层，配置在该第二晶圆群的至少其中两个之间。所述第一金属凸块配置在该第一结构与该第二结构之间，其中该第一结构以所述第一金属凸块连接该第二结构。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括下列步骤：制备一第一晶圆群，该第一晶圆群具有多个第一半导体晶粒，所述第一半导体晶粒内嵌在一第一感光层；在该第一感光层中形成多个第一通孔；使用一第一粘着层连接该第一晶圆群的至少其中两个，以形成一第一结构；制备一第二晶圆群，该第二晶圆群具有多个第二半导体晶粒，所述第二半导体晶粒内嵌在一第二感光层中；在该第二感光层中形成多个第二通孔；使用一第二粘着层连接该第二晶圆群的其中至少两个，以形成一第二结构；以及以多个第一金属凸块连接该第一结构与该第二结构。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体元件，包括：
多个第一半导体晶粒，内嵌在一第一晶圆群的一第一感光层中，其中多个第一通孔形成在该第一感光层中；
一第一粘着层，配置在该第一晶圆群的至少其中的两个之间，以形成一第一结构；
多个第二半导体晶粒，内嵌在一第二晶圆群的一第二感光层，其中多个第二通孔形成在该第二感光层中；
一第二粘着层，配置在该第二晶圆群的其中至少两个之间，以形成一第二结构；
多个第一金属凸块，配置在该第一结构与该第二结构之间，其中该第一结构以所述第一金属凸块连接该第二结构。
2.如权利要求1所述的半导体元件，其中，所述第二通孔的至少其中一个是与相对应的一个第一通孔对准。
3.如权利要求1所述的半导体元件，其中，所述第一通孔形成在所述第一半导体晶粒的一周围区内，且所述第二通孔形成在该第二半导体晶粒的一周围区内。
4.如权利要求1所述的半导体元件，还包括：
多个第三半导体晶粒，内嵌在一第三晶圆群的一第三感光层中，其中多个第三通孔形成在该第三感光层中；
一第三粘着层，配置在该第三晶圆群的其中至少两个之间，以形成一第三结构；
多个第四半导体晶粒，内嵌在一第四晶圆群的一第四感光层中，其中多个第四通孔形成在该第四感光层中；
一第四粘着层，配置在该第四晶圆群的其中至少两个之间，以形成一第四结构；
多个第二金属凸块，配置在该第三结构与该第四结构之间，其中该第三结构以所述第二金属凸块连接该第四结构；以及
多个第三金属凸块，配置在该第一及第二结构与第三及第四结构之间，其中第一及第二结构以所述第三金属凸块连接该第三及第四结构。
5.如权利要求1所述的半导体元件，其中，该第一晶圆群包括四个晶圆，且该第二晶圆群包括四个晶圆。
6.如权利要求1所述的半导体元件，其中，该第一结构具有一第一良率，该第二结构具有一第二良率，且该第一良率大致地等于该第二良率。
7.如权利要求1所述的半导体元件，其中，该第一结构具有一第一良率，该第二结构具有一第二良率，且该第一良率在该第二良率的10％内。
8.一种半导体元件，包括：
一第一结构，包括：
一第一晶圆群，包括多个第一半导体晶粒，内嵌在一第一感光层中，其中多个第一通孔形成在该第一感光层中；以及
一第一粘着层，配置在该第一晶圆群的至少其中两个之间；
一第二结构，包括：
一第二晶圆群，包括多个第二半导体晶粒，内嵌在一第二感光层中，其中多个第二通孔形成在该第二感光层中；以及
一第二粘着层，配置在该第二晶圆群的至少其中两个之间；
多个第一金属凸块，配置在该第一结构与该第二结构之间，其中该第一结构以所述第一金属凸块连接该第二结构。
9.如权利要求8所述的半导体元件，其中，所述第二通孔的至少其中一个是与相对应的一个第一通孔对准。
10.如权利要求8所述的半导体元件，其中，所述第一通孔形成在所述第一半导体晶粒的一周围区中，且所述第二通孔形成在该第二半导体晶粒的一周围区中。
11.如权利要求8所述的半导体元件，还包括：
一第三结构，包括：
一第三晶圆群，包括多个第三半导体晶粒，内嵌在一第三感光层中，其中多个第三通孔形成在该第三感光层中；以及
一第三粘着层，配置在该第三晶圆群的至少其中两个之间；
一第四结构，包括：
一第四晶圆群，包括多个第四半导体晶粒，内嵌在一第四感光层中，其中多个第四通孔形成在该第四感光层中；以及
一第四粘着层，配置在该第四晶圆群的至少其中两个之间；
多个第二金属凸块，配置在该第三结构与该第四结构之间，其中该第三结构以所述第二金属凸块连接该第四结构；以及
多个第三金属凸块，配置在该第一及第二结构与第三及第四结构之间，其中第一及第二结构以所述第三金属凸块连接该第三及第四结构。
12.如权利要求8所述的半导体元件，其中，该第一晶圆群包括四个晶圆，且该第二晶圆群包括四个晶圆。
13.如权利要求8所述的半导体元件，其中，该第一结构具有一第一良率，该第二结构具有一第二良率，且该第一良率大致地等于该第二良率。
14.如权利要求8所述的半导体元件，其中，该第一结构具有一第一良率，该第二结构具有一第二良率，且该第一良率在该第二良率的10％内。
15.一种半导体元件的制备方法，包括：
制备一第一晶圆群，该第一晶圆群具有多个第一半导体晶粒，所述第一半导体晶粒内嵌在一第一感光层；
在该第一感光层中形成多个第一通孔；
使用一第一粘着层连接该第一晶圆群的至少其中两个，以形成一第一结构；
制备一第二晶圆群，该第二晶圆群具有多个第二半导体晶粒，所述第二半导体晶粒内嵌在一第二感光层中；
在该第二感光层中形成多个第二通孔；
使用一第二粘着层连接该第二晶圆群的其中至少两个，以形成一第二结构；以及
以多个第一金属凸块连接该第一结构与该第二结构。
16.如权利要求15所述的制备方法，其中，所述第二通孔的至少其中一个是与相对应的一个第一通孔对准，所述第一通孔形成在所述第一半导体晶粒的一周围区内，且所述第二通孔形成在该第二半导体晶粒的一周围区内。
17.如权利要求15所述的制备方法，还包括：
制备一第三晶圆群，该第三晶圆群具有多个第三半导体晶粒，所述第三半导体晶粒内嵌在一第三感光层中；
在该第三感光层中形成多个第三通孔；
使用一第三粘着层连接该第三晶圆群的其中至少两个，以形成一第三结构；
制备一第四晶圆群，该第四晶圆群具有多个第四半导体晶粒，所述第四半导体晶粒内嵌在一第四感光层中；
在该第四感光层中形成多个第四通孔；
使用一第四粘着层连接该第四晶圆群的其中至少两个，以形成一第四结构；
以多个第二金属凸块连接该第三结构与该第四结构；以及
以多个第三金属凸块连接该第一及第二结构与该第三及第四结构。
18.如权利要求15所述的制备方法，其中，该第一晶圆群包括四个晶圆，且该第二晶圆群包括四个晶圆。
19.如权利要求15所述的制备方法，其中，该第一结构具有一第一良率，该第二结构具有一第二良率，且该第一良率大致地等于该第二良率。
20.如权利要求15所述的制备方法，其中，该第一结构具有一第一良率，该第二结构具有一第二良率，且该第一良率在该第二良率的10％内。
CN202010268467.XA 2019-06-20 2020-04-08 半导体元件及其制备方法 Pending CN112117254A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/447,381 US11189545B2 (en) 2019-06-20 2019-06-20 Semiconductor device and method for manufacturing the same
US16/447,381 2019-06-20

Publications (1)

Publication Number Publication Date
CN112117254A true CN112117254A (zh) 2020-12-22

Family

ID=73798780

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010268467.XA Pending CN112117254A (zh) 2019-06-20 2020-04-08 半导体元件及其制备方法

Country Status (3)

Country Link
US (2) US11189545B2 (zh)
CN (1) CN112117254A (zh)
TW (1) TWI722516B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090239336A1 (en) * 2008-03-21 2009-09-24 Samsung Electronics Co., Ltd. Semiconductor packages and methods of fabricating the same
US7952196B1 (en) * 2008-04-21 2011-05-31 Lockheed Martin Corporation Affordable high performance high frequency multichip module fabrication and apparatus
CN103887291A (zh) * 2014-04-02 2014-06-25 华进半导体封装先导技术研发中心有限公司 三维扇出型PoP封装结构及制造工艺
CN104659021A (zh) * 2014-12-30 2015-05-27 华天科技（西安）有限公司 一种三维圆片级扇出PoP封装结构及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7137393B2 (en) 2003-04-28 2006-11-21 Pivovarov Alexander R Breathing normalizer apparatus
TWI396526B (zh) 2008-05-20 2013-05-21 Ind Tech Res Inst 負壓式口腔介面裝置與維持口腔負壓與收集液體之方法
TWI421106B (zh) 2010-01-25 2014-01-01 Somnics Inc Taiwan 口部裝置
US8754514B2 (en) * 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
JP5847575B2 (ja) 2011-12-28 2016-01-27 和雄 安元 睡眠時無呼吸防止器具
KR20130077627A (ko) * 2011-12-29 2013-07-09 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조방법
CN103961201B (zh) 2013-02-04 2018-10-12 张湘民 舌背弹性牵引装置及植入方法
CN103263315B (zh) 2013-04-28 2018-06-08 河南科技大学第一附属医院 一种用于缓解上呼吸道阻塞的装置
KR102258739B1 (ko) * 2014-03-26 2021-06-02 삼성전자주식회사 하이브리드 적층 구조를 갖는 반도체 소자 및 그 제조방법
CN105748187B (zh) 2014-12-19 2017-12-01 张湘民 咽侧壁牵引装置和植入方法
US9754895B1 (en) * 2016-03-07 2017-09-05 Micron Technology, Inc. Methods of forming semiconductor devices including determining misregistration between semiconductor levels and related apparatuses
US9859253B1 (en) * 2016-06-29 2018-01-02 Intel Corporation Integrated circuit package stack
KR102570582B1 (ko) * 2016-06-30 2023-08-24 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
KR102649471B1 (ko) * 2016-09-05 2024-03-21 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
JP7441594B2 (ja) 2017-02-28 2024-03-01 ケース ウェスタン リザーブ ユニバーシティ 気道の開通を維持する中咽頭器具
TWI678199B (zh) 2017-11-27 2019-12-01 萊鎂醫療器材股份有限公司 負壓治療系統之可調整式口部介面
CN108742882A (zh) 2018-08-01 2018-11-06 周长喜 吸附式舌牵引器
CN211512256U (zh) 2019-09-27 2020-09-18 嘉善飞阔医疗科技有限公司 一种负压式舌套止鼾器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090239336A1 (en) * 2008-03-21 2009-09-24 Samsung Electronics Co., Ltd. Semiconductor packages and methods of fabricating the same
US7952196B1 (en) * 2008-04-21 2011-05-31 Lockheed Martin Corporation Affordable high performance high frequency multichip module fabrication and apparatus
CN103887291A (zh) * 2014-04-02 2014-06-25 华进半导体封装先导技术研发中心有限公司 三维扇出型PoP封装结构及制造工艺
CN104659021A (zh) * 2014-12-30 2015-05-27 华天科技（西安）有限公司 一种三维圆片级扇出PoP封装结构及其制造方法

Also Published As

Publication number Publication date
TWI722516B (zh) 2021-03-21
US20220028760A1 (en) 2022-01-27
TW202101707A (zh) 2021-01-01
US20200402891A1 (en) 2020-12-24
US11699635B2 (en) 2023-07-11
US11189545B2 (en) 2021-11-30

Similar Documents

Publication Publication Date Title
US10971371B2 (en) Multi-chip structure and method of forming same
US9679882B2 (en) Method of multi-chip wafer level packaging
US9385095B2 (en) 3D semiconductor package interposer with die cavity
US10910357B2 (en) Semiconductor package including hybrid bonding structure and method for preparing the same
TWI478314B (zh) 半導體裝置與半導體裝置的形成方法
TWI553802B (zh) 矽中介板結構、封裝體結構以及矽中介板結構的製造方法
TWI515839B (zh) 積體電路結構及中介層的設計方法
US11817305B2 (en) Front end of line interconnect structures and associated systems and methods
US20080142928A1 (en) Semiconductor component with through-vias
CN111146192A (zh) 使用集成接口和硅中介层的图形处理单元与高带宽存储器集成
TWI613785B (zh) 三維集成電路封裝及其製造方法
US10438887B2 (en) Semiconductor chip and multi-chip package using thereof and method for manufacturing the same
US20240047394A1 (en) Semiconductor package structure and method for preparing the same
US20120074562A1 (en) Three-Dimensional Integrated Circuit Structure with Low-K Materials
US20220375917A1 (en) Graphics Processing Unit and High Bandwidth Memory Integration Using Integrated Interface and Silicon Interposer
US11776926B2 (en) Combination-bonded die pair packaging and associated systems and methods
US20230230902A1 (en) Semiconductor package structure and manufacturing method thereof
US11923340B2 (en) Semiconductor package including mold layer and manufacturing method thereof
US11862569B2 (en) Front end of line interconnect structures and associated systems and methods
US20220068820A1 (en) Front end of line interconnect structures and associated systems and methods
CN112117254A (zh) 半导体元件及其制备方法
US20240063151A1 (en) Semiconductor structure having conductive pad with protrusion and manufacturing method thereof
US20230069511A1 (en) Semiconductor package
US20240021527A1 (en) Semiconductor package structure having interconnections between dies and manufacturing method thereof
US20230275066A1 (en) Semiconductor structure and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20201222

RJ01 Rejection of invention patent application after publication