CN113078071A - 一种降低芯片位置偏移的板级封装方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 69
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 60
- 239000004033 plastic Substances 0.000 claims abstract description 59
- 239000000463 material Substances 0.000 claims abstract description 35
- 238000002955 isolation Methods 0.000 claims abstract description 22
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 58
- 239000012790 adhesive layer Substances 0.000 claims description 21
- 239000000853 adhesive Substances 0.000 claims description 17
- 230000001070 adhesive effect Effects 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 238000003825 pressing Methods 0.000 claims description 11
- 238000009516 primary packaging Methods 0.000 claims description 7
- 239000000178 monomer Substances 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 229910000831 Steel Inorganic materials 0.000 claims description 3
- 238000005520 cutting process Methods 0.000 claims description 3
- 238000002844 melting Methods 0.000 claims description 3
- 230000008018 melting Effects 0.000 claims description 3
- 239000010959 steel Substances 0.000 claims description 3
- 239000003292 glue Substances 0.000 abstract description 35
- 239000005022 packaging material Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 13
- 238000000465 moulding Methods 0.000 description 10
- 239000003989 dielectric material Substances 0.000 description 9
- 230000008569 process Effects 0.000 description 8
- 150000001875 compounds Chemical class 0.000 description 7
- 229910000679 solder Inorganic materials 0.000 description 7
- 238000012858 packaging process Methods 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000008602 contraction Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010137 moulding (plastic) Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- NGVDGCNFYWLIFO-UHFFFAOYSA-N pyridoxal 5'-phosphate Chemical compound CC1=NC=C(COP(O)(O)=O)C(C=O)=C1O NGVDGCNFYWLIFO-UHFFFAOYSA-N 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
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Abstract
本申请提供一种降低芯片位置偏移的板级封装方法，包括以下步骤：S1、提供载板，于载板沿其厚度方向的一面设置临时键合胶层，临时键合胶层由多个独立的胶块组成，相邻两个胶块之间形成沟道；S2、于沟道中填充隔离膜；S3、于每个胶块上粘贴至少一个芯片；S4、提供塑封料，将塑封料设置于胶块和隔离膜上进行塑封，固化后形成塑封层，塑封层将芯片包裹在内从而形成初步封装结构；本申请提供的降低芯片位置偏移的板级封装方法，在载板上设置的临时键合胶层由多个独立的胶块组成，每个胶块具有独立的中心点位置，通过减小芯片与胶层中心点位置的距离，进而可减小由于塑封料加热过程中临时键合胶层膨胀造成的芯片位置偏移，提高封装产品的良率。
Description
技术领域
本申请涉及芯片封装领域，具体涉及一种降低芯片位置偏移的板级封装方法。
背景技术
大板级封装(Panel Level Packaging ；简称PLP)是芯片封装方式的一种，是指将生产完成后的整片晶圆切割成单个裸芯片贴在大板上进行封装，最后切割制成单颗芯片。在大板级封装过程中，通常在载板10上覆盖临时键合胶层20来黏贴固定芯片40。但在之后的塑封过程中，塑封料的加热会引起临时键合胶层20膨胀，由于临时键合胶层20的热膨胀系数相对较大，其受热膨胀后会带动位于其上的芯片40由中心点位置向外产生位置偏移，即如图1所示，图1是现有技术的塑封料加热过程中芯片位置偏移的示意图；而后塑封料的冷却固化会引起临时键合胶层20收缩，带动其上的芯片40由外向中心点位置回缩，即如图2所示，图2是现有技术的塑封料固化过程中芯片位置偏移的示意图。其中，临时键合胶层20在膨胀过程中产生位置偏移不能在收缩过程中完全恢复原位，使得塑封料封装后的芯片40位置偏移，导致芯片40的电信号连接端口对应发生移位，因此无法与预先设定的线路接口连接，降低封装产品的良率。且在大板级封装过程中，由于封装尺寸较大，距离临时键合胶层20中心点位置越远的芯片40，产生的位置偏移也就越大，在实际应用中如图3所示，图3是现有技术的芯片漂移的实物图。所以芯片位置偏移是板级封装亟待解决的一个问题。
因此，现有技术中急需改进。
发明内容
本申请实施例的目的在于提供一种降低芯片位置偏移的板级封装方法，解决现有的大板级封装过程中，由于临时键合胶的膨胀和收缩，导致芯片位置偏移的问题，可以大大提高封装产品的良率。
一种降低芯片位置偏移的板级封装方法，包括以下步骤：
S1、提供载板，于所述载板沿其厚度方向的一面设置临时键合胶层，所述临时键合胶层由多个独立的胶块组成，相邻两个所述胶块之间形成沟道；
S2、于所述沟道中填充隔离膜；
S3、于每个所述胶块上粘贴至少一个芯片；
S4、提供塑封料，将所述塑封料设置于所述胶块和所述隔离膜上进行塑封，固化后形成塑封层，所述塑封层将所述芯片包裹在内从而形成初步封装结构。
本申请实施例提供的降低芯片位置偏移的板级封装方法，在载板上设置的临时键合胶层由多个独立的胶块组成，每个胶块具有独立的中心点位置，每个芯片与其粘贴的胶块的中心点位置距离较近，通过减小芯片与用于粘贴其的胶层中心点位置的距离，进而可减小由于塑封料加热过程中临时键合胶层膨胀造成的芯片位置偏移，提高封装产品的良率。
优选地，本申请实施例的降低芯片位置偏移的板级封装方法中，在所述步骤S1中，包括以下步骤：
S11、提供载板，于所述载板沿其厚度方向的一面设置感光胶层；
S12、对所述感光胶层的预设位置依次进行曝光和显影，以形成由多个独立的胶块组成的临时键合胶层，相邻两个所述胶块之间形成沟道。
优选地，本申请实施例的降低芯片位置偏移的板级封装方法中，在所述步骤S1中，所述沟道的宽度范围为1~10000μm。
优选地，本申请实施例的降低芯片位置偏移的板级封装方法中，在所述步骤S2中，所述隔离膜为离型膜。
优选地，本申请实施例的降低芯片位置偏移的板级封装方法中，在所述步骤S4中，包括以下步骤：
S41、提供塑封料，将所述塑封料置于下模具中，对所述塑封料进行加热融化，并采用上模具对所述塑封料进行压合，以使所述塑封料填充于所述下模具中；
S42、将所述载板沿其厚度方向的另一面固定于所述上模具上，使得所述芯片朝下；
S43、压合所述上模具，使得所述塑封料覆盖于所述胶块和所述隔离膜上，固化后形成塑封层，所述塑封层将所述芯片包裹在内从而形成初步封装结构。
优选地，本申请实施例的降低芯片位置偏移的板级封装方法中，在所述步骤S41之前，还包括以下步骤：
提供网板，将所述网板置于下模具中，所述网板为钢板或铜板。
优选地，本申请实施例的降低芯片位置偏移的板级封装方法中，在所述步骤S4之后，还包括以下步骤：
S5、拆除所述胶块以从所述初步封装结构上卸除所述载板，并拆除所述隔离膜；
S6、于所述初步封装结构露出所述芯片的电信号连接端口的一面设置重布线层，所述重布线层与所述芯片的电信号连接端口电性连接；
S7、提供金属凸块，将所述金属凸块与所述重布线层电性连接。
优选地，本申请实施例的降低芯片位置偏移的板级封装方法中，在所述步骤S7之后，还包括以下步骤：
对所述初步封装进行切割，得到多个芯片封装结构单体，每个所述芯片封装结构单体包括至少一个芯片。
有益效果：本申请实施例提供的降低芯片位置偏移的板级封装方法，在载板上设置的临时键合胶层由多个独立的胶块组成，每个胶块具有独立的中心点位置，每个芯片与其粘贴的胶块的中心点位置距离较近，通过减小芯片与用于粘贴其的胶层中心点位置的距离，进而可减小由于塑封料加热过程中临时键合胶层膨胀造成的芯片位置偏移，提高封装产品的良率。
附图说明
图1是现有技术的塑封料加热过程中芯片位置偏移的示意图。
图2是现有技术的塑封料固化过程中芯片位置偏移的示意图。
图3是现有技术的芯片漂移的实物图。
图4是本申请实施例的一种降低芯片位置偏移的板级封装方法的流程图。
图5是本申请实施例的一种降低芯片位置偏移的板级封装方法的各个步骤的详细示意图。
图6是本申请实施例的一种降低芯片位置偏移的板级封装方法中的步骤于每个胶块上粘贴至少一个芯片之后的结构俯视图。
图7是本申请实施例的一种降低芯片位置偏移的板级封装方法中的步骤将所述载板沿其厚度方向的另一面固定于所述上模具上，使得所述芯片朝下的详细示意图。
图8是本申请实施例的一种降低芯片位置偏移的板级封装方法中的步骤将将所述载板沿其厚度方向的另一面固定于所述上模具上，使得所述芯片朝下的详细示意图。
图9是本申请实施例的一种降低芯片位置偏移的板级封装方法中的步骤压合所述上模具，使得所述塑封料覆盖于所述胶块和所述隔离膜上，固化后形成塑封层，所述塑封层将所述芯片包裹在内从而形成初步封装结构的详细示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
在本申请的描述中，需要说明的是，术语“一面”、“另一面”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
请同时参照图4和图5，图4是本申请一些实施例的一种降低芯片位置偏移的板级封装方法的流程示意图；图5是本申请实施例的一种降低芯片位置偏移的板级封装方法的各个步骤的详细示意图。该降低芯片位置偏移的板级封装方法，包括以下步骤：
S1、提供载板10，于所述载板10沿其厚度方向的一面设置临时键合胶层20，临时键合胶层20由多个独立的胶块组成，相邻两个胶块之间形成沟道21；
S2、于沟道21中填充隔离膜30；
S3、于每个胶块上粘贴至少一个芯片40；
S4、提供塑封料，将塑封料设置于胶块和隔离膜30上进行塑封，固化后形成塑封层50，塑封层50将芯片40包裹在内从而形成初步封装结构。
需要说明的是，本申请实施例提供的降低芯片位置偏移的板级封装方法，在载板10上设置的临时键合胶层20由多个独立的胶块组成，每个胶块具有独立的中心点位置，相较于传统的封装工艺中，整个临时键合胶层20只有一个中心点位置，离中心点位置较远的芯片40会产生较大的位置偏移，而本申请实施例中，每个芯片40与其粘贴的胶块的中心点位置距离较近，通过减小芯片40与用于粘贴其的胶层中心点位置的距离，进而可减小由于塑封料加热过程中临时键合胶层20膨胀造成的芯片位置偏移，提高封装产品的良率。
具体地，本申请实施例的降低芯片位置偏移的板级封装方法中，在步骤S1中，包括以下步骤：
S11、提供载板10，于载板10沿其厚度方向的一面设置感光胶层；
S12、对感光胶层的预设位置依次进行曝光和显影，以形成由多个独立的胶块组成的临时键合胶层20，相邻两个胶块之间形成沟道21。
需要说明的是，上述在载板10上设置由多个独立的胶块组成的临时键合胶层20的方法具有简单操作的优点，工艺简单。在实际应用中，也可预先将临时键合胶层20剪成多个胶块，再将多个胶块相隔设定距离贴在载板10上，相邻两个胶块之间形成沟道21。也可采用UV膜贴于载板10上，再采用紫外光照射于预设位置进行照射，使得预设位置的UV膜粘度降低，再将预设位置的UV膜撕下以形成沟道21，沟道21将UV膜分割成多个胶块。
进一步地，载板10可采用玻璃载板、有机载板、不锈钢载板、合金载板、TC载板、FR2载板、FR4载板、FR5载板或BT载板等，在此不对载板10的材质进行限制。
请同时参照图6，图6是本申请实施例的一种降低芯片位置偏移的板级封装方法中的步骤于每个胶块上粘贴至少一个芯片之后的结构俯视图，本申请实施例的降低芯片位置偏移的板级封装方法中，在步骤S1中，沟道21的宽度范围为1~10000μm，该范围不至于过宽，以占用载板10的面积，使得芯片40贴装区域减小，也至于过窄，使得沟道21难以形成。
优选地，本申请实施例的降低芯片位置偏移的板级封装方法中，在步骤S2中，隔离膜30为离型膜，隔离膜30用于填充沟道21，防止塑封料与载板10接触，导致难以拆卸。
进一步地，请同时参照图7至图9，图7是本申请实施例的一种降低芯片位置偏移的板级封装方法中的步骤将所述载板沿其厚度方向的另一面固定于所述上模具上，使得所述芯片朝下的详细示意图；图8是本申请实施例的一种降低芯片位置偏移的板级封装方法中的步骤将将所述载板沿其厚度方向的另一面固定于所述上模具上，使得所述芯片朝下的详细示意图；图9是本申请实施例的一种降低芯片位置偏移的板级封装方法中的步骤压合所述上模具，使得所述塑封料覆盖于所述胶块和所述隔离膜上，固化后形成塑封层，所述塑封层将所述芯片包裹在内从而形成初步封装结构的详细示意图。本申请实施例的降低芯片位置偏移的板级封装方法中，在步骤S4中，包括以下步骤：
S41、提供塑封料，将塑封料置于下模具62中，对塑封料进行加热融化，并采用上模具61对塑封料进行压合，以使塑封料填充于下模具62中；
S42、将载板10沿其厚度方向的另一面固定于上模具61上，使得芯片40朝下；
S43、压合上模具61，使得塑封料覆盖于胶块和隔离膜30上，固化后形成塑封层50，塑封层50将芯片40包裹在内从而形成初步封装结构。
需要说明的是，由于模流阻力，且塑封料和载板10的热膨胀系数不匹配，在塑封过程中会导致芯片40位置发生漂移，进而导致芯片40的电信号连接端口发生移位，与预先设定的线路接口无法连接，降低产品良率。因此本申请实施例的塑封过程主要采用两次压合的方式，具体地，首次压合可先让塑封料填充稳定，再将载板10固定于上模具61上进行再次压合，以使塑封料覆盖于多个胶块以及隔离膜30上，并将芯片40包裹在内，可避免模流阻力引发的芯片漂移，进一步提高封装产品的良率。
进一步地，本申请实施例的降低芯片位置偏移的板级封装方法中，在步骤S41之前，还包括以下步骤：
提供网板，将网板置于下模具62中，其中，网板为钢板或铜板。
需要说明的是，也可以在模具内加入刚度较大的网板，网板可提塑封层的刚度，避免塑封过程中发生芯片翘曲。
具体地，本申请实施例的降低芯片位置偏移的板级封装方法中，在步骤S4之后，还包括以下步骤：
S5、拆除胶块以从初步封装结构上卸除载板10，并拆除隔离膜30；
S6、于初步封装结构露出芯片40的电信号连接端口的一面设置重布线层，重布线层与芯片40的电信号连接端口电性连接；
S7、提供金属凸块，将金属凸块与重布线层电性连接。
需要说明的是，在步骤S5中，可通过热拆解、机械拆解或激光拆解的方式去除胶块，以卸除载板10，而隔离膜30可采用离型膜，直接撕下即可。在步骤S6中，需要说明的是，可于初步封装结构露出芯片40的电信号连接端口的一面覆盖介电材料层；对介电材料层进行激光打孔以形成预设位置处开设通孔，通孔使得芯片40的电信号连接端口露出；在介电材料层上以及通孔中电镀沉铜以形成重布线层。需要说明的是，介电材料层的材料为聚酰亚胺、ABF、苯并环丁烯或环氧树脂中的一种，也可为其他介电材料，在此不对介电材料层的材料进行限制。在实际应用中，可在介电材料层的孔壁中以及介电材料层上溅射金属种子层，随后在金属种子层上进行镀铜，以形成重布线层。其中，该金属种子层可为钛金属层，钛金属的附着力高，电导率优良，且厚度均匀，可将重布线层稳定附着在介电材料层上。在步骤S7中，在重布线层上覆盖阻焊层，阻焊层可以为感光的阻焊油墨，对该感光阻焊油墨进行曝光、显影以进行打孔，再在该孔中设置导电的金属凸块，导电的金属凸块可将重布线层的焊盘电性引出，进而实现芯片40的电信号连接端口位置的重新规整，可增加线路设计的密度。其中，导电的金属凸块可以为锡焊料、银焊料、或者金锡合金焊料，且导电的金属凸块为金属球结构。
在实际应用中，本申请实施例的降低芯片位置偏移的板级封装方法中，在步骤S7之后，还包括以下步骤：
对初步封装进行切割，得到多个芯片封装结构单体，每个芯片封装结构单体包括至少一个芯片40。
本申请实施例提供的降低芯片位置偏移的板级封装方法，在载板上设置的临时键合胶层由多个独立的胶块组成，每个胶块具有独立的中心点位置，使得芯片与胶层的中心点位置距离减小，进而可减小由于塑封料加热过程中临时键合胶层膨胀造成的芯片位置偏移，提高封装产品的良率。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (8)
1.一种降低芯片位置偏移的板级封装方法，其特征在于，包括以下步骤：
S1、提供载板，于所述载板沿其厚度方向的一面设置临时键合胶层，所述临时键合胶层由多个独立的胶块组成，相邻两个所述胶块之间形成沟道；
S2、于所述沟道中填充隔离膜；
S3、于每个所述胶块上粘贴至少一个芯片；
S4、提供塑封料，将所述塑封料设置于所述胶块和所述隔离膜上进行塑封，固化后形成塑封层，所述塑封层将所述芯片包裹在内从而形成初步封装结构。
2.根据权利要求1中所述的降低芯片位置偏移的板级封装方法，其特征在于，在所述步骤S1中，包括以下步骤：
S11、提供载板，于所述载板沿其厚度方向的一面设置感光胶层；
S12、对所述感光胶层的预设位置依次进行曝光和显影，以形成由多个独立的胶块组成的临时键合胶层，相邻两个所述胶块之间形成沟道。
3.根据权利要求1所述的降低芯片位置偏移的板级封装方法，其特征在于，在所述步骤S1中，所述沟道的宽度范围为1~10000μm。
4.根据权利要求1所述的降低芯片位置偏移的板级封装方法，其特征在于，在所述步骤S2中，所述隔离膜为离型膜。
5.根据权利要求1所述的降低芯片位置偏移的板级封装方法，其特征在于，在所述步骤S4中，包括以下步骤：
S41、提供塑封料，将所述塑封料置于下模具中，对所述塑封料进行加热融化，并采用上模具对所述塑封料进行压合，以使所述塑封料填充于所述下模具中；
S42、将所述载板沿其厚度方向的另一面固定于所述上模具上，使得所述芯片朝下；
S43、压合所述下模具，使得所述塑封料覆盖于所述胶块和所述隔离膜上，固化后形成塑封层，所述塑封层将所述芯片包裹在内从而形成初步封装结构。
6.根据权利要求5所述的降低芯片位置偏移的板级封装方法，其特征在于，在所述步骤S41之前，还包括以下步骤：
提供网板，将所述网板置于下模具中，所述网板为钢板或铜板。
7.根据权利要求1所述的降低芯片位置偏移的板级封装方法，其特征在于，在所述步骤S4之后，还包括以下步骤：
S5、拆除所述胶块以从所述初步封装结构上卸除所述载板，并拆除所述隔离膜；
S6、于所述初步封装结构露出所述芯片的电信号连接端口的一面设置重布线层，所述重布线层与所述芯片的电信号连接端口电性连接；
S7、提供金属凸块，将所述金属凸块与所述重布线层电性连接。
8.根据权利要求7所述的降低芯片位置偏移的板级封装方法，其特征在于，在所述步骤S7之后，还包括以下步骤：
对所述初步封装进行切割，得到多个芯片封装结构单体，每个所述芯片封装结构单体包括至少一个芯片。
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