KR20230154674A - 반도체 패키지 - Google Patents

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KR20230154674A
KR20230154674A KR1020220054385A KR20220054385A KR20230154674A KR 20230154674 A KR20230154674 A KR 20230154674A KR 1020220054385 A KR1020220054385 A KR 1020220054385A KR 20220054385 A KR20220054385 A KR 20220054385A KR 20230154674 A KR20230154674 A KR 20230154674A
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Abstract

본 발명의 기술적 사상은 상면, 바닥면, 및 측벽을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩의 상기 상면의 적어도 일부를 덮는 제1 절연층; 상기 제1 절연층의 상면을 따라 연장되고, 상기 칩 패드에 전기적으로 연결된 도전성 라인 패턴; 상기 반도체 칩의 상기 상면의 적어도 일부, 상기 제1 절연층의 상기 상면 및 상기 도전성 라인 패턴의 측벽을 덮는 제2 절연층; 및 상기 제2 절연층 상에 제공되고, 상기 도전성 라인 패턴에 전기적으로 연결된 외부 연결 단자; 를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 제조된 반도체 칩들에 대하여, 반도체 패키지 공정을 수행하여 반도체 패키지를 제조한다. 최근에는 반도체 패키지의 생산 비용을 절감하기 위하여, 웨이퍼 레벨 또는 패널 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨 또는 패널 레벨의 구조물을 개별 단위로 개별화하여 반도체 패키지를 제조하는 웨이퍼 레벨 패키지 및 패널 레벨 패키지 기술이 제안되었다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 상면, 바닥면, 및 측벽을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩의 상기 상면의 적어도 일부를 덮는 제1 절연층; 상기 제1 절연층의 상면을 따라 연장되고, 상기 칩 패드에 전기적으로 연결된 도전성 라인 패턴; 상기 반도체 칩의 상기 상면의 적어도 일부, 상기 제1 절연층의 상기 상면 및 상기 도전성 라인 패턴의 측벽을 덮는 제2 절연층; 및 상기 제2 절연층 상에 제공되고, 상기 도전성 라인 패턴에 전기적으로 연결된 외부 연결 단자; 를 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 반도체 칩의 상면과 상기 제1 절연층의 측벽이 이루는 각도의 범위는 65도 내지 90도 인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 절연층의 측벽은, 상기 반도체 칩의 측벽 및 상기 제2 절연층의 측벽 각각과 수직 방향으로 정렬되지 않으며, 상기 제2 절연층의 측벽 및 상기 반도체 칩의 측벽은 수직 방향으로 정렬되는 것을 특징으로 한다,
예시적인 실시예들에서, 상기 도전성 라인 패턴과 상기 외부 연결 단자 사이에 외부 연결 패드;를 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 도전성 라인 패턴과 상기 외부 연결 단자 사이에 도전성 필라;를 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 절연층은 감광성 물질을 포함하고, 상기 제2 절연층은 비감광성 물질을 포함하는 것을 특징으로 한다,
예시적인 실시예들에서, 상기 반도체 칩의 상면으로부터 상기 제1 절연층의 상면까지의 두께 대비, 상기 제1 절연층의 상면으로부터 상기 제2 절연층의 상면까지의 두께의 비율은 100% 내지 500%인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 절연층의 상면으로부터 상기 제2 절연층의 상면까지의 두께 대비, 상기 반도체 칩의 상면으로부터 상기 제2 절연층의 상면까지의 두께의 비율은 100% 내지 500%인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 절연층의 높이는 10 마이크로미터 내지 70 마이크로미터인 것을 특징으로 한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 상면, 바닥면, 및 측벽을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩의 상기 칩 패드 상의 제1 도전성 필라; 상기 반도체 칩의 상기 상면을 덮고, 상기 제1 도전성 필라의 측벽을 덮는 제1 절연층; 상기 제1 절연층의 상면을 덮는 제2 절연층; 상기 제2 절연층의 상면을 따라 연장되고, 상기 제1 도전성 필라에 전기적으로 연결된 도전성 라인 패턴; 상기 제1 절연층의 상기 상면, 상기 제2 절연층의 상기 상면 및 상기 도전성 라인 패턴의 측벽을 덮는 제3 절연층; 상기 제3 절연층 상에 제공되고, 상기 도전성 라인 패턴에 전기적으로 연결된 외부 도전성 패드; 및 상기 외부 도전성 패드 상의 외부 연결 단자;를 포함하고, 상기 제1 절연층의 측벽과 상기 제2 절연층의 측벽은 수직 방향으로 정렬되지 않는 것을 특징으로 하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 도전성 라인 패턴과 상기 외부 연결 단자 사이에 제2 도전성 필라;를 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 평면적 관점에서, 상기 제2 절연층의 외측벽은 상기 반도체 칩의 측벽보다 수평 방향으로 반도체 칩의 내부에 위치하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 절연층의 상면과 상기 제2 절연층의 외측벽이 이루는 각도의 범위는 65도 내지 90도 인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 절연층 및 상기 제3 절연층 중 적어도 하나는 비감광성 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
예시적인 실시예들에서, 상기 반도체 칩의 측벽, 상기 제1 절연층의 측벽 및 상기 제2 절연층의 측벽은 수직 방향으로 정렬되는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 절연층의 상면으로부터 상기 제3 절연층의 상면까지의 두께 대비, 상기 반도체 칩의 상면으로부터 상기 제3 절연층의 두께의 비율은 100% 내지 500%인 것을 특징으로 한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 상면, 바닥면, 및 측벽을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩의 상기 상면의 적어도 일부를 덮는 제1 절연층; 상기 제1 절연층의 상면을 따라 연장되고, 상기 칩 패드에 전기적으로 연결된 도전성 라인 패턴; 상기 반도체 칩의 상기 상면의 적어도 일부, 상기 제1 절연층의 상기 상면 및 상기 도전성 라인 패턴의 측벽을 덮는 제2 절연층; 및 상기 제2 절연층 상에 제공되고, 상기 도전성 라인 패턴에 전기적으로 연결된 외부 도전성 패드; 및 상기 외부 도전성 패드 상의 외부 연결 단자;를 포함하고, 상기 제1 절연층의 측벽 및 상기 제2 절연층의 측벽 각각은 상기 반도체 칩의 측벽과 수직 방향으로 정렬되지 않고, 평면적 관점에서, 상기 제1 절연층의 측벽 및 상기 제2 절연층의 측벽 각각은 상기 반도체 칩의 측벽보다 수평 방향으로 상기 반도체 칩의 내부에 위치하는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 예시적인 실시예들에 의하면, 절연층이 반도체 칩의 상면 및/또는 측벽을 덮도록 형성되어, 반도체 칩을 외부 충격 등으로부터 보호할 수 있으므로, 반도체 패키지의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a 내지 도 2h는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 6a 내지 도 6i은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 10a 내지 도 10k는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 11은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 12은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 13은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 14a 내지 도 14l은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 15는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 16은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 17은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부도면을 참조하여 본 개시의 예시적인 실시예들을 상세히 설명하기로 한다. 그러나, 본 개시의 예시적인 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 개시의 예시적인 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 개시의 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 개시에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 개시의 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 개시의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 반도체 칩(110), 제1 절연층(120), 도전성 라인 패턴(130), 제2 절연층(140), 외부 도전성 패드(160), 및 외부 연결 단자(170)를 포함할 수 있다. 예시적인 실시예들에서, 반도체 패키지(10)는 팬-인 구조의 반도체 패키지일 수 있다.
반도체 칩(110)은 서로 반대된 상면(110TS)과 바닥면(110BS), 그리고 상면(110TS)과 바닥면(110BS) 사이에서 연장된 측벽(110SS)을 포함할 수 있다. 반도체 칩(110)의 상면(110TS)은 칩 패드(111)가 마련된 패드면일 수 있다. 이하에서, 수평 방향은 반도체 칩(110)의 상면(110TS) 또는 바닥면(110BS)에 평행한 방향(예를 들어, X방향 및/또는 Y방향)으로 정의하고, 수직 방향은 반도체 칩(110)의 상면(110TS) 또는 바닥면(110BS)에 수직한 방향(예를 들어, Z 방향)으로 정의한다. 또한, 임의의 구성요소의 수평 폭은 상기 수평 방향(예를 들어, X 방향 및/또는 Y 방향)에 따른 길이로 정의하고, 임의의 구성요소의 수직 높이 또는 두께는 상기 수직 방향(예를 들어, Z 방향)에 따른 길이로 정의한다.
반도체 칩(110)은 실리콘(Si)과 같은 반도체 물질을 포함하는 반도체 기판과, 반도체 기판의 활성면 상에 형성된 소자층을 포함할 수 있다. 반도체 기판의 활성면은 반도체 칩(110)의 상면(110TS)에 인접한 표면이고, 반도체 기판의 비활성면은 활성면에 반대되며 반도체 칩(110)의 하면(110BS)에 인접한 표면일 수 있다. 반도체 칩(110)의 상기 소자층에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 반도체 칩(110)의 칩 패드(111)는 반도체 칩(110)의 소자층에 형성된 개별 소자에 전기적으로 연결될 수 있다. 예컨대, 상기 복수의 개별 소자는 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-oxide-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 예시적인 실시예들에서, 반도체 칩(110)은 메모리 칩일 수 있다. 예시적인 실시예들에서, 반도체 칩(110)은 로직 칩일 수 있다.
반도체 칩(110)의 상면(110TS) 상에는 제1 절연층(120)이 제공될 수 있다. 제1 절연층(120)은 반도체 칩(110)의 상면(110TS)을 따라 연장되며, 반도체 칩(110)의 상면(110TS)에 접촉될 수 있다. 제1 절연층(120)은 반도체 칩(110)의 상면(110TS)의 평면적보다 작은 평면적을 가질 수 있으며, 반도체 칩(110)의 상면(110TS)의 일부를 덮을 수 있다. 제1 절연층(120)은 반도체 칩(110)의 칩 패드(111)를 노출시키기 위한 오프닝(121)을 포함하며, 제1 절연층(120)의 오프닝(121)은 반도체 칩(110)의 칩 패드(111)와 수직 방향(예를 들어, Z 방향)으로 중첩되도록 위치될 수 있다.
제1 절연층(120)의 풋프린트는 반도체 패키지(10)의 풋프린트보다 작을 수 있다. 또한, 제1 절연층(120)의 평면적은 반도체 패키지(10)의 평면적보다 작을 수 있다. 즉, 제1 절연층(120)의 측벽은 반도체 칩(110)의 측벽과 수직 방향으로 정렬되지 않을 수 있다. 또한, 제1 절연층(120)의 외측벽 각각은 반도체 패키지(10)의 측벽의 수평 방향(X 방향 및/또는 Y 방향)의 내부에 위치할 수 있다. 따라서, 반도체 칩(110)의 상면(110TS)은 제1 절연층(120)과 제2 절연층(140)이 접할 수 있다. 또한, 반도체 칩(110)의 상면(100TS)과 제1 절연층(120)의 측벽이 이루는 각도()의 범위는 약 65도 내지 약 90도 일 수 있다.
제1 절연층(120)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예시적인 실시예들에서, 제1 절연층(120)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)를 포함할 수 있다. 예를 들어, 제1 절연층(120)은 수지 및 수지에 함유된 필러(예를 들어, 실리카)와 같은 비감광성 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 절연층(120)은 PID(photo imageable dielectric), 폴리이미드(polyimide)와 같은 감광성 물질을 포함할 수 있다.
도전성 라인 패턴(130)의 하부는 제1 절연층(120)의 오프닝(121)에 대응된 형태를 가지도록 형성되며, 예를 들어 반도체 칩(110)의 칩 패드(111)에 인접할수록 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다. 도전성 라인 패턴(130)의 상부는 제1 절연층(120)으로부터 상방으로 돌출되며, 제2 절연층(140)에 접촉될 수 있다. 도전성 라인 패턴(130)의 상부의 측벽은 제2 절연층(140)에 포위될 수 있다. 도전성 라인 패턴(130)은 반도체 칩(110)의 칩 패드(111)와 외부 도전성 패드(160) 사이를 전기적으로 연결할 수 있다. 도전성 라인 패턴(130)의 하면 및 상면은 각각 반도체 칩(110)의 칩 패드(111) 및 외부 도전성 패드(160)에 접촉할 수 있다.
일부 예시적인 실시예들에서, 도전성 라인 패턴(130)은 제1 절연층(120)의 오프닝(121)을 정의하는 제1 절연층(120)의 측벽으로부터 이격될 수 있다. 이 경우, 도전성 라인 패턴(130)의 하부의 수평 폭은 제1 절연층(120)의 오프닝(121)의 수평 폭보다 작을 수 있다. 도전성 라인 패턴(130)의 측벽과 제1 절연층(120)의 오프닝(121)을 정의하는 제1 절연층(120)의 측벽 사이가 이격되어 형성된 공간에는 제2 절연층(140)이 채워질 수 있다.
예시적인 실시예들에서, 도전성 라인 패턴(130)은 텅스텐(W), 구리(Cu), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합으로 이루어질 수 있다.
예시적인 실시예들에서, 도전성 라인 패턴(130)은 씨드 금속층과, 씨드 금속층 상에 적층된 도금층을 포함할 수 있다. 즉, 상기 씨드 금속층은 제1 절연층(120)의 상면 및 칩 패드(111)의 상면 상에 형성되며, 상기 도금층은 상기 씨드 금속층 상에 형성될 수 있다. 상기 도금층은 씨드 금속층을 씨드로 이용한 전기 도금 공정을 통해 형성될 수 있다. 예를 들어, 상기 씨드 금속층은 티타늄(Ti), 구리(Cu), 크롬(Cr), 텅스텐(W), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 금(Au) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 도금층은 구리(Cu) 또는 구리의 합금을 포함할 수 있다.
제2 절연층(140)은 반도체 칩(110)의 상면(110TS)을 덮고, 나아가 제1 절연층(120)의 측벽 및 도전성 라인 패턴(130)을 덮을 수 있다. 예를 들어, 제2 절연층(140)은 반도체 칩(110)의 상면(110TS) 및/또는 제1 절연층(120)의 표면을 따라 연장될 수 있다. 평면적 관점에서, 제2 절연층(140)은 제1 절연층(120)을 포위할 수 있다. 나아가, 제2 절연층(140)은 도전성 라인 패턴(130)의 측벽 및 제1 절연층(120)의 측벽을 따라 연장될 수 있다. 예시적인 실시예들에서, 제2 절연층(140)의 풋 프린트는 반도체 패키지(10)의 풋 프린트와 실질적으로 동일 또는 유사할 수 있다. 즉, 제2 절연층(140)의 평면적은 반도체 패키지(10)의 평면적과 실질적으로 동일 또는 유사할 수 있다. 즉, 제2 절연층(140)의 측벽은 반도체 칩(110)의 측벽과 동일 수직 평면으로 정렬될 수 있다. 예시적인 실시예들에서, 도전성 라인 패턴(130)의 최상면은 제2 절연층(140)의 상면(140TS)보다 낮은 수직 레벨에 위치할 수 있다.
제2 절연층(140)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예시적인 실시예들에서, 제2 절연층(140)은 에폭시 몰딩 컴파운드를 포함할 수 있다. 예를 들어, 제2 절연층(140)은 수지 및 수지에 함유된 필러(예를 들어, 실리카)와 같은 비감광성 물질을 포함할 수 있다.
예시적인 실시예들에서, 제2 절연층(140)의 상면(140TS)의 표면 거칠기는 제2 절연층(140)의 상면(140TS)을 제외한 제2 절연층(140)의 다른 표면의 표면 거칠기와 상이할 수 있다.
예시적인 실시예들에서, 제2 절연층(140)의 상면(140TS)의 표면 거칠기는 제2 절연층(140)의 측벽의 표면 거칠기보다 클 수 있다. 예시적인 실시예들에서, 제2 절연층(140)의 상면(140TS)의 표면 거칠기는 반도체 칩(110)의 상면(110TS)에 접촉하는 제2 절연층(140)의 표면의 표면 거칠기보다 클 수 있다. 제2 절연층(140)의 상면(140TS)이 비교적 큰 표면 거칠기를 가지므로, 제2 절연층(140)과 제2 절연층(140)의 상면(140TS)에 접촉된 외부 도전성 패드(160) 사이의 접착력이 강화될 수 있다.
본 발명의 일 실시예에 따르면, 반도체 칩(110)의 상면(110TS)으로부터 제1 절연층(120)의 최상면까지의 두께(T1) 대비, 제1 절연층(120)의 상면으로부터 제2 절연층(140)의 상면(140TS)까지의 두께(T2)의 비율의 범위는 약 100% 내지 약 500%일 수 있다. 또한, 제1 절연층(120)의 상면으로부터 제2 절연층(140)의 상면(140TS)까지의 두께(T2) 대비 반도체 칩(110)의 상면(110TS)으로부터 제2 절연층(140)의 상면(140TS)까지의 두께(T3)의 비율의 범위는 약 100% 내지 약 500%일 수 있다. 즉, 제2 절연층(140)의 두께를 제1 절연층(120)의 두께보다 상대적으로 두껍게 형성할 수 있다.
예시적인 실시예들에서, 반도체 칩(110)의 상면(110TS)으로부터 제2 절연층(140)의 최상면까지의 두께(T3)는 약 10 마이크로미터 내지 약 70 마이크로미터 사이, 약 20 마이크로미터 내지 약 60 마이크로미터 사이, 또는 약 30 마이크로미터 내지 약 50 마이크로미터 사이일 수 있다. 즉, 제2 절연층(140)의 두께는 약 10 마이크로미터 내지 약 70 마이크로미터 사이, 약 20 마이크로미터 내지 약 60 마이크로미터 사이, 또는 약 30 마이크로미터 내지 약 50 마이크로미터 사이일 수 있다.
외부 도전성 패드(160)는 도전성 라인 패턴(130) 및 제2 절연층(140) 상에 제공되며, 도전성 라인 패턴(130)에 전기적으로 연결될 수 있다. 외부 도전성 패드(160)의 일부는 도전성 라인 패턴(130)의 상면을 따라 연장되고, 외부 도전성 패드(160)의 다른 일부는 도전성 라인 패턴(130)의 가장자리로부터 외측 방향으로 돌출되며 제2 절연층(140)의 상면(140TS)을 따라 연장될 수 있다. 예시적인 실시예들에서, 외부 도전성 패드(160)는 그 상면으로부터 수직 아래 방향으로 연장된 홀(162)을 가질 수 있다. 외부 연결 단자(170)는 외부 도전성 패드(160)의 관통홀(162) 내에 채워질 수 있다. 예를 들어, 외부 도전성 패드(160)는 언더 범프 메탈층(under bump metal layer, UBM)을 포함할 수 있다.
외부 연결 단자(170)는 외부 도전성 패드(160) 상에 제공될 수 있다. 외부 연결 단자(170)는 예를 들어, 솔더, 주석(Sn), 은(Ag), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예시적인 실시예들에서, 외부 연결 단자(170)는 대체로 외부 도전성 패드(160) 상에 부착된 볼 형태를 가질 수 있다. 예를 들어, 외부 연결 단자(170)는 외부 도전성 패드(160) 상에 솔더 볼을 위치시킨 후, 상기 솔더 볼에 대한 리플로우 공정을 수행하여 형성할 수 있다.
본 발명의 예시적인 실시예들에 의하면, 제2 절연층(140)이 반도체 칩(110)의 상면(110TS)을 덮도록 형성되어, 반도체 칩(110)을 외부 충격 등으로부터 보호할 수 있으므로, 반도체 패키지(10)의 신뢰성이 향상될 수 있다. 즉, 반도체 칩(110)의 상면(110TS)에 제1 절연층(120) 및 제2 절연층(140)이 직접적으로 접촉할 수 있다.
또한, 제2 절연층(140)의 측벽이 반도체 칩(110)의 측벽(110SS)과 동일한 수직 평면에 배치되어, 반도체 칩(110)의 상면을 외부의 충격으로부터 보호할 수 있다. 즉, 제2 절연층(140)의 측벽은 반도체 칩(110)의 측벽(110SS)과 수직 방향으로 정렬될 수 있다. 더 나아가, 일반적인 웨이퍼 레벨 패키지에서 칩을 덮는 절연 물질이 수 마이크로미터 수준으로 형성되나, 본 실시예에서 반도체 칩(110)을 덮어 외부 충격에 대한 버퍼로 기능하는 절연 물질(즉, 제2 절연층(140))을 비교적 두껍게 형성하여, 반도체 패키지(10)의 신뢰성을 향상시킬 수 있다.
또한, 본 실시예의 반도체 패키지(10)는 반도체 칩(110)의 상면 중 일부에 비감광성 소재를 포함하는 제2 절연층(140)이 배치될 수 있다. 즉, 반도체 패키지(10)의 절단 영역(SL, 도 2h 참조) 상에 제2 절연층(140)이 배치될 수 있다. 따라서, 본 실시예의 반도체 패키지(10)는 칩핑(chipping) 불량이 발생하지 않을 수 있다. 또한, 상기 제2 절연층(140)의 강성이 상대적으로 강하여, 절단 공정 시에, 반도체 패키지(10)의 신뢰성이 향상될 수 있다.
또한, 반도체 칩(110)의 상면이 제2 절연층(140)으로 덮여, 반도체 칩(110)의 상면이 외부로 노출되지 않아, 반도체 패키지(10)의 신뢰성이 향상될 수 있다. 또한, 비감광성 소재의 절연층의 두께를 핸들링하기 용이하여, 반도체 패키지(10)의 신뢰성이 향상될 수 있다.
도 2a 내지 도 2h는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)의 제조 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 집적 회로 영역들(미도시) 및 상기 집적 회로 영역들(미도시)을 분리하는 절단 영역(SL)을 포함하는 웨이퍼(미도시)를 준비한다. 웨이퍼의 집적 회로 영역들 각각은 반도체 칩(110)을 구성할 수 있다.
도 2b를 참조하면, 웨이퍼 상에 제1 절연층(120)을 형성한다. 예를 들어, 제1 절연층(120)을 형성하기 위해, 웨이퍼를 덮는 절연막을 형성한 후에 상기 절연막의 일부를 제거하여 칩 패드(111)의 적어도 일부를 노출시키는 오프닝(121)을 형성할 수 있다.
도 2c를 참조하면, 제1 절연층(120)을 형성한 후에, 제1 절연층(120) 및 칩 패드(111) 상에 도전성 라인 패턴(130)을 형성한다. 도전성 라인 패턴(130)은 제1 절연층(120)의 상면 및 오프닝(121)을 정의하는 측벽을 따라 연장되고, 또한 제1 절연층(120)의 오프닝(121)을 통해 노출된 칩 패드(111)의 표면을 따라 연장될 수 있다.
도전성 라인 패턴(130)을 형성하기 위해, 스퍼터링과 같은 물리적 기상 증착 방법을 통해 제1 절연층(120)의 상면 및 칩 패드(111)의 상면 상에 씨드 금속층을 형성하는 단계 및 상기 씨드 금속층을 이용한 도금 공정을 수행하여 상기 씨드 금속층 상에 도전층을 형성하는 단계를 차례로 수행할 수 있다.
도 2d를 참조하면, 제1 절연층(120) 및 칩 패드(111) 상에 도전성 라인 패턴(130)을 형성한 이후, 반도체 칩들(110)을 덮는 예비 제2 절연층(140p)을 형성한다. 예비 제2 절연층(140p)은 반도체 칩들(110), 제1 절연층(120), 및 도전성 라인 패턴(130)을 덮고, 반도체 칩들(110) 사이의 공간을 채울 수 있다.
도 2e를 참조하면, 예비 제2 절연층(140p)의 일부를 제거하여, 도전성 라인 패턴(130)의 일부를 노출시키는 제2 절연층(140)을 형성한다. 예비 제2 절연층(140p)의 일부가 제거됨에 따라, 도전성 라인 패턴(130)의 상면이 노출될 수 있다. 예시적인 실시예들에서, 예비 제2 절연층(140p)의 일부를 제거하기 위하여, 에치백 공정 또는 화학적 기계적 연마, 그라인딩과 같은 연마 공정을 수행할 수 있다. 예시적인 실시예들에서, 연마 공정을 통해 노출된 제2 절연층(140)의 상면(140TS) 및 도전성 라인 패턴(130)의 상면은 동일 평면 상에 있을 수 있다.
예시적인 실시예들에서, 예비 제2 절연층(140p)에 대한 연마 공정을 통해 처리된 제2 절연층(140)의 상면(140TS)은 비교적 큰 표면 거칠기를 가질 수 있다. 예를 들어, 제2 절연층(140)의 상면(140TS)의 표면 거칠기는 반도체 칩(110) 및/또는 제1 절연층(120)에 접촉된 제2 절연층(140)의 다른 표면의 표면 거칠기보다 클 수 있다. 제2 절연층(140)의 상면(140TS)의 표면 거칠기가 증가됨에 따라, 후속 공정을 통해 형성되는 외부 도전성 패드(도 2g의 160)와 제2 절연층(140) 간의 접착력이 강화될 수 있다.
도 2f를 참조하면, 외부 도전성 패드(160)를 제2 절연층(140)의 상면(140TS) 및 도전성 라인 패턴(130)의 상면 상에 형성한다. 외부 도전성 패드(160)는 제2 절연층(140)의 상면(140TS) 및 도전성 라인 패턴(130)의 상면 상에 씨드 금속층을 형성하는 단계 및 도금 공정을 통해 상기 씨드 금속층 상에 도금층을 형성하는 단계를 포함할 수 있다.
도 2g를 참조하면, 외부 연결 단자(170)를 외부 도전성 패드(160) 상에 형성한다. 예를 들어, 외부 연결 단자(170)는 솔더 볼을 이용한 리플로우 공정을 통해 형성될 수 있다.
도 2h를 참조하면, 도 2g의 결과물에 대한 절단 공정을 수행하여, 도 2g의 결과물을 반도체 패키지들(10)로 분리할 수 있다. 즉, 도 2g의 패널 형태의 구조물을 절단 라인(CLa)을 따라 절단하여, 패널 형태의 구조물을 반도체 패키지들(20)로 분리할 수 있다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(11)를 나타내는 단면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로 도 3에 도시된 반도체 패키지(11)에 대해 설명한다.
도 3을 참조하면, 반도체 패키지(11)는 도전성 라인 패턴(130)과 외부 연결 단자(170)가 직접 접촉할 수 있다. 즉, 외부 연결 단자(170)는 도전성 라인 패턴(130) 및 제2 절연층(140) 상에 제공되며, 도전성 라인 패턴(130)에 전기적으로 연결될 수 있다. 외부 연결 단자(170)의 일부는 도전성 라인 패턴(130)의 상면을 따라 연장되고, 외부 연결 단자(170)의 다른 일부는 도전성 라인 패턴(130)의 가장자리로부터 외측 방향으로 돌출되며 제2 절연층(140)의 상면(140TS)을 따라 연장될 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(12)를 나타내는 단면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로 도 4에 도시된 반도체 패키지(12)에 대해 설명한다.
도 4를 참조하면, 제2 절연층(140a)은 도전성 라인 패턴(130)의 측벽 및 제1 절연층(120)의 상면을 덮을 수 있다. 예를 들어, 제2 절연층(140a)은 제1 절연층(120)의 표면을 따라 연장될 수 있다. 나아가, 제2 절연층(140a)은 도전성 라인 패턴(130)의 측벽을 따라 연장될 수 있다.
예시적인 실시예들에서, 제2 절연층(140a)의 풋프린트가 반도체 칩(110)의 풋프린트보다 작을 수 있다. 즉, 제2 절연층(140a)의 평면적은 반도체 패키지(12)의 평면적보다 작을 수 있다. 즉, 제2 절연층(140a)의 측벽은 반도체 칩(110)의 측벽과 수직 방향으로 정렬되지 않을 수 있다. 또한, 제2 절연층(140a)의 외측벽 각각은 반도체 패키지(10)의 측벽의 수평 방향(X 방향 및/또는 Y 방향)의 내부에 위치할 수 있다. 따라서, 반도체 칩(110)의 상면(110TS)에 제1 절연층(120)만이 접할 수 있다. 즉, 반도체 칩(110)의 상면(110TS)의 일부에는, 제1 절연층(120)과 제2 절연층(140a) 모두가 접하지 않을 수 있다. 예를 들어, 제2 절연층(140a)의 측벽은 제1 절연층(120)의 측벽과 수직 방향으로 정렬될 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(20)를 나타내는 단면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로 도 5에 도시된 반도체 패키지(20)에 대해 설명한다.
도 5를 참조하면, 반도체 패키지(20)는 반도체 칩(110), 제1 절연층(120), 도전성 라인 패턴(130), 제2 절연층(240), 도전성 필라(250), 외부 도전성 패드(160a), 및 외부 연결 단자(170)를 포함할 수 있다. 예시적인 실시예들에서, 반도체 패키지(20)는 팬-인 구조의 반도체 패키지일 수 있다.
도전성 필라(250)는 도전성 라인 패턴(130) 상에 배치될 수 있다. 도전성 필라(250)는 제2 절연층(240)을 관통하여 연장된 기둥 형태를 가질 수 있다. 도전성 필라(250)는 도전성 라인 패턴(130)과 외부 도전성 패드(160) 사이를 전기적으로 연결할 수 있다. 도전성 필라(250)의 하면은 도전성 라인 패턴(130)에 직접 접촉하고, 도전성 필라(250)의 상면은 외부 도전성 패드(160a)에 직접 접촉할 수 있다. 도전성 필라(250)의 측벽은 제2 절연층(240)에 포위될 수 있다. 상기 외부 도전성 패드(160a)의 하면은 대략 평평한(flat) 형상을 가질 수 있다.
예시적인 실시예들에서, 도전성 필라(250)는 텅스텐(W), 구리(Cu), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 도전성 필라(250)와 도전성 라인 패턴(130)은 서로 동일한 물질 및/또는 동일한 물질 조합을 가질 수 있다. 다른 예시적인 실시예들에서, 도전성 필라(250)와 도전성 라인 패턴(130)은 서로 상이한 물질 및/또는 상이한 물질 조합을 가질 수 있다.
제2 절연층(240)은 반도체 칩(110)의 상면(110TS)을 덮고, 나아가 도전성 라인 패턴(130)의 측벽 및 도전성 필라(250)의 측벽을 덮을 수 있다. 예를 들어, 제2 절연층(240)은 반도체 칩(110)의 상면(110TS) 및/또는 제1 절연층(120)의 표면을 따라 연장될 수 있다. 평면적 관점에서, 제2 절연층(240)은 제1 절연층(120)을 포위할 수 있다. 나아가, 제2 절연층(240)은 도전성 라인 패턴(130)의 측벽 및 도전성 필라(250)의 측벽을 따라 연장될 수 있다. 예시적인 실시예들에서, 제2 절연층(240)의 풋 프린트는 반도체 패키지(20)의 풋 프린트와 실질적으로 동일 또는 유사할 수 있다. 즉, 제2 절연층(240)의 평면적은 반도체 패키지(20)의 평면적과 실질적으로 동일 또는 유사할 수 있다. 또한, 제2 절연층(240)의 측벽은 반도체 칩(110)의 측벽(110SS)과 동일 수직 평면으로 정렬될 수 있다.
예시적인 실시예들에서, 도전성 필라(250)의 상면과 제2 절연층(240)의 상면(240TS)은 동일 평면 상에 있을 수 있다. 예를 들면, 도전성 필라(250)의 상면과 제2 절연층(240)의 상면(240TS)은 화학적 기계적 연마 공정과 같은 평탄화 공정을 통해 함께 연마되어, 동일 평면 상에 있을 수 있다. 즉, 도전성 필라(250)의 상면과 제2 절연층(240)의 상면(240TS)은 단차 없이 연속적으로 이어질 수 있다. 더 나아가, 도전성 필라(250)의 상면, 제2 절연층(240)의 상면(240TS) 및 외부 도전성 패드(160a)의 하면은 모두 실질적으로 동일한 수직 레벨에 위치할 수 있다.
예시적인 실시예들에서, 제2 절연층(240)의 상면(240TS)의 표면 거칠기는 제2 절연층(240)의 상면(240TS)을 제외한 제2 절연층(240)의 다른 표면의 표면 거칠기와 상이할 수 있다. 예시적인 실시예들에서, 제2 절연층(240)의 상면(240TS)의 표면 거칠기는 제2 절연층(240)의 측벽의 표면 거칠기보다 클 수 있다. 예시적인 실시예들에서, 제2 절연층(240)의 상면(240TS)의 표면 거칠기는 반도체 칩(110)의 상면(110TS)에 접촉하는 제2 절연층(240)의 표면의 표면 거칠기보다 클 수 있다. 제2 절연층(240)의 상면(240TS)이 비교적 큰 표면 거칠기를 가지므로, 제2 절연층(240)과 제2 절연층(240)의 상면(240TS)에 접촉된 외부 도전성 패드(160) 사이의 접착력이 강화될 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(110)을 덮는 제2 절연층(240)의 두께(즉, 반도체 칩(110)과 제2 절연층(240)의 상면(240TS) 사이의 수직 거리)는 약 10 마이크로미터 내지 약 70 마이크로미터 사이, 약 20 마이크로미터 내지 약 60 마이크로미터 사이, 또는 약 30 마이크로미터 내지 약 50 마이크로미터 사이일 수 있다.
제2 절연층(240)의 구성 물질 및 형성 방법은 도 1의 제2 절연층(140)에 대한 설명과 실질적으로 동일 또는 유사한 바, 상세한 설명은 생략한다.
도 6a 내지 도 6i은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(20)의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 6a 내지 도 6i를 참조하여, 도 5에 도시된 반도체 패키지(20)의 제조 방법을 설명한다. 이하에서, 앞서 설명된 것과 중복된 설명은 생략하거나 간단히 한다.
도 6a를 참조하면, 집적 회로 영역들 및 상기 집적 회로 영역들을 분리하는 절단 영역(SL)을 포함하는 웨이퍼를 준비한다. 웨이퍼의 집적 회로 영역들 각각은 반도체 칩(110)을 구성할 수 있다.
도 6b를 참조하면, 웨이퍼 상에 제1 절연층(120)을 형성한다.
도 6c를 참조하면, 제1 절연층(120)을 형성한 후에, 제1 절연층(120) 및 칩 패드(111) 상에 도전성 라인 패턴(130)을 형성한다. 도전성 라인 패턴(130)은 제1 절연층(120)의 상면 및 오프닝(121)을 정의하는 측벽을 따라 연장되고, 또한 제1 절연층(120)의 오프닝(121)을 통해 노출된 칩 패드(111)의 표면을 따라 연장될 수 있다.
도 6d를 참조하면, 도전성 라인 패턴(130)을 형성한 후에, 도전성 라인 패턴(130) 상에 도전성 필라(250)를 형성한다. 예를 들어, 도전성 필라(250)를 형성하기 위하여, 도전성 필라(250)가 형성될 영역을 정의하는 홀을 가지는 감광성 물질막(미도시)을 제1 절연층(120) 상에 형성하는 단계, 도금 공정을 통해 상기 감광성 물질막의 홀 내에 도전성 물질을 형성하는 단계, 및 상기 감광성 물질막을 제거하는 단계가 차례로 수행될 수 있다.
도 6e를 참조하면, 도전성 필라(250)를 형성한 후에, 제1 절연층(120) 상에 도전성 라인 패턴(130) 및 도전성 필라(250)를 덮는 예비 제2 절연층(240p)을 형성한다. 예비 제2 절연층(240p)은 반도체 칩들(110), 도전성 라인 패턴(130), 및 도전성 필라(250)를 덮고, 반도체 칩들(110) 사이의 공간을 채울 수 있다.
도 6f를 참조하면, 예비 제2 절연층(240p)의 일부를 제거하여, 도전성 필라(250)를 노출시키는 제2 절연층(240)을 형성한다. 예비 제2 절연층(240p)의 일부가 제거됨에 따라, 도전성 필라(215)의 상면이 노출될 수 있다. 예시적인 실시예들에서, 예비 제2 절연층(240p)의 일부를 제거하기 위하여, 에치백 공정 또는 화학적 기계적 연마와 같은 연마 공정을 수행할 수 있다. 예시적인 실시예들에서, 연마 공정을 통해 노출된 제2 절연층(240)의 상면(240TS) 및 도전성 필라(215)의 상면은 동일 평면 상에 있을 수 있다.
예시적인 실시예들에서, 예비 제2 절연층(240p)에 대한 연마 공정을 통해 처리된 제2 절연층(240)의 상면(240TS)은 비교적 큰 표면 거칠기를 가질 수 있다. 예를 들어, 제2 절연층(240)의 상면(240TS)의 표면 거칠기는 반도체 칩(110) 및/또는 제1 절연층(120)에 접촉된 제2 절연층(240)의 다른 표면의 표면 거칠기보다 클 수 있다. 제2 절연층(240)의 상면(240TS)의 표면 거칠기가 증가됨에 따라, 후속 공정을 통해 형성되는 외부 도전성 패드(도 6g의 160a)와 제2 절연층(240) 간의 접착력이 강화될 수 있다.
도 6g를 참조하면, 외부 도전성 패드(160a)를 제2 절연층(240)의 상면(240TS) 및 도전성 필라(215)의 상면 상에 형성한다.
도 6h를 참조하면, 외부 도전성 패드(160a) 상에 외부 연결 단자(170)를 형성한다.
도 6i을 참조하면, 도 6h의 결과물에 대한 절단 공정을 수행하여, 도 6h 의 결과물을 반도체 패키지들(20)로 분리할 수 있다. 즉, 도 6h 의 패널 형태의 구조물을 절단 라인(CLa)을 따라 절단하여, 패널 형태의 구조물을 반도체 패키지들(20)로 분리할 수 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(21)를 나타내는 단면도이다. 이하에서, 도 5을 참조하여 설명된 반도체 패키지(20)와의 차이점을 중심으로 도 7에 도시된 반도체 패키지(20)에 대해 설명한다.
도 7을 참조하면, 반도체 패키지(20)는 도전성 라인 패턴(130)과 외부 연결 단자(170)가 직접 접촉할 수 있다. 즉, 외부 연결 단자(170)는 제2 절연층(240) 및 도전성 필라(250) 상에 제공되며, 도전성 필라(250)에 전기적으로 연결될 수 있다. 외부 연결 단자(170)의 일부는 도전성 필라(250)의 상면을 따라 연장되고, 외부 연결 단자(170)의 다른 일부는 도전성 필라(250)의 가장자리로부터 외측 방향으로 돌출되며 제2 절연층(240)의 상면(240TS)을 따라 연장될 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(22)를 나타내는 단면도이다. 이하에서, 도 5을 참조하여 설명된 반도체 패키지(20)와의 차이점을 중심으로 도 8에 도시된 반도체 패키지(22)에 대해 설명한다.
도 8을 참조하면, 제2 절연층(240a)은 도전성 필라(250)의 측벽 및 제1 절연층(120)의 측벽을 덮을 수 있다. 예를 들어, 절연층(240a)은 제1 절연층(120)의 표면을 따라 연장될 수 있다. 나아가, 제2 절연층(240)은 도전성 필라(250)의 측벽을 따라 연장될 수 있다.
예시적인 실시예들에서, 제2 절연층(240a)의 풋프린트가 반도체 칩(110)의 풋프린트보다 작을 수 있다. 즉, 제2 절연층(240a)의 평면적은 반도체 패키지(22)의 평면적보다 작을 수 있다. 즉, 제2 절연층(240a)의 측벽은 반도체 칩(110)의 측벽(110SS)과 수직 방향으로 정렬되지 않을 수 있다. 또한, 절연층(240a)의 외측벽 각각은 반도체 패키지(22)의 측벽의 수평 방향(X 방향 및/또는 Y 방향)의 내부에 위치할 수 있다. 따라서, 반도체 칩(110)의 상면(110TS)의 일부에 제1 절연층(120)만이 접할 수 있다. 또한, 반도체 칩(110)의 상면(110TS)의 또 다른 일부에는, 제1 절연층(120)과 제2 절연층(240a) 모두가 접하지 않을 수 있다. 예를 들어, 제2 절연층(240a)의 측벽과 제1 절연층(120)의 측벽은 수직 방향으로 정렬될 수 있다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(30)를 나타내는 단면도이다.
도 9을 참조하면, 반도체 패키지(30)는 반도체 칩(110), 제1 도전성 필라(315), 제1 절연층(320), 도전성 라인 패턴(330), 제2 절연층(340), 제3 절연층(350), 외부 도전성 패드(160), 및 외부 연결 단자(170)를 포함할 수 있다. 예시적인 실시예들에서, 반도체 패키지(30)는 팬-인 구조의 반도체 패키지일 수 있다.
칩 패드(111) 상에 제1 도전성 필라(315)가 배치될 수 있다. 제1 도전성 필라(315)는 칩 패드(111)와 도전성 라인 패턴(330)을 전기적으로 연결하도록 구성될 수 있다. 제1 도전성 필라(315)의 하면 및/또는 제1 도전성 필라(315)의 상면은 평평한 형상을 가질 수 있다. 제1 도전성 필라(315)는 반도체 칩(110)의 칩 패드(111)와 수직 방향(예를 들어, Z 방향)으로 중첩되도록 위치될 수 있다. 제1 도전성 필라(315)의 구성 물질과 제조 방법은 도 5의 도전성 필라(250)의 구성 물질과 제조 방법 각각과 대략 유사할 수 있다.
반도체 칩(110)의 상면(110TS) 상에는 제1 절연층(320)이 제공될 수 있다. 제1 절연층(320)은 반도체 칩(110)의 상면(110TS)을 따라 연장되며, 반도체 칩(110)의 상면(110TS)에 접촉될 수 있다. 또한, 평면적 관점에서, 제1 절연층(320)은 제1 도전성 필라(315)의 측벽을 포위할 수 있다. 제1 절연층(320)의 풋 프린트는 반도체 패키지(30)의 풋 프린트와 실질적으로 동일 또는 유사할 수 있다. 즉, 제1 절연층(320)의 평면적은 반도체 패키지(30)의 평면적과 실질적으로 동일 또는 유사할 수 있다. 즉, 제1 절연층(320)의 측벽은 반도체 칩(110)의 측벽(110SS)과 동일 수직 평면으로 정렬될 수 있다.
예시적인 실시예들에서, 제1 도전성 필라(315)의 상면과 제1 절연층(320)의 상면(320TS)은 동일 평면 상에 있을 수 있다. 예를 들면, 제1 도전성 필라(315)의 상면과 제1 절연층(320)의 상면(320TS)은 화학적 기계적 연마 공정과 같은 평탄화 공정을 통해 함께 연마되어, 동일 평면 상에 있을 수 있다. 즉, 제1 도전성 필라(315)의 상면과 제1 절연층(320)의 상면(320TS)은 단차 없이 연속적으로 이어질 수 있다.
예시적인 실시예들에서, 제1 절연층(320)의 상면(320TS)의 표면 거칠기는 제1 절연층(320)의 상면(320TS)을 제외한 제1 절연층(320)의 다른 표면의 표면 거칠기와 상이할 수 있다.
예시적인 실시예들에서, 제1 절연층(320)의 상면(320TS)의 표면 거칠기는 제1 절연층(320)의 측벽의 표면 거칠기보다 클 수 있다. 예시적인 실시예들에서, 제1 절연층(320)의 상면(320TS)의 표면 거칠기는 반도체 칩(110)의 상면(110TS)에 접촉하는 제2 절연층(340)의 표면의 표면 거칠기보다 클 수 있다. 제1 절연층(320)의 상면(320TS)이 비교적 큰 표면 거칠기를 가지므로, 제1 절연층(320)과 제1 절연층(320)의 상면(320TS)에 접촉된 도전성 라인 패턴(330) 사이의 접착력이 강화될 수 있다.
예시적인 실시예들에서, 제1 절연층(320)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 예를 들어, 제1 절연층(320)은 수지 및 수지에 함유된 필러(예를 들어, 실리카)와 같은 비감광성 물질을 포함할 수 있다.
도전성 라인 패턴(330)의 하부는 제2 절연층(340)의 오프닝(341)에 대응된 형태를 가지도록 형성되며, 예를 들어, 제1 도전성 필라(315)에 인접할수록 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다. 도전성 라인 패턴(330)의 상부는 제2 절연층(340)으로부터 상방으로 돌출 될 수 있다. 도전성 라인 패턴(330)은 제1 도전성 필라(315)와 외부 도전성 패드(160) 사이를 전기적으로 연결할 수 있다. 도전성 라인 패턴(330)의 하면 및 상면은 각각 제1 도전성 필라(315)의 상면 및 외부 도전성 패드(160)에 접촉할 수 있다.
일부 예시적인 실시예들에서, 도전성 라인 패턴(330)은 제2 절연층(340)의 오프닝(341)을 정의하는 제2 절연층(340)의 측벽으로부터 이격될 수 있다. 이 경우, 도전성 라인 패턴(330)의 하부의 수평 폭은 제2 절연층(340)의 오프닝(341)의 수평 폭보다 작을 수 있다.
도전성 라인 패턴(330)의 구성 물질과 제조 방법은 도 1의 도전성 라인 패턴(130)의 구성 물질과 제조 방법 각각과 대략 유사할 수 있다.
제2 절연층(340)은 도전성 라인 패턴(330)의 상면, 도전성 라인 패턴(330)의 측벽을 덮을 수 있다. 예를 들어, 제2 절연층(340)은 제1 절연층(320)의 표면을 따라 연장될 수 있다. 제2 절연층(340)의 풋프린트는 반도체 패키지(30)의 풋프린트보다 작을 수 있다. 또한, 제2 절연층(340)의 평면적은 반도체 패키지(30)의 평면적보다 작을 수 있다. 즉, 제2 절연층(340)의 측벽은 반도체 칩(110)의 측벽(110SS)과 수직 방향으로 정렬되지 않을 수 있다. 또한, 제2 절연층(340)의 외측벽 각각은 반도체 패키지(30)의 측벽의 수평 방향(X 방향 및/또는 Y 방향)의 내부에 위치할 수 있다. 따라서, 반도체 칩(110)의 상면(110TS)에 제2 절연층(340)이 접하지 않을 수 있다. 또한, 제1 절연층(320)의 상면(320TS)과 제2 절연층(340)의 측벽이 이루는 각도()의 범위는 약 65도 내지 약 90도 일 수 있다.
제3 절연층(350)은 제1 절연층(320)의 상면(320TS)을 덮고, 나아가 도전성 라인 패턴(330)의 측벽 및 제2 절연층(340)의 측벽을 덮을 수 있다. 예를 들어, 제3 절연층(350)은 제1 절연층(320)의 상면(320TS) 및/또는 제2 절연층(340)의 표면을 따라 연장될 수 있다. 평면적 관점에서, 제3 절연층(350)은 제2 절연층(340)을 포위할 수 있다. 나아가, 제3 절연층(350)은 도전성 라인 패턴(330)의 측벽 및 제2 절연층(340)을 따라 연장될 수 있다. 예시적인 실시예들에서, 제3 절연층(350)의 풋 프린트는 반도체 패키지(30)의 풋 프린트와 실질적으로 동일 또는 유사할 수 있다. 즉, 제3 절연층(350)의 평면적은 반도체 패키지(30)의 평면적과 실질적으로 동일 또는 유사할 수 있다. 즉, 제3 절연층(350)의 측벽은 반도체 칩(110)의 측벽(110SS)과 동일 수직 평면으로 정렬될 수 있다. 즉, 반도체 칩(110)의 측벽(110SS), 제1 절연층(320)의 측벽 및 제3 절연층(350)의 측벽은 동일 수직 평면으로 정렬될 수 있다. 다른 말로, 반도체 칩(110)의 측벽(110SS), 제1 절연층(320)의 측벽 및 제3 절연층(350)의 측벽은 수직 방향으로 정렬될 수 있다. 예시적인 실시예들에서, 도전성 라인 패턴(330)의 최상면은 제3 절연층(350)의 상면(350TS)보다 낮은 수직 레벨에 위치할 수 있다.
제3 절연층(350)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예시적인 실시예들에서, 제3 절연층(350)은 에폭시 몰딩 컴파운드를 포함할 수 있다. 예를 들어, 제3 절연층(350)은 수지 및 수지에 함유된 필러(예를 들어, 실리카)와 같은 비감광성 물질을 포함할 수 있다. 제1 절연층(320)과 제3 절연층(350)은 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에서, 제3 절연층(350)의 상면(350TS)의 표면 거칠기는 제3 절연층(350)의 상면(350TS)을 제외한 제3 절연층(350)의 다른 표면의 표면 거칠기와 상이할 수 있다.
예시적인 실시예들에서, 제3 절연층(350)의 상면(350TS)의 표면 거칠기는 제2 절연층(140)의 측벽의 표면 거칠기보다 클 수 있다. 예시적인 실시예들에서, 제3 절연층(350)의 상면(350TS)의 표면 거칠기는 반도체 칩(110)의 상면(110TS)에 접촉하는 제3 절연층(350)의 표면의 표면 거칠기보다 클 수 있다. 제3 절연층(350)의 상면(350TS)이 비교적 큰 표면 거칠기를 가지므로, 제3 절연층(350)과 제3 절연층(350)의 상면(350TS)에 접촉된 외부 도전성 패드(160) 사이의 접착력이 강화될 수 있다.
본 발명의 일 실시예에 따르면, 제2 절연층(340)의 상면으로부터 제3 절연층(350)의 상면(350TS)까지의 두께(T4) 대비, 반도체 칩(110)의 상면(110TS)으로부터 제3 절연층(350)의 상면(350TS)까지의 두께(T5)의 비율의 범위는 약 100% 내지 약 500%일 수 있다. 즉, 제3 절연층(350)의 두께를 제2 절연층(340)의 두께보다 상대적으로 두껍게 형성할 수 있다.
예시적인 실시예들에서, 반도체 칩(110)의 상면(110TS)으로부터 제3 절연층(350)의 상면(350TS)까지의 두께(T5)는 약 10 마이크로미터 내지 약 70 마이크로미터 사이, 약 20 마이크로미터 내지 약 60 마이크로미터 사이, 또는 약 30 마이크로미터 내지 약 50 마이크로미터 사이일 수 있다. 즉, 제3 절연층(350)의 두께는 약 10 마이크로미터 내지 약 70 마이크로미터 사이, 약 20 마이크로미터 내지 약 60 마이크로미터 사이, 또는 약 30 마이크로미터 내지 약 50 마이크로미터 사이일 수 있다.
외부 도전성 패드(160)는 도전성 라인 패턴(330) 및 제3 절연층(350) 상에 제공되며, 도전성 라인 패턴(330)에 전기적으로 연결될 수 있다. 외부 도전성 패드(160)의 일부는 도전성 라인 패턴(330)의 상면을 따라 연장되고, 외부 도전성 패드(160)의 다른 일부는 도전성 라인 패턴(330)의 가장자리로부터 외측 방향으로 돌출되며 제3 절연층(350)의 상면(350TS)을 따라 연장될 수 있다. 예시적인 실시예들에서, 외부 도전성 패드(160)는 그 상면으로부터 수직 아래 방향으로 연장된 홀(362)을 가질 수 있다.
도 10a 내지 도 10k는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(30)의 제조 방법을 나타내는 단면도들이다.
도 10a를 참조하면, 집적 회로 영역들 및 상기 집적 회로 영역들을 분리하는 절단 영역(SL)을 포함하는 웨이퍼를 준비한다. 웨이퍼의 집적 회로 영역들 각각은 반도체 칩(110)을 구성할 수 있다.
도 10b를 참조하면, 웨이퍼 상의 칩 패드(111) 상에 제1 도전성 필라(315)를 형성한다. 제1 도전성 필라(315)를 형성하는 방법은, 도 6d의 도전성 필라(250)를 형성하는 방법과 대략 유사할 수 있다.
도 10c를 참조하면, 반도체 칩(110)과 제1 도전성 필라(315)를 덮는 제1 예비 절연층(320p)을 형성한다.
도 10d를 참조하면, 제1 예비 절연층(320p)의 일부를 제거하여, 제1 도전성 필라(315)를 노출시키는 제1 절연층(320)을 형성한다. 제1 예비 절연층(320p)의 일부가 제거됨에 따라, 제1 도전성 필라(315)의 상면이 노출될 수 있다. 예시적인 실시예들에서, 제1 예비 절연층(320p)의 일부를 제거하기 위하여, 에치백 공정 또는 화학적 기계적 연마, 그라인딩과 같은 연마 공정을 수행할 수 있다. 예시적인 실시예들에서, 연마 공정을 통해 노출된 제1 절연층(320)의 상면(320TS) 및 제1 도전성 필라(315)의 상면은 동일 평면 상에 있을 수 있다.
도 10e를 참조하면, 제1 절연층(320) 상에 제2 절연층(340)을 형성할 수 있다. 제2 절연층(340)을 형성하기 위해, 제1 절연층(320)을 덮는 절연막을 형성한 후에 상기 절연막의 일부를 제거하여, 제1 도전성 필라(315)의 상면의 적어도 일부를 노출시키는 오프닝(341)을 형성할 수 있다.
도 10f를 참조하면, 제2 절연층(340)을 형성한 후에, 제2 절연층(340) 및 제1 도전성 필라(315)상에 도전성 라인 패턴(330)을 형성한다. 도전성 라인 패턴(130)은 제2 절연층(340)의 상면 및 오프닝(341)을 정의하는 측벽을 따라 연장되고, 또한 제2 절연층(340)의 오프닝(341)을 통해 노출된 제1 도전성 필라(315)의 상면을 따라 연장될 수 있다.
도 10g를 참조하면, 제1 절연층(320), 도전성 라인 패턴(330) 및 제2 절연층(340)을 덮는 제3 예비 절연층(350p)을 형성한다.
도 10h를 참조하면, 제3 예비 절연층(350p)의 일부를 제거하여, 도전성 라인 패턴(330)의 일부를 노출시키는 제3 절연층(350)을 형성한다. 제3 예비 절연층(350p)의 일부가 제거됨에 따라, 도전성 라인 패턴(330)의 일부의 상면이 노출될 수 있다. 예시적인 실시예들에서, 제3 예비 절연층(350p)의 일부를 제거하기 위하여, 에치백 공정 또는 화학적 기계적 연마, 그라인딩과 같은 연마 공정을 수행할 수 있다.
도 10i를 참조하면, 외부 도전성 패드(160)를 제3 절연층(350)의 상면(350TS) 및 도전성 라인 패턴(330)의 상면 상에 형성한다. 외부 도전성 패드(160)는 제3 절연층(350)의 상면(350TS) 및 도전성 라인 패턴(330)의 상면 상에 씨드 금속층을 형성하는 단계 및 도금 공정을 통해 상기 씨드 금속층 상에 도금층을 형성하는 단계를 포함할 수 있다.
도 10j를 참조하면, 외부 연결 단자(170)를 외부 도전성 패드(160) 상에 형성한다. 예를 들어, 외부 연결 단자(170)는 솔더 볼을 이용한 리플로우 공정을 통해 형성될 수 있다.
도 10k를 참조하면, 도 10j의 결과물에 대한 절단 공정을 수행하여, 도 10j의 결과물을 반도체 패키지들(30)로 분리할 수 있다. 즉, 도 10j의 패널 형태의 구조물을 절단 라인(CLa)을 따라 절단하여, 패널 형태의 구조물을 반도체 패키지들(30)로 분리할 수 있다.
도 11은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(31)를 나타내는 단면도이다. 이하에서, 도 9를 참조하여 설명된 반도체 패키지(30)와의 차이점을 중심으로 도 11에 도시된 반도체 패키지(31)에 대해 설명한다.
도 11을 참조하면, 반도체 패키지(31)는 도전성 라인 패턴(330)과 외부 연결 단자(170)가 직접 접촉할 수 있다. 즉, 외부 연결 단자(170)는 도전성 라인 패턴(330) 및 제3 절연층(350) 상에 제공되며, 도전성 라인 패턴(330)에 전기적으로 연결될 수 있다. 외부 연결 단자(170)의 일부는 도전성 라인 패턴(330)의 상면을 따라 연장되고, 외부 연결 단자(170)의 다른 일부는 도전성 라인 패턴(330)의 가장자리로부터 외측 방향으로 돌출되며 제3 절연층(350)의 상면(350TS)을 따라 연장될 수 있다.
도 12는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(32)를 나타내는 단면도이다. 이하에서, 도 9을 참조하여 설명된 반도체 패키지(30)와의 차이점을 중심으로 도 9에 도시된 반도체 패키지(32)에 대해 설명한다.
도 12를 참조하면, 제3 절연층(350a)은 제2 절연층(340)의 상면 및 도전성 라인 패턴(330)을 덮을 수 있다. 예시적인 실시예들에서, 제1 절연층(320)의 풋프린트 및 제3 절연층(350a)의 풋프린트가 반도체 칩(110)의 풋프린트보다 작을 수 있다. 즉, 제1 절연층(320)의 평면적 및 제3 절연층(350a)의 평면적은 반도체 패키지(32)의 평면적보다 작을 수 있다. 즉, 제1 절연층(320)의 측벽 및 제3 절연층(350a)의 측벽은 반도체 칩(110)의 측벽(110SS)과 수직 방향으로 정렬되지 않을 수 있다. 또한, 제1 절연층(320)의 외측벽 및 제3 절연층(350a)의 외측벽은 각각은 반도체 패키지(32)의 측벽의 수평 방향(X 방향 및/또는 Y 방향)의 내부에 위치할 수 있다. 즉, 반도체 칩(110)의 상면(110TS)의 일부에는, 제1 절연층(320a), 제2 절연층(340) 및 제3 절연층(350a) 모두가 접하지 않을 수 있다.
도 13은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(40)를 나타내는 단면도이다. 이하에서, 도 13을 도 9와 함께 참조하여, 본 발명의 예시적인 실시예들에 따른 반도체 패키지(40)에 대해 설명한다.
도 13을 참조하면, 반도체 패키지(40)는 반도체 칩(110), 제1 도전성 필라(415), 제1 절연층(320), 도전성 라인 패턴(330), 제2 절연층(440), 제2 도전성 필라(445), 제3 절연층(450) 및 외부 도전성 패드(160a), 및 외부 연결 단자(170)를 포함할 수 있다. 예시적인 실시예들에서, 반도체 패키지(40)는 팬-인 구조의 반도체 패키지일 수 있다.
제2 도전성 필라(445)는 도전성 라인 패턴(330) 상에 배치될 수 있다. 제2 도전성 필라(445)는 제3 절연층(450)을 관통하여 연장된 기둥 형태를 가질 수 있다. 제2 도전성 필라(445)는 도전성 라인 패턴(330)과 외부 도전성 패드(160a) 사이를 전기적으로 연결할 수 있다. 제2 도전성 필라(445)의 하면은 도전성 라인 패턴(330)에 직접 접촉하고, 제2 도전성 필라(445)의 상면은 외부 도전성 패드(160a)에 직접 접촉할 수 있다. 제2 도전성 필라(445)의 측벽은 제3 절연층(450)에 포위될 수 있다.
제2 도전성 필라(445)의 구성 물질 및 제조 방법 각각은 도 5의 도전성 필라(250)의 구성 물질 및 제조 방법 각각과 대략 유사할 수 있다.
제3 절연층(450)은 도전성 라인 패턴(330)의 측벽 및 제2 도전성 필라(445)의 측벽을 덮을 수 있다. 예를 들어, 제3 절연층(450)은 제1 절연층(320)의 상면(320TS) 및/또는 제2 절연층(320)의 표면을 따라 연장될 수 있다. 평면적 관점에서, 제3 절연층(450)은 제1 절연층(120)을 포위할 수 있다. 나아가, 제3 절연층(450)은 도전성 라인 패턴(330)의 측벽 및 제2 도전성 필라(445)의 측벽을 따라 연장될 수 있다. 예시적인 실시예들에서, 제3 절연층(450)의 풋 프린트는 반도체 패키지(40)의 풋 프린트와 실질적으로 동일 또는 유사할 수 있다. 즉, 제3 절연층(450)의 평면적은 반도체 패키지(40)의 평면적과 실질적으로 동일 또는 유사할 수 있다. 즉, 제3 절연층(450)의 측벽은 반도체 칩(110)의 측벽과 동일 수직 평면으로 정렬될 수 있다.
예시적인 실시예들에서, 제2 도전성 필라(445)의 상면과 제3 절연층(450)의 상면(450TS)은 동일 평면 상에 있을 수 있다. 예를 들면, 제2 도전성 필라(445)의 상면과 제3 절연층(450)의 상면(450TS)은 화학적 기계적 연마 공정과 같은 평탄화 공정을 통해 함께 연마되어, 동일 평면 상에 있을 수 있다. 즉, 제2 도전성 필라(445)의 상면과 제3 절연층(450)의 상면(450TS)은 단차 없이 연속적으로 이어질 수 있다.
예시적인 실시예들에서, 제3 절연층(450)의 상면(450TS)의 표면 거칠기는 제3 절연층(450)의 상면(450TS)을 제외한 제3 절연층(450)의 다른 표면의 표면 거칠기와 상이할 수 있다.
예시적인 실시예들에서, 제3 절연층(450)의 상면(450TS)의 표면 거칠기는 제3 절연층(450)의 측벽의 표면 거칠기보다 클 수 있다. 예시적인 실시예들에서, 제3 절연층(450)의 상면(450TS)의 표면 거칠기는 제1 절연층(320)의 상면(320TS)에 접촉하는 제3 절연층(450)의 표면의 표면 거칠기보다 클 수 있다. 제3 절연층(450)의 상면(450TS)이 비교적 큰 표면 거칠기를 가지므로, 제3 절연층(450)과 제3 절연층(450)의 상면(450TS)에 접촉된 외부 도전성 패드(160) 사이의 접착력이 강화될 수 있다.
예시적인 실시예들에서, 제3 절연층(450)의 두께(즉, 제1 절연층(320)과 제3 절연층(450)의 상면(450TS) 사이의 수직 거리)는 약 10 마이크로미터 내지 약 70 마이크로미터 사이, 약 20 마이크로미터 내지 약 60 마이크로미터 사이, 또는 약 30 마이크로미터 내지 약 50 마이크로미터 사이일 수 있다.
제3 절연층(450)의 구성 물질 및 형성 방법은 도 9의 제3 절연층(450)에 대한 설명과 실질적으로 동일 또는 유사한 바, 상세한 설명은 생략한다.
외부 도전성 패드(160)는 제2 도전성 필라(445) 및 제3 절연층(450) 상에 제공되며, 제2 도전성 필라(445)에 전기적으로 연결될 수 있다. 외부 도전성 패드(160a)의 일부는 제2 도전성 필라(445)의 상면을 따라 연장되고, 외부 도전성 패드(160a)의 다른 일부는 제2 도전성 필라(445)의 가장자리로부터 외측 방향으로 돌출되며 제3 절연층(450)의 상면(450TS)을 따라 연장될 수 있다. 예시적인 실시예들에서, 외부 도전성 패드(160a)는 그 상면으로부터 수직 아래 방향으로 연장된 홀(162)을 가질 수 있다. 외부 연결 단자(170)는 외부 도전성 패드(160a)의 관통홀(162) 내에 채워질 수 있다. 예를 들어, 외부 도전성 패드(160a)는 언더 범프 메탈층(UBM)을 포함할 수 있다.
도 14a 내지 도 14l은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 14a 내지 도 14l를 참조하여, 도 13에 도시된 반도체 패키지(40)의 제조 방법을 설명한다. 이하에서, 앞서 설명된 것과 중복된 설명은 생략하거나 간단히 한다.
도 14a를 참조하면, 집적 회로 영역들 및 상기 집적 회로 영역들을 분리하는 절단 영역(SL)을 포함하는 웨이퍼를 준비한다. 웨이퍼의 집적 회로 영역들 각각은 반도체 칩(110)을 구성할 수 있다.
도 14b를 참조하면, 웨이퍼의 칩 패드(111) 상에 제1 도전성 필라(315)를 형성한다.
도 14c를 참조하면, 반도체 칩(110)과 제1 도전성 필라(315)를 덮는 제1 예비 절연층(320p)을 형성한다.
도 14d를 참조하면, 제1 예비 절연층(320p)의 일부를 제거하여, 제1 도전성 필라(315)를 노출시키는 제1 절연층(320)을 형성한다.
도 14e를 참조하면, 제1 절연층(320) 상에 제2 절연층(440)을 형성할 수 있다. 제2 절연층(440)을 형성하기 위해, 제1 절연층(320)을 덮는 절연막을 형성한 후에 상기 절연막의 일부를 제거하여, 제1 도전성 필라(315)의 상면의 적어도 일부를 노출시키는 오프닝(441)을 형성할 수 있다.
도 14f를 참조하면, 제2 절연층(440)을 형성한 후에, 제2 절연층(440) 및 제1 도전성 필라(315)상에 도전성 라인 패턴(330)을 형성한다. 도전성 라인 패턴(330)은 제2 절연층(440)의 상면 및 오프닝(441)을 정의하는 측벽을 따라 연장되고, 또한 제2 절연층(440)의 오프닝(441)을 통해 노출된 제1 도전성 필라(315)의 상면을 따라 연장될 수 있다.
도 14g를 참조하면, 도전성 라인 패턴(330)을 형성한 후에, 도전성 라인 패턴(330) 상에 제2 도전성 필라(445)를 형성한다. 제2 도전성 필라(445)의 형성 방법은 도 6d의 도전성 필라(250)를 형성하는 방법과 대략 유사할 수 있다.
도 14h를 참조하면, 제1 절연층(320), 도전성 라인 패턴(330), 제2 절연층(340) 및 제2 도전성 필라(445)를 덮는 제3 예비 절연층(450p)을 형성한다.
도 14i를 참조하면, 제3 예비 절연층(450p)의 일부를 제거하여 제3 절연층(450)을 형성할 수 있다. 제3 예비 절연층(450p)의 일부가 제거됨에 따라, 도전성 라인 패턴(330)의 상면이 노출될 수 있다.
도 14j를 참조하면, 외부 도전성 패드(160)를 제3 절연층(450)의 상면(450TS) 및 제2 도전성 필라(445)의 상면 상에 형성한다. 외부 도전성 패드(160a)는 제3 절연층(450)의 상면(450TS) 및 도전성 라인 패턴(330)의 상면 상에 씨드 금속층을 형성하는 단계 및 도금 공정을 통해 상기 씨드 금속층 상에 도금층을 형성하는 단계를 포함할 수 있다.
도 14k를 참조하면, 외부 도전성 패드(160a) 상에 외부 연결 단자(170)를 형성한다.
도 14l을 참조하면, 도 14k의 결과물에 대한 절단 공정을 수행하여, 도 14j의 결과물을 반도체 패키지들(40)로 분리할 수 있다. 즉, 도 14k의 패널 형태의 구조물을 절단 라인(CLa)을 따라 절단하여, 패널 형태의 구조물을 반도체 패키지들(40)로 분리할 수 있다.
도 15는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(41)를 나타내는 단면도이다. 이하에서, 도 13을 참조하여 설명된 반도체 패키지(40)와의 차이점을 중심으로 도 15에 도시된 반도체 패키지(41)에 대해 설명한다.
도 15를 참조하면, 반도체 패키지(41)는 도전성 라인 패턴(330)과 외부 연결 단자(170)가 직접 접촉할 수 있다. 즉, 외부 연결 단자(170)는 제3 절연층(450) 및 제2 도전성 필라(445)상에 제공되며, 제2 도전성 필라(445)에 전기적으로 연결될 수 있다. 외부 연결 단자(170)의 일부는 제2 도전성 필라(445)의 상면을 따라 연장되고, 외부 연결 단자(170)의 다른 일부는 제2 도전성 필라(445)의 가장자리로부터 외측 방향으로 돌출되며 제3 절연층(450)의 상면(450TS)을 따라 연장될 수 있다.
도 16은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(42)를 나타내는 단면도이다. 이하에서, 도 13을 참조하여 설명된 반도체 패키지(40)와의 차이점을 중심으로 도 16에 도시된 반도체 패키지(42)에 대해 설명한다.
도 16을 참조하면, 제3 절연층(450a)은 도전성 라인 패턴(330)의 측벽 및 제2 절연층(440)의 상면을 덮을 수 있다. 예시적인 실시예들에서, 제3 절연층(450a)의 풋프린트가 반도체 칩(110)의 풋프린트보다 작을 수 있다. 즉, 제3 절연층(450a)의 평면적은 반도체 패키지(42)의 평면적보다 작을 수 있다. 즉, 제3 절연층(450a)의 측벽은 반도체 칩(110)의 측벽(110SS)과 수직 방향으로 정렬되지 않을 수 있다. 또한, 제3 절연층(450a)의 외측벽 각각은 반도체 패키지(42)의 측벽의 수평 방향(X 방향 및/또는 Y 방향)의 내부에 위치할 수 있다. 제3 절연층(450a)은 예를 들어, 감광성 물질을 포함할 수 있다.
도 17은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(43)를 나타내는 단면도이다. 이하에서, 도 16을 참조하여 설명된 반도체 패키지(42)와의 차이점을 중심으로 도 17에 도시된 반도체 패키지(43)에 대해 설명한다.
도 17을 참조하면, 예시적인 실시예들에서, 제1 절연층(320a)의 풋프린트 가 반도체 칩(110)의 풋프린트보다 작을 수 있다. 즉, 제1 절연층(320a)의 평면적은 반도체 패키지(43)의 평면적보다 작을 수 있다. 즉, 제1 절연층(320a)의 측벽 및 제3 절연층(450b)의 측벽은 반도체 칩(110)의 측벽(110SS)과 수직 방향(Z 방향)으로 정렬되지 않을 수 있다. 또한, 제1 절연층(320a)의 외측벽 및 제3 절연층(450b)의 외측벽 각각은 반도체 패키지(43)의 측벽의 수평 방향(X 방향 및/또는 Y 방향)의 내부에 위치할 수 있다. 즉, 반도체 칩(110)의 상면(110TS)의 일부에는, 제1 절연층(320a), 제2 절연층(440) 및 제3 절연층(450b) 모두가 접하지 않을 수 있다.
10 ~ 12, 20~22, 30~32, 40~43: 반도체 패키지, 110: 반도체 칩, 120, 320, 320a: 제1 절연층, 140, 140a, 240, 240a, 340, 440: 제2 절연층, 130, 330: 도전성 라인 패턴, 160: 외부 도전성 패드, 170: 외부 연결 단자, 250: 도전성 필라, 315: 제1 도전성 필라, 445: 제2 도전성 필라

Claims (17)

  1. 상면, 바닥면, 및 측벽을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 반도체 칩;
    상기 반도체 칩의 상기 상면의 적어도 일부를 덮는 제1 절연층;
    상기 제1 절연층의 상면을 따라 연장되고, 상기 칩 패드에 전기적으로 연결된 도전성 라인 패턴;
    상기 반도체 칩의 상기 상면의 적어도 일부, 상기 제1 절연층의 상기 상면 및 상기 도전성 라인 패턴의 측벽을 덮는 제2 절연층; 및
    상기 제2 절연층 상에 제공되고, 상기 도전성 라인 패턴에 전기적으로 연결된 외부 연결 단자;를 포함하고,
    상기 반도체 칩의 상기 상면에 상기 제1 절연층 및 상기 제2 절연층이 직접적으로 접촉하는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 반도체 칩의 상면과 상기 제1 절연층의 측벽이 이루는 각도의 범위는 65도 내지 90도 인 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 반도체 칩의 상기 측벽은 상기 제2 절연층의 측벽과 수직 방향으로 정렬되고,
    상기 제1 절연층의 측벽은 상기 반도체 칩의 상기 측벽 및 상기 제2 절연층의 측벽 각각과 수직 방향으로 정렬되지 않으며,
    상기 제2 절연층의 측벽 및 상기 반도체 칩의 측벽은 수직 방향으로 정렬되는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 도전성 라인 패턴과 상기 외부 연결 단자 사이에 외부 연결 패드;를 더 포함하는 것을 특징으로 하는 반도체 패키지
  5. 제1 항에 있어서,
    상기 도전성 라인 패턴과 상기 외부 연결 단자 사이에 상기 제2 절연층에 의해 측벽이 덮인 도전성 필라;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 절연층은 감광성 물질을 포함하고,
    상기 제2 절연층은 비감광성 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 반도체 칩의 상면으로부터 상기 제1 절연층의 상면까지의 두께 대비,
    상기 제1 절연층의 상면으로부터 상기 제2 절연층의 상면까지의 두께의 비율은 100% 내지 500%인 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 절연층의 상면으로부터 상기 제2 절연층의 상면까지의 두께 대비,
    상기 반도체 칩의 상면으로부터 상기 제2 절연층의 상면까지의 두께의 비율은 100% 내지 500%인 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제1 절연층의 높이는 10 마이크로미터 내지 70 마이크로미터인 것을 특징으로 하는 반도체 패키지.
  10. 상면, 바닥면, 및 측벽을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 반도체 칩;
    상기 반도체 칩의 상기 칩 패드 상의 제1 도전성 필라;
    상기 반도체 칩의 상기 상면을 덮고, 상기 제1 도전성 필라의 측벽을 덮는 제1 절연층;
    상기 제1 절연층의 상면을 덮는 제2 절연층;
    상기 제2 절연층의 상면을 따라 연장되고, 상기 제1 도전성 필라에 전기적으로 연결된 도전성 라인 패턴;
    상기 제1 절연층의 상기 상면, 상기 제2 절연층의 상기 상면 및 상기 도전성 라인 패턴의 측벽을 덮는 제3 절연층;
    상기 제3 절연층 상에 제공되고, 상기 도전성 라인 패턴에 전기적으로 연결된 외부 도전성 패드; 및
    상기 외부 도전성 패드 상의 외부 연결 단자;를 포함하고,
    상기 반도체 칩의 상기 상면에 상기 제1 절연층 및 상기 제2 절연층이 직접적으로 접촉하며,
    상기 반도체 칩의 상기 측벽은 상기 제2 절연층의 측벽과 수직 방향으로 정렬되고,
    상기 제1 절연층의 측벽과 상기 제2 절연층의 측벽은 수직 방향으로 정렬되지 않는 것을 특징으로 하는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 도전성 라인 패턴과 상기 외부 연결 단자 사이에 배치되며, 상기 제3 절연층에 의해 측벽이 덮이는 제2 도전성 필라;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제10 항에 있어서,
    평면적 관점에서,
    상기 제2 절연층의 외측벽은 상기 반도체 칩의 상기 측벽으로부터 상기 반도체 칩의 중심을 향하는 방향으로 이격되는 것을 특징으로 하는 반도체 패키지.
  13. 제10 항에 있어서,
    상기 제1 절연층의 상면과 상기 제2 절연층의 외측벽이 이루는 각도의 범위는 65도 내지 90도 인 것을 특징으로 하는 반도체 패키지.
  14. 제10 항에 있어서,
    상기 제1 절연층 및 상기 제3 절연층 중 적어도 하나는 비감광성 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제10 항에 있어서,
    상기 반도체 칩의 측벽, 상기 제1 절연층의 측벽 및 상기 제2 절연층의 측벽은 수직 방향으로 정렬되는 것을 특징으로 하는 반도체 패키지.
  16. 제10 항에 있어서,
    상기 제2 절연층의 상면으로부터 상기 제3 절연층의 상면까지의 두께 대비,
    상기 반도체 칩의 상면으로부터 상기 제3 절연층의 두께의 비율은 100% 내지 500%인 것을 특징으로 하는 반도체 패키지.
  17. 상면, 바닥면, 및 측벽을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 반도체 칩;
    상기 반도체 칩의 상기 상면의 적어도 일부를 덮는 제1 절연층;
    상기 제1 절연층의 상면을 따라 연장되고, 상기 칩 패드에 전기적으로 연결된 도전성 라인 패턴;
    상기 제1 절연층의 상기 상면 및 상기 도전성 라인 패턴의 측벽을 덮는 제2 절연층; 및
    상기 제2 절연층 상에 제공되고, 상기 도전성 라인 패턴에 전기적으로 연결된 외부 도전성 패드; 및
    상기 외부 도전성 패드 상의 외부 연결 단자;를 포함하고,
    상기 제1 절연층의 측벽 및 상기 제2 절연층의 측벽 각각은 상기 반도체 칩의 측벽과 수직 방향으로 정렬되지 않고,
    평면적 관점에서,
    상기 제1 절연층의 측벽 및 상기 제2 절연층의 측벽 각각은 상기 반도체 칩의 상기 측벽으로부터 상기 반도체 칩의 중심을 방향으로 이격되는 것을 특징으로 하는 반도체 패키지.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006222103A (ja) * 2005-02-08 2006-08-24 Matsushita Electric Ind Co Ltd 半導体ウェハおよびその製造方法ならびに半導体ウェハの検査方法
JP2008047732A (ja) * 2006-08-17 2008-02-28 Sony Corp 半導体装置及びその製造方法
KR20200080042A (ko) * 2018-12-26 2020-07-06 주식회사 네패스 반도체 패키지
KR20210113098A (ko) * 2020-03-06 2021-09-15 주식회사 네패스 반도체 패키지 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006222103A (ja) * 2005-02-08 2006-08-24 Matsushita Electric Ind Co Ltd 半導体ウェハおよびその製造方法ならびに半導体ウェハの検査方法
JP2008047732A (ja) * 2006-08-17 2008-02-28 Sony Corp 半導体装置及びその製造方法
KR20200080042A (ko) * 2018-12-26 2020-07-06 주식회사 네패스 반도체 패키지
KR20210113098A (ko) * 2020-03-06 2021-09-15 주식회사 네패스 반도체 패키지 및 그 제조방법

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