KR102578885B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명의 기술적 사상은 상면, 바닥면, 및 측면을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 상면 및 상기 측면을 덮는 제1 커버 절연층; 상기 제1 커버 절연층의 상면을 따라 연장되고, 상기 제1 반도체 칩의 상기 칩 패드에 연결된 제1 상부 도전층; 상기 제1 커버 절연층의 측면을 따라 연장되고, 상기 제1 상부 도전층에 연결된 제1 사이드 도전층; 상기 제1 상부 도전층, 상기 제1 사이드 도전층, 및 상기 제1 커버 절연층을 덮는 제2 커버 절연층; 및 상기 제1 반도체 칩의 상기 바닥면을 따라 연장되고, 상기 제1 사이드 도전층에 연결된 제1 하부 도전층;을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 웨이퍼 레벨 패키지(wafer level package)에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 제조된 반도체 칩들에 대하여, 반도체 패키지 공정을 수행하여 반도체 패키지를 제조한다. 최근에는 반도체 패키지의 생산 비용을 절감하기 위하여, 웨이퍼 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 개별 단위로 개별화하는 웨이퍼 레벨 패키지 기술이 제안되었다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 상면, 바닥면, 및 측면을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 상면 및 상기 측면을 덮는 제1 커버 절연층; 상기 제1 커버 절연층의 상면을 따라 연장되고, 상기 제1 반도체 칩의 상기 칩 패드에 전기적으로 연결된 제1 상부 도전층; 상기 제1 커버 절연층의 측면을 따라 연장되고, 상기 제1 상부 도전층에 연결된 제1 사이드 도전층; 상기 제1 상부 도전층, 상기 제1 사이드 도전층, 및 상기 제1 커버 절연층을 덮는 제2 커버 절연층; 및 상기 제1 반도체 칩의 상기 바닥면을 따라 연장되고, 상기 제1 사이드 도전층에 연결된 제1 하부 도전층;을 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 제1 사이드 도전층의 수직 높이는 상기 제1 반도체 칩의 수직 높이보다 크고, 상기 제1 사이드 도전층의 수평 폭은 상기 제1 상부 도전층의 수평 폭 및 상기 제1 하부 도전층의 수평 폭보다 크고, 상기 제1 하부 도전층은 상기 반도체 칩의 상기 바닥면에 접촉된다.
예시적인 실시예들에서, 상기 제1 사이드 도전층은 상기 제1 반도체 칩의 상기 측면과 마주하는 제1 측면과, 상기 제1 측면에 반대된 제2 측면과, 서로 반대된 상면 및 바닥면을 포함하고, 상기 제1 상부 도전층은 상기 제1 사이드 도전층의 상기 제1 측면에 접촉되고, 상기 제1 하부 도전층은 상기 제1 사이드 도전층의 상기 바닥면에 접촉된다.
예시적인 실시예들에서, 상기 제1 하부 도전층 및 상기 제1 반도체 칩의 상기 바닥면을 덮는 제1 하부 절연층; 상기 제1 하부 절연층의 오프닝을 통해 상기 제1 하부 도전층에 연결된 제1 하부 범프 패드; 및 상기 제1 하부 범프 패드 상의 하부 연결 범프; 상기 제2 커버 절연층의 오프닝을 통해 상기 제1 상부 도전층에 연결된 상부 범프 패드; 및 상기 상부 범프 패드 상의 상부 연결 범프;를 더 포함한다.
예시적인 실시예들에서, 상기 반도체 칩의 상기 상면 상에 제공되고, 단층 또는 상기 반도체 칩의 상기 상면에 수직한 방향으로 서로 이격된 복층 구조를 가지는 상부 도전 구조물; 상기 반도체 칩의 상기 측면 상에 제공되고, 단층 또는 상기 반도체 칩의 상기 측면에 수직한 방향으로 서로 이격된 복층 구조를 가지고, 상기 상부 도전 구조물에 전기적으로 연결된 사이드 도전 구조물; 상기 반도체 칩의 상기 바닥면 상에 제공되고, 단층 또는 상기 반도체 칩의 상기 바닥면에 수직한 방향으로 서로 이격된 복층 구조를 가지고, 상기 사이드 도전 구조물에 전기적으로 연결된 하부 도전 구조물; 상기 상부 도전 구조물 및 상기 사이드 도전 구조물을 덮는 커버 절연 구조물; 및 상기 하부 도전 구조물을 덮는 하부 절연 구조물;을 더 포함한다.
예시적인 실시예들에서, 상기 제1 상부 도전층 상의 상부 범프 패드; 상기 상부 범프 패드 상의 패키지간 연결 단자; 및 상기 패키지간 연결 단자 상의 패키지 구조물;을 더 포함하고, 상기 패키지 구조물은, 제2 반도체 칩; 상기 제2 반도체 칩의 상면 및 측면을 덮는 제3 커버 절연층; 상기 제3 커버 절연층의 상면을 따라 연장되고, 상기 제2 반도체 칩의 칩 패드에 연결된 제2 상부 도전층; 상기 제3 커버 절연층의 측면을 따라 연장되고, 상기 제2 상부 도전층에 연결된 제2 사이드 도전층; 상기 제2 상부 도전층, 상기 제2 사이드 도전층, 및 상기 제3 커버 절연층을 덮는 제4 커버 절연층; 상기 제2 반도체 칩의 상기 바닥면을 따라 연장되고, 상기 제2 사이드 도전층에 연결된 제2 하부 도전층; 및 상기 제2 하부 도전층 및 상기 패키지간 연결 단자에 연결된 제2 하부 범프 패드;를 포함한다.
본 발명의 예시적인 실시예들에 의하면, 제1 상부 도전층과 제1 하부 도전층 사이의 전기적 연결 구조인 제1 사이드 도전층은 제1 상부 도전층과 동일한 재배선 공정을 통해 함께 형성될 수 있다. 이에 따라, 반도체 패키지의 제조 공정이 간소화되며, 제조 비용을 절감할 수 있다.
본 발명의 예시적인 실시예들에 의하면, 제1 상부 도전층과 제1 하부 도전층의 전기적 연결을 위한 제1 사이드 도전층은 수 마이크로미터 수준의 얇은 두께로 형성되며, 제1 사이드 도전층을 덮는 제1 커버 절연층의 두께 및 제2 커버 절연층도 수 마이크로미터 수준의 얇은 두께로 형성되므로, 반도체 패키지의 풋 프린트를 줄일 수 있고, 스몰 폼 팩터를 가지는 반도체 패키지를 구현할 수 있다.
도 1a는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 1b는 도 1a에 도시된 반도체 패키지의 일부 구성을 나타내는 레이아웃도이다.
도 1c는 도 1a에 도시된 반도체 패키지의 제1 상부 도전층, 제1 사이드 도전층, 제1 하부 도전층, 및 제1 하부 범프 패드를 나타내는 사시도이다.
도 2a 내지 도 2l은 도 1a 내지 도 1c에 도시된 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3a는 도 2d에 도시된 구조물의 일부를 나타내는 평면도이다.
도 3b는 도 2e에 도시된 구조물의 일부를 나타내는 평면도이다.
도 3c는 도 2f에 도시된 구조물의 일부를 나타내는 평면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 11은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부도면을 참조하여 본 개시의 예시적인 실시예들을 상세히 설명하기로 한다. 그러나, 본 개시의 예시적인 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 개시의 예시적인 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 개시의 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 개시에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 개시의 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 개시의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1a는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다. 도 1b는 도 1a에 도시된 반도체 패키지(10)의 일부 구성을 나타내는 레이아웃도이다. 도 1c는 도 1a에 도시된 반도체 패키지(10)의 제1 상부 도전층(141), 제1 사이드 도전층(143), 제1 하부 도전층(145), 및 제1 하부 범프 패드(151)를 나타내는 사시도이다.
도 1a 내지 도 1c를 참조하면, 반도체 패키지(10)는 제1 반도체 칩(110), 제1 커버 절연층(121), 제1 상부 도전층(141), 제1 사이드 도전층(143), 제2 커버 절연층(123), 제1 하부 도전층(145), 제1 하부 절연층(125), 제1 하부 범프 패드(151), 및 하부 연결 범프(161)를 포함할 수 있다.
제1 반도체 칩(110)은 서로 반대된 상면(113)과 바닥면(115), 그리고 상면(113)과 바닥면(115) 사이에서 연장된 측면(114)을 포함할 수 있다. 제1 반도체 칩(110)의 상면(113)은 칩 패드(111)가 마련된 패드면일 수 있다. 이하에서, 수평 방향은 제1 반도체 칩(110)의 상면(113)에 평행한 방향(예를 들어, X방향 및/또는 Y방향)으로 정의하고, 수직 방향은 제1 반도체 칩(110)의 상면(113)에 수직한 방향(예를 들어, Z방향)으로 정의한다. 또한, 임의의 부재의 수평 폭은 상기 수평 방향(예를 들어, X방향 및/또는 Y방향)에 따른 길이로 정의하고, 임의의 부재의 수직 높이는 상기 수직 방향(예를 들어, Z방향)에 따른 길이로 정의한다.
제1 반도체 칩(110)은 실리콘(Si)과 같은 반도체 물질을 포함하는 반도체 기판과, 반도체 기판의 활성면 상에 형성된 소자층을 포함할 수 있다. 제1 반도체 칩(110)의 상기 소자층에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 제1 반도체 칩(110)의 칩 패드(111)는 제1 반도체 칩(110)의 소자층에 형성된 개별 소자에 전기적으로 연결될 수 있다. 예컨대, 상기 복수의 개별 소자는 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-oxide-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(110)은 메모리 칩일 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(110)은 로직 칩일 수 있다.
제1 커버 절연층(121)은 제1 반도체 칩(110)의 상면(113) 및 측면(114)을 덮을 수 있다. 제1 커버 절연층(121)의 일부는 제1 반도체 칩(110)의 상면(113)을 따라 연장될 수 있다. 또한, 제1 커버 절연층(121)의 다른 일부는 제1 반도체 칩(110)의 측면(114)을 따라 연장되어 제1 반도체 칩(110)의 측면(114)을 전체적으로 덮을 수 있다. 평면적 관점에서, 제1 커버 절연층(121)은 제1 반도체 칩(110)의 측면(114)을 전체적으로 둘러쌀 수 있다. 예를 들어, 제1 반도체 칩(110)이 사각형의 평면 형태를 가질 때, 제1 커버 절연층(121)은 제1 반도체 칩(110)의 4개의 측면들을 둘러싸는 사각 링 형태를 가질 수 있다. 예시적인 실시예들에서, 제1 커버 절연층(121)의 풋 프린트는 제1 반도체 칩(110)의 풋 프린트와 동일 또는 유사할 수 있다. 즉, 제1 커버 절연층(121)의 평면적은 제1 반도체 칩(110)의 평면적과 동일 또는 유사할 수 있다.
예를 들어, 제1 커버 절연층(121)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예시적인 실시예들에서, 제1 커버 절연층(121)은 PID(photo imageable dielectric), 또는 폴리이미드(polyimide)로부터 형성될 수 있다.
제1 상부 도전층(141)은 제1 커버 절연층(121)의 상면 상에 제공될 수 있다. 제1 상부 도전층(141)은 제1 커버 절연층(121)의 상면에 접촉하며, 제1 커버 절연층(121)의 상면을 따라 연장될 수 있다. 제1 상부 도전층(141)은 반도체 칩(110)의 상면(113)에 평행하게 연장될 수 있다. 제1 상부 도전층(141)은 제1 커버 절연층(121)의 오프닝(121O)을 통해 제1 반도체 칩(110)의 칩 패드(111)에 연결될 수 있다. 예시적인 실시예들에서, 제1 상부 도전층(141)은 제1 커버 절연층(121)의 상면 상에서 라인 형태로 연장된 라인 패턴을 포함할 수 있다.
예시적인 실시예들에서, 제1 상부 도전층(141)은 텅스텐(W), 구리(Cu), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합으로 이루어질 수 있다. 후술하는 제1 사이드 도전층(143), 제1 하부 도전층(145), 및 제1 하부 범프 패드(151) 각각의 물질도 제1 상부 도전층(141)의 물질과 실질적으로 동일 또는 유사할 수 있다.
예시적인 실시예들에서, 제1 상부 도전층(141)은 씨드 금속층과, 씨드 금속층 상에 적층된 도금층을 포함할 수 있다. 즉, 상기 씨드 금속층은 제1 커버 절연층(121)의 표면 상에 형성되며, 상기 도금층은 씨드 금속층 상에 형성될 수 있다. 상기 도금층은 씨드 금속층을 씨드로 이용한 전기 도금 공정을 통해 형성될 수 있다. 예를 들어, 상기 씨드 금속층은 티타늄(Ti), 구리(Cu), 크롬(Cr), 텅스텐(W), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 금(Au) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 상기 도금층은 구리(Cu) 또는 구리의 합금을 포함할 수 있다. 후술하는 제1 사이드 도전층(143), 제1 하부 도전층(145), 및 제1 하부 범프 패드(151)도 제1 상부 도전층(141)의 형성 방법과 유사하게 전기 도금 공정을 통해 형성될 수 있으며, 씨드 금속층 상에 도금층이 적층된 적층 구조를 가질 수 있다.
제1 사이드 도전층(143)은 제1 커버 절연층(121)의 측면 상에 제공될 수 있다. 제1 사이드 도전층(143)은 제1 상부 도전층(141)에 연결되며, 제1 커버 절연층(121)의 측면을 따라 연장될 수 있다. 제1 사이드 도전층(143)은 반도체 칩(110)의 측면(114)에 평행하게 연장될 수 있다. 제1 사이드 도전층(143)은 제1 상부 도전층(141)에 연결된 상단으로부터 하방으로 연장될 수 있다. 제1 사이드 도전층(143)은 제1 커버 절연층(121)의 측면의 상단으로부터 하단까지 연장될 수 있다. 예시적인 실시예들에서, 제1 사이드 도전층(143)의 하단 및 제1 커버 절연층(121)의 하단은 제1 반도체 칩(110)의 바닥면(115)과 동일 평면 상에 있을 수 있다. 예시적인 실시예들에서, 제1 사이드 도전층(143)의 수직 높이(143H)는 제1 반도체 칩(110)의 수직 높이(110H)보다 클 수 있다.
제2 커버 절연층(123)은 제1 상부 도전층(141), 제1 사이드 도전층(143), 및 제1 커버 절연층(121)을 덮을 수 있다. 제2 커버 절연층(123)의 일부는 제1 커버 절연층(121)의 상면을 따라 연장되며, 제1 상부 도전층(141)을 덮을 수 있다. 제2 커버 절연층(123)의 다른 일부는 제1 커버 절연층(121)의 측면을 따라 연장되며, 제1 사이드 도전층(143)을 덮을 수 있다. 제2 커버 절연층(123)은 제1 반도체 칩(110)의 상면(113)과 대체로 평행하게 연장된 상면과, 제1 반도체 칩(110)의 측면(114)과 대체로 평행하게 연장된 측면을 포함할 수 있다. 예시적인 실시예들에서, 제2 커버 절연층(123)의 상면 및 측면은 외부에 노출될 수 있다.
예시적인 실시예들에서, 제2 커버 절연층(123)의 하단은 제1 사이드 도전층(143)의 하단, 제1 커버 절연층(121)의 하단, 및 제1 반도체 칩(110)의 바닥면(115)과 동일 평면 상에 있을 수 있다.
예를 들어, 제2 커버 절연층(123)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예시적인 실시예들에서, 제2 커버 절연층(123)은 PID, 또는 폴리이미드로부터 형성될 수 있다. 예시적인 실시예들에서, 제2 커버 절연층(123)은 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)와 같은 몰딩 물질로부터 형성될 수 있다.
예시적인 실시예들에서, 제2 커버 절연층(123)의 물질 및/또는 물질 조성은 제1 커버 절연층(121)의 물질 및/또는 물질 조성과 동일할 수 있다. 예를 들어, 제1 커버 절연층(121) 및 제2 커버 절연층(123)은 각각, 폴리이미드를 포함할 수 있다.
다른 예시적인 실시예들에서, 제2 커버 절연층(123)의 물질 및/또는 물질 조성은 제1 커버 절연층(121)의 물질 및/또는 물질 조성과 상이할 수 있다. 예를 들어, 제1 커버 절연층(121)이 폴리이미드를 포함할 때, 제2 커버 절연층(123)은 EMC를 포함할 수 있다.
제1 하부 도전층(145)은 제1 반도체 칩(110)의 바닥면(115) 상에 제공될 수 있다. 제1 하부 도전층(145)은 제1 반도체 칩(110)의 바닥면(115)에 접촉하며, 제1 반도체 칩(110)의 바닥면(115)을 따라 연장될 수 있다. 제1 하부 도전층(145)은 반도체 칩(110)의 바닥면(115)에 평행하게 연장될 수 있다. 제1 하부 도전층(145)은 제1 반도체 칩(110)의 바닥면(115)의 가장자리로부터 외측으로 더 연장되어, 제1 사이드 도전층(143)의 하단에 연결될 수 있다. 예시적인 실시예들에서, 제1 하부 도전층(145)은 제1 반도체 칩(110)의 바닥면(115) 상에서 라인 형태로 연장된 라인 패턴을 포함할 수 있다.
제1 하부 절연층(125)은 제1 반도체 칩(110)의 바닥면(115) 및 제1 하부 도전층(145)을 덮을 수 있다. 제1 하부 절연층(125)은 제1 반도체 칩(110)의 바닥면(115)을 덮고, 제1 반도체 칩(110)의 바닥면(115)과 동일 평면 상에 있는 제1 커버 절연층(121)의 하단 및 제2 커버 절연층(123)의 하단을 덮을 수 있다. 예시적인 실시예들에서, 제1 하부 절연층(125)의 풋 프린트는 제2 커버 절연층(123)의 풋 프린트와 동일할 수 있다. 즉, 제1 하부 절연층(125)의 평면적은 제2 커버 절연층(123)의 평면적과 동일할 수 있다.
제1 하부 범프 패드(151)는 제1 하부 절연층(125)의 오프닝(125O)을 통해 제1 하부 도전층(145)에 연결될 수 있다. 제1 하부 범프 패드(151)의 일부는 제1 하부 절연층(125)으로부터 돌출될 수 있다. 예를 들어, 제1 하부 범프 패드(151)는 언더 범프 메탈층(under bump metal layer, UBM)일 수 있다.
하부 연결 범프(161)는 제1 하부 범프 패드(151) 상에 제공될 수 있다. 하부 연결 범프(161)는 예를 들어, 솔더, 주석(Sn), 은(Ag), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예시적인 실시예들에서, 하부 연결 범프(161)는 대체로 제1 하부 범프 패드(151) 상에 부착된 볼 형태를 가질 수 있다. 예를 들어, 하부 연결 범프(161)는 제1 하부 범프 패드(151) 상에 솔더 볼을 위치시킨 후, 상기 솔더 볼에 대한 리플로우 공정을 수행하여 형성할 수 있다. 다른 예시적인 실시예들에서, 하부 연결 범프(161)는 플레이트 형태로서, 제1 하부 범프 패드(151)의 표면 상에 대체로 균일한 두께를 가지도록 형성될 수도 있다.
예시적인 실시예들에서, 제1 사이드 도전층(143)은 제1 반도체 칩(110)의 측면(114)과 대체로 평행하게 연장된 플레이트 형태를 가질 수 있다. 예를 들어, 제1 사이드 도전층(143)은 제1 반도체 칩(110)의 측면(114)과 마주하는 제1 측면(1431), 상기 제1 측면(1431)에 반대된 제2 측면(1432), 서로 반대된 상면(1433) 및 바닥면(1434)을 포함할 수 있다. 제1 사이드 도전층(143)의 제1 측면(1431) 및 제2 측면(1432)은 각각, 제1 사이드 도전층(143)과 마주하는 제1 반도체 칩(110)의 측면(114)과 평행하게 연장될 수 있다.
제1 사이드 도전층(143)에 마주하는 제1 반도체 칩(110)의 측면(114)에 평행한 제2 수평 방향(예를 들어, Y방향)으로 제1 수평 폭(143W)을 가질 수 있다. 예시적인 실시예들에서, 제1 사이드 도전층(143)은 대체로 균일한 제1 수평 폭(143W)으로 수직 방향(예를 들어, Z방향)으로 연장될 수 있다. 즉, 제1 사이드 도전층(143)의 하부에서의 수평 폭과 제1 사이드 도전층(143)의 상부에서의 수평 폭은 동일할 수 있다.
예시적인 실시예들에서, 제1 상부 도전층(141)은 제1 사이드 도전층(143)의 제1 측면(1431)에 연결될 수 있고, 제1 사이드 도전층(143)의 제1 측면(1431)으로부터 연장된 라인 형태를 가질 수 있다. 제1 상부 도전층(141)은 제1 사이드 도전층(143)의 제1 측면(1431)으로부터 제2 수평 폭(141W)으로 연장된 라인 형태의 패턴일 수 있다. 이 때, 제1 사이드 도전층(143)의 제1 수평 폭(143W)은 제1 상부 도전층(141)의 제2 수평 폭(141W)보다 클 수 있다. 예시적인 실시예들에서, 제1 상부 도전층(141)과 제1 사이드 도전층(143) 사이의 접촉 영역을 제1 접촉 영역으로 정의할 때, 제1 접촉 영역의 제2 수평 방향(예를 들어, Y방향)에 따른 수평 폭은 제1 사이드 도전층(143)의 제1 수평 폭(143W)보다 작을 수 있다. 예시적인 실시예들에서, 제1 사이드 도전층(143)의 제1 수평 폭(143W)은 제1 상부 도전층(141)과 제1 사이드 도전층(143) 사이의 제1 접촉 영역의 수평 폭의 150% 내지 500% 사이, 200% 내지 400% 사이, 또는 250% 내지 300% 사이일 수 있다.
예시적인 실시예들에서, 제1 하부 도전층(145)은 제1 사이드 도전층(143)의 바닥면(1434)에 연결될 수 있고, 제1 사이드 도전층(143)의 바닥면(1434)에 연결된 부분으로부터 연장된 라인 형태를 가질 수 있다. 제1 하부 도전층(145)은 제1 사이드 도전층(143)의 바닥면(1434)으로부터 제3 수평 폭(145W)으로 연장된 라인 형태의 패턴일 수 있다. 이 때, 제1 사이드 도전층(143)의 제1 수평 폭(143W)은 제1 하부 도전층(145)의 제3 수평 폭(145W)보다 클 수 있다. 예시적인 실시예들에서, 제1 하부 도전층(145)과 제1 사이드 도전층(143) 사이의 접촉 영역을 제2 접촉 영역으로 정의할 때, 제2 접촉 영역의 제2 수평 방향(예를 들어, Y방향)에 따른 수평 폭은 제1 사이드 도전층(143)의 제1 수평 폭(143W)보다 작을 수 있다. 예시적인 실시예들에서, 제1 사이드 도전층(143)의 제1 수평 폭(143W)은 제1 하부 도전층(145)과 제1 사이드 도전층(143) 사이의 제2 접촉 영역의 수평 폭의 150% 내지 500% 사이, 200% 내지 400% 사이, 또는 250% 내지 300% 사이일 수 있다.
반도체 패키지(10)의 풋 프린트(또는 평면적)은 제1 반도체 칩(110)의 측면(114)과 반도체 패키지(10)의 측면 사이의 거리(501)에 의해 결정될 수 있다. 제1 반도체 칩(110)의 측면(114)과 반도체 패키지(10)의 측면 사이의 거리(501)는, 제1 반도체 칩(110)의 측면(114)과 반도체 패키지(10)의 측면을 구성하는 제2 커버 절연층(123)의 외측면(1231) 사이의 제1 반도체 칩(110)의 측면(114)에 수직된 방향에 따른 거리를 의미할 수 있다. 일부 예시적인 실시예들에서, 제1 반도체 칩(110)의 측면(114)과 반도체 패키지(10)의 측면 사이의 거리(501)는 10㎛ 내지 80㎛ 사이일 수 있다.
일반적으로, 반도체 칩의 상측의 상부 배선과 하측의 하부 배선 간의 연결은 수직 방향으로 연장되는 도전성 포스트에 의해 구현된다. 이러한 도전성 포스트는 상부 배선의 형성 공정 및 하부 배선의 형성 공정과 별개의 공정을 통해 형성된다. 또한, 이러한 도전성 포스트의 형성 공정은 일반적으로 절연성 물질층에 비아 홀을 형성하는 공정 및 상기 비아 홀에 도전성 물질을 채우는 도금 공정을 포함한다. 이러한 도전성 포스트의 경우, 상기 도금 공정에서 상기 비아 홀에 도전성 물질이 불완전 충전되는 문제를 방지하기 위해, 일반적으로 비아 홀 및 도전성 포스트는 수십 내지 수백 마이크로미터 정도의 넓은 폭으로 형성되며, 도전성 포스트의 배치 공간만큼 반도체 패키지의 사이즈도 커지게 된다.
본 발명의 예시적인 실시예들에 의하면, 제1 상부 도전층(141)과 제1 하부 도전층(145) 사이의 전기적 연결 구조인 제1 사이드 도전층(143)은 제1 상부 도전층(141)과 동일한 재배선 공정을 통해 함께 형성될 수 있다. 이에 따라, 반도체 패키지(10)의 제조 공정이 간소화되며, 제조 비용을 절감할 수 있다. 나아가, 제1 상부 도전층(141)과 제1 하부 도전층(145)의 전기적 연결을 위한 제1 사이드 도전층(143)은 수 마이크로미터 수준의 얇은 두께로 형성되며, 제1 사이드 도전층(143)을 덮는 제1 커버 절연층(121)의 두께 및 제2 커버 절연층(123)도 수 마이크로미터 수준의 얇은 두께로 형성되므로, 반도체 패키지(10)의 풋 프린트를 줄일 수 있고, 스몰 폼 팩터를 가지는 반도체 패키지(10)를 구현할 수 있다.
도 2a 내지 도 2l은 도 1a 내지 도 1c에 도시된 반도체 패키지(10)의 제조 방법을 나타내는 단면도들이다. 도 3a는 도 2d에 도시된 구조물의 일부를 나타내는 평면도이고, 도 3b는 도 2e에 도시된 구조물의 일부를 나타내는 평면도이고, 도 3c는 도 2f에 도시된 구조물의 일부를 나타내는 평면도이다. 이하에서, 도 2a 내지 도 2l, 및 도 3a 내지 도 3c를 참조하여, 도 1a 내지 도 1c에 도시된 반도체 패키지(10)의 제조 방법을 설명한다.
도 2a를 참조하면, 복수의 제1 반도체 칩(110)을 구성하는 복수의 집적 회로가 형성된 웨이퍼(W)를 준비한다.
도 2b를 참조하면, 웨이퍼(W)의 일부를 제거하여, 복수의 제1 반도체 칩(110) 사이에 트렌치(TR)를 형성한다. 트렌치(TR)는 웨이퍼(W)의 상측으로부터 리세스된 공간으로서, 웨이퍼(W)의 일부를 제거하여 형성될 수 있다. 복수의 제1 반도체 칩(110) 사이의 트렌치(TR)가 형성됨에 따라, 복수의 제1 반도체 칩(110) 각각의 측면이 노출될 수 있다. 평면적 관점에서, 복수의 제1 반도체 칩(110)은 트렌치(TR)에 의해 상호 분리될 수 있다.
도 2c를 도 2b와 함께 참조하면, 웨이퍼(W)를 덮는 제1 절연성 물질층(121m)을 형성한다. 제1 절연성 물질층(121m)은 반도체 칩들(110)의 상면들을 덮고, 반도체 칩들(110) 사이에 형성된 트렌치(TR)를 채울 수 있다.
도 2d를 도 3a와 함께 참조하면, 트렌치(TR)에 채워진 제1 절연성 물질층(121m)의 일부를 제거하여, 제1 절연성 물질층(121m) 내에 제1 홀(121V)을 형성할 수 있다. 제1 홀(121V)은 트렌치(TR)에 채워진 제1 절연성 물질층(121m)을 관통하며, 웨이퍼(W)의 일부가 제1 홀(121V)을 통해 노출될 수 있다. 또한, 제1 절연성 물질층(121m) 내에 제1 홀(121V)을 형성하는 것과 함께, 제1 절연성 물질층(121m)의 일부를 제거하여 제1 반도체 칩(110)의 칩 패드(111)를 노출시키는 오프닝(121O)을 형성한다. 상기 제1 홀(121V) 및 오프닝(121O)은 제1 절연성 물질층(121m)에 대한 식각 공정 또는 레이저 드릴링 공정을 통해 형성될 수 있다.
도 2e를 도 3b와 함께 참조하면, 제1 상부 도전층(141), 제1 사이드 도전층(143), 및 제1 홀(121V)을 통해 노출된 웨이퍼(W)의 표면을 덮는 도전층(503)을 형성할 수 있다. 제1 상부 도전층(141), 제1 사이드 도전층(143), 및 도전층(503)은 동일한 금속 배선 공정을 통해 함께 형성될 수 있다.
도 2f를 도 2e 및 도 3c와 함께 참조하면, 복수의 제1 반도체 칩(110) 사이에 컷팅 영역(CR)을 형성하기 위한 컷팅 공정을 수행한다. 컷팅 영역(CR)은 웨이퍼(W)의 트렌치(도 2b의 TR)에 채워진 물질막들 각각의 일부가 제거되어 형성된 영역일 수 있다. 상기 컷팅 공정은 컷팅 블레이드를 이용한 컷팅, 레이저를 이용한 컷팅 등을 포함할 수 있다. 컷팅 영역(CR)은 복수의 제1 반도체 칩(110) 사이에 있는 제1 절연성 물질층(121m)의 일부 및 웨이퍼(W)의 표면을 덮고 있는 도전층(503)을 제거하여 형성할 수 있다. 컷팅 영역(CR)을 통해 웨이퍼(W)의 표면이 노출될 수 있다. 상기 컷팅 공정은 웨이퍼(W)의 표면을 덮고 있는 도전층(503)은 제거하되, 제1 홀(121V)의 측벽 상의 제1 사이드 도전층(143)은 제거되지 않도록 수행될 수 있다. 컷팅 공정 후, 잔류하는 제1 절연성 물질층(121m)의 일부는 제1 커버 절연층(121)을 구성할 수 있다.
도 2g를 참조하면, 도 2f의 결과물을 덮는 제2 커버 절연층(123)을 형성한다. 제2 커버 절연층(123)은 제1 커버 절연층(121), 제1 상부 도전층(141) 및 제1 사이드 도전층(143)을 덮을 수 있고, 컷팅 영역(CR)에 채워져 컷팅 영역(CR)을 통해 노출된 웨이퍼(W)의 표면을 덮을 수 있다.
도 2h를 도 2g와 함께 참조하면, 웨이퍼(W)의 하면으로부터 연마 공정을 수행하여, 웨이퍼(W)의 일부를 제거할 수 있다. 연마 공정은 제1 사이드 도전층(143)이 노출될 때까지 수행될 수 있다. 상기 연마 공정은 화학적 기계적 연마, 그라인딩 공정 등을 포함할 수 있다. 상기 연마 공정을 통해 제1 반도체 칩(110)의 바닥면(115)은 평탄화될 수 있다. 연마 공정을 통해 노출된 제2 커버 절연층(123)의 표면 및 제1 커버 절연층(121)의 표면은 제1 반도체 칩(110)의 바닥면(115)과 동일 평면 상에 있을 수 있다.
도 2i를 참조하면, 도 2h의 결과물의 바닥면 상에 제1 하부 도전층(145)을 형성한다. 제1 하부 도전층(145)은 제1 사이드 도전층(143)에 연결될 수 있고, 제1 반도체 칩(110)의 바닥면(115)을 따라 연장될 수 있다.
도 2j를 참조하면, 도 2i의 결과물의 바닥면을 덮는 제1 하부 절연층(125)을 형성한다. 제1 하부 절연층(125)을 형성하기 위하여, 도 2i의 결과물의 바닥면을 덮는 절연성 물질막을 형성하고, 상기 절연성 물질막의 일부를 제거하여 제1 하부 도전층(145)의 일부를 노출시키는 오프닝(125O)을 형성할 수 있다.
도 2k을 도 2j와 함께 참조하면, 제1 하부 절연층(125)의 오프닝(125O)을 통해 노출된 제1 하부 도전층(145)의 일부에 연결된 제1 하부 범프 패드(151)를 형성하고, 상기 제1 하부 범프 패드(151) 상에 하부 연결 범프(161)를 형성한다.
도 2l을 참조하면, 도 2k의 결과물에 대한 쏘잉 공정을 수행한다. 즉, 웨이퍼 레벨로 제조된 구조물을 스크라이브 레인(SL)을 따라 절단하여, 웨이퍼 레벨로 제조된 구조물을 개별 단위의 반도체 패키지들(10)로 분리할 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10a)를 나타내는 단면도이다. 이하에서, 도 1a 내지 도 1c를 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로 도 4에 도시된 반도체 패키지(10a)에 대해 설명한다.
도 4를 참조하면, 반도체 패키지(10a)는 제1 반도체 칩(110)의 바닥면(115) 상에 배치된 인덕터 패턴(147)을 더 포함할 수 있다. 인덕터 패턴(147)은 제1 반도체 칩(110)의 바닥면(115)에 접촉되며, 제1 하부 절연층(125)에 의해 덮일 수 있다. 인덕터 패턴(147)은 제1 하부 도전층(145)을 형성하기 위한 금속 배선 공정 시, 제1 하부 도전층(145)과 함께 형성될 수 있다. 인덕터 패턴(147)은 제1 하부 도전층(145)과 동일한 물질 및/또는 동일한 물질 조합을 가질 수 있다.
반도체 패키지(10a)는 상부 범프 패드(153) 및 상부 연결 범프(163)를 포함할 수 있다.
상부 범프 패드(153)는 제2 커버 절연층(123)의 오프닝을 통해 제1 상부 도전층(141)에 연결될 수 있다. 상부 범프 패드(153)의 일부는 제2 커버 절연층(123)으로부터 돌출될 수 있다. 예를 들어, 제1 하부 범프 패드(151)는 언더 범프 메탈층일 수 있다.
상부 연결 범프(163)는 상부 범프 패드(153) 상에 제공될 수 있다. 상부 연결 범프(163)는 예를 들어, 솔더, 주석(Sn), 은(Ag), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예시적인 실시예들에서, 상부 연결 범프(163)는 대체로 상부 범프 패드(153) 상에 부착된 볼 형태를 가질 수 있다. 예를 들어, 상부 연결 범프(163)는 상부 범프 패드(153) 상에 솔더 볼을 위치시킨 후, 상기 솔더 볼에 대한 리플로우 공정을 수행하여 형성할 수 있다. 다른 예시적인 실시예들에서, 상부 연결 범프(163)는 플레이트 형태로서, 상부 범프 패드(153)의 표면 상에 대체로 균일한 두께를 가지도록 형성될 수도 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10b)를 나타내는 단면도이다. 이하에서, 앞서 설명된 것과 중복된 설명은 생략하거나 간단히 한다.
도 5를 참조하면, 반도체 패키지(10b)는 제1 하부 도전층(145)에 연결된 제1 하부 범프 패드(151), 제1 하부 범프 패드(151) 상에 부착된 하부 연결 범프(161), 제1 상부 도전층(141)에 연결된 상부 범프 패드(153), 및 상부 범프 패드(153) 상에 부착된 상부 연결 범프(163)를 포함할 수 있다. 상기 반도체 패키지(10b)는 하부 연결 범프(161)를 통해 반도체 패키지(10b) 하측에 배치된 다른 반도체 패키지 또는 전자 기기와 연결될 수 있고, 또한 상부 연결 범프(163)를 통해 반도체 패키지(10b)의 상측에 배치된 다른 반도체 패키지 또는 전자 기기와 연결될 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10c)를 나타내는 단면도이다. 이하에서, 도 1a 내지 도 1c를 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로 도 6에 도시된 반도체 패키지(10c)에 대해 설명한다.
도 6을 참조하면, 반도체 패키지(10c)의 제1 하부 도전층(145)은 외부 패드로 기능하는 리드(lead) 패턴을 포함할 수 있다. 상기 리드 패턴은, 예를 들어 평면적 관점에서 원형 또는 사각형과 같은 다각형 형태를 가질 수 있다. 예시적인 실시예들에서, 제1 하부 절연층(도 1a의 125)는 생략될 수 있으며, 제1 하부 도전층(145)은 외부에 노출될 수 있다. 예시적인 실시예들에서, 제1 하부 도전층(145)의 표면 상에는 도전성 접착층(146)이 더 배치될 수 있다. 상기 도전성 접착층(146)은 제1 하부 도전층(145)의 바닥면을 덮도록 형성될 수 있다. 상기 도전성 접착층(146)은 예를 들어, 도금 방법에 의해 형성될 수 있다. 상기 도전성 접착층(146)은 예를 들어, 솔더, 주석(Sn), 은(Ag), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10d)를 나타내는 단면도이다. 이하에서, 도 6를 참조하여 설명된 반도체 패키지(10c)와의 차이점을 중심으로 도 7에 도시된 반도체 패키지(10d)에 대해 설명한다.
도 7을 참조하면, 반도체 패키지(10d)는 제1 반도체 칩(110)의 바닥면(115) 상에 마련된 제1 하부 절연층(125)을 포함할 수 있다. 제1 하부 절연층(125)은 리드 패턴을 포함하는 제1 하부 도전층(145)을 덮고, 도전성 접착층(146)의 측면의 적어도 일부를 덮을 수 있다. 제1 하부 절연층(125)은 도전성 접착층(146)의 바닥면을 덮지 않으며, 도전성 접착층(146)의 바닥면은 외부에 노출될 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10e)를 나타내는 단면도이다. 이하에서, 도 1a 내지 도 1c를 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로 도 8에 도시된 반도체 패키지(10e)에 대해 설명한다.
도 8을 참조하면, 반도체 패키지(10e)는 제1 반도체 칩(110), 제1 커버 절연층(121), 제1 상부 도전층(141), 제1 사이드 도전층(143), 제2 커버 절연층(123), 제2 상부 도전층(181), 제2 사이드 도전층(183), 제3 커버 절연층(171), 제3 상부 도전층(185), 제3 사이드 도전층(187), 제4 커버 절연층(173), 제1 하부 도전층(145), 제1 하부 절연층(125), 제2 하부 도전층(191), 제2 하부 사이드 도전층(193), 제2 하부 절연층(175), 제3 하부 도전층(195), 제3 하부 사이드 도전층(197), 제3 하부 절연층(177), 제1 하부 범프 패드(151), 및 하부 연결 범프(161)를 포함할 수 있다.
제2 상부 도전층(181)은 제2 커버 절연층(123)의 상면 상에 제공될 수 있다. 제2 상부 도전층(181)은 제2 커버 절연층(123)의 상면에 접촉하며, 제2 커버 절연층(123)의 상면을 따라 연장될 수 있다. 제2 상부 도전층(181)은 제2 커버 절연층(123)의 오프닝을 통해 제1 상부 도전층(141)에 연결될 수 있다. 예시적인 실시예들에서, 제2 상부 도전층(181)은 제2 커버 절연층(123)의 상면 상에서 라인 형태로 연장된 라인 패턴을 포함할 수 있다.
제2 사이드 도전층(183)은 제2 커버 절연층(123)의 측면 상에 제공될 수 있다. 제2 사이드 도전층(183)은 제2 상부 도전층(181)에 연결되며, 제2 커버 절연층(123)의 측면을 따라 연장될 수 있다. 제2 사이드 도전층(183)은 제2 상부 도전층(181)에 연결된 상단으로부터 하방으로 연장될 수 있다. 제2 사이드 도전층(183)은 제2 커버 절연층(123)의 측면의 상단으로부터 하단까지 연장될 수 있다. 예시적인 실시예들에서, 제2 사이드 도전층(183)의 하단 및 제2 커버 절연층(123)의 하단은 제1 반도체 칩(110)의 바닥면(115)과 동일 평면 상에 있을 수 있다. 예시적인 실시예들에서, 제2 사이드 도전층(183)은 마주하는 제1 반도체 칩(110)의 측면(114)과 평행하게 연장된 플레이트 형태를 가질 수 있다.
제3 커버 절연층(171)은 제2 상부 도전층(181), 제2 사이드 도전층(183), 및 제2 커버 절연층(123)을 덮을 수 있다. 제3 커버 절연층(171)의 일부는 제2 커버 절연층(123)의 상면을 따라 연장되며, 제2 상부 도전층(181)을 덮을 수 있다. 제3 커버 절연층(171)의 다른 일부는 제2 커버 절연층(123)의 측면을 따라 연장되며, 제2 사이드 도전층(183)을 덮을 수 있다.
제3 상부 도전층(185)은 제3 커버 절연층(171)의 상면 상에 제공될 수 있다. 제3 상부 도전층(185)은 제3 커버 절연층(171)의 상면에 접촉하며, 제3 커버 절연층(171)의 상면을 따라 연장될 수 있다. 제3 상부 도전층(185)은 제3 커버 절연층(171)의 오프닝을 통해 제2 상부 도전층(181)에 연결될 수 있다. 예시적인 실시예들에서, 제3 상부 도전층(185)은 제3 커버 절연층(171)의 상면 상에서 라인 형태로 연장된 라인 패턴을 포함할 수 있다.
제3 사이드 도전층(187)은 제3 커버 절연층(171)의 측면 상에 제공될 수 있다. 제3 사이드 도전층(187)은 제3 상부 도전층(185)에 연결되며, 제3 커버 절연층(171)의 측면을 따라 연장될 수 있다. 제3 사이드 도전층(187)은 제3 상부 도전층(185)에 연결된 상단으로부터 하방으로 연장될 수 있다. 제3 사이드 도전층(187)은 제3 커버 절연층(171)의 측면의 상단으로부터 하단까지 연장될 수 있다. 예시적인 실시예들에서, 제3 사이드 도전층(187)의 하단 및 제3 커버 절연층(171)의 하단은 제1 반도체 칩(110)의 바닥면(115)과 동일 평면 상에 있을 수 있다. 예시적인 실시예들에서, 제3 사이드 도전층(187)은 마주하는 제1 반도체 칩(110)의 측면(114)과 평행하게 연장된 플레이트 형태를 가질 수 있다.
제4 커버 절연층(173)은 제3 상부 도전층(185), 제3 사이드 도전층(187), 및 제3 커버 절연층(171)을 덮을 수 있다. 제4 커버 절연층(173)의 일부는 제3 커버 절연층(171)의 상면을 따라 연장되며, 제3 상부 도전층(185)을 덮을 수 있다. 제4 커버 절연층(173)의 다른 일부는 제3 커버 절연층(171)의 측면을 따라 연장되며, 제3 사이드 도전층(187)을 덮을 수 있다. 예시적인 실시예들에서, 제1 내지 제4 커버 절연층(121, 123, 171, 173) 중에서 최외곽에 있는 제4 커버 절연층(173)은 EMC와 같은 몰딩 물질을 포함하고, 나머지 제1 내지 제3 커버 절연층 (121, 123, 171)은 폴리이미드를 포함할 수 있다.
제2 하부 도전층(191)은 제1 하부 절연층(125)의 바닥면 상에 제공될 수 있다. 제2 하부 도전층(191)은 제1 하부 절연층(125)의 바닥면에 접촉하며, 제1 하부 절연층(125)의 바닥면을 따라 연장될 수 있다. 제2 하부 도전층(191)은 제1 하부 절연층(125)의 오프닝을 통해 제1 하부 도전층(145)에 연결될 수 있다. 예시적인 실시예들에서, 제2 하부 도전층(191)은 제1 하부 절연층(125)의 바닥면 상에서 라인 형태로 연장된 라인 패턴을 포함할 수 있다.
제2 하부 사이드 도전층(193)은 제1 하부 절연층(125)의 측면 상에 제공될 수 있다. 제2 하부 사이드 도전층(193)은 제2 하부 도전층(191) 및 제2 사이드 도전층(183) 사이를 전기적으로 연결할 수 있다. 제2 하부 사이드 도전층(193)은 제1 하부 절연층(125)의 측면을 따라 연장될 수 있다. 제2 하부 사이드 도전층(193)은 제2 사이드 도전층(183)에 연결된 상단으로부터 제2 하부 도전층(191)에 연결된 하단까지 수직 방향(예를 들어, Z방향)으로 연장될 수 있다. 제2 하부 사이드 도전층(193)은 제1 하부 절연층(125)의 측면의 상단으로부터 하단까지 연장될 수 있다. 예시적인 실시예들에서, 제2 하부 사이드 도전층(193)은 수직 방향(예를 들어, Z방향)으로 연장된 플레이트 형태일 수 있고, 제2 사이드 도전층(183)의 수평 폭과 유사한 수준의 수평 폭을 가질 수 있다.
제2 하부 절연층(175)은 제2 하부 도전층(191), 제2 하부 사이드 도전층(193), 및 제1 하부 절연층(125)을 덮을 수 있다. 제2 하부 절연층(175)의 일부는 제1 하부 절연층(125)의 바닥면을 따라 연장되며, 제2 하부 도전층(191)을 덮을 수 있다. 제2 하부 절연층(175)의 다른 일부는 제1 하부 절연층(125)의 측면을 따라 연장되며, 제2 하부 사이드 도전층(193)을 덮을 수 있다.
제3 하부 도전층(195)은 제2 하부 절연층(175)의 바닥면 상에 제공될 수 있다. 제3 하부 도전층(195)은 제2 하부 절연층(175)의 바닥면에 접촉하며, 제2 하부 절연층(175)의 바닥면을 따라 연장될 수 있다. 제3 하부 도전층(195)은 제2 하부 절연층(175)의 오프닝을 통해 제2 하부 도전층(191)에 연결될 수 있다. 예시적인 실시예들에서, 제3 하부 도전층(195)은 제2 하부 절연층(175)의 바닥면 상에서 라인 형태로 연장된 라인 패턴을 포함할 수 있다.
제3 하부 사이드 도전층(197)은 제2 하부 절연층(175)의 측면 상에 제공될 수 있다. 제3 하부 사이드 도전층(197)은 제3 하부 도전층(195) 및 제3 사이드 도전층(187) 사이를 전기적을 연결할 수 있다. 제3 하부 사이드 도전층(197)은 제2 하부 절연층(175)의 측면을 따라 연장될 수 있다. 제3 하부 사이드 도전층(197)은 제3 사이드 도전층(187)에 연결된 상단으로부터 제3 하부 도전층(195)에 연결된 하단까지 수직 방향(예를 들어, Z방향)으로 연장될 수 있다. 제3 하부 사이드 도전층(197)은 제2 하부 절연층(175)의 측면의 상단으로부터 하단까지 연장될 수 있다. 예시적인 실시예들에서, 제3 하부 사이드 도전층(197)은 수직 방향(예를 들어, Z방향)으로 연장된 플레이트 형태일 수 있고, 제3 사이드 도전층(187)의 수평 폭과 유사한 수준의 수평 폭을 가질 수 있다.
제3 하부 절연층(177)은 제3 하부 도전층(195), 제3 하부 사이드 도전층(197), 및 제2 하부 절연층(175)을 덮을 수 있다. 제3 하부 절연층(177)의 일부는 제2 하부 절연층(175)의 바닥면을 따라 연장되며, 제3 하부 도전층(195)을 덮을 수 있다. 제3 하부 절연층(177)의 다른 일부는 제2 하부 절연층(175)의 측면을 따라 연장되며, 제3 하부 사이드 도전층(197)을 덮을 수 있다. 예시적인 실시예들에서, 제1 내지 제3 하부 절연층(125, 175, 177) 중에서 최외곽에 있는 제3 하부 절연층(177)은 EMC와 같은 몰딩 물질을 포함하고, 나머지 제1 및 제2 하부 절연층(125, 175)은 폴리이미드를 포함할 수 있다.
도 8에서는, 반도체 패키지(10e)가 반도체 칩(110)의 상면(113) 상에 3개 층을 이루는 제1 내지 제3 상부 도전층(141, 181, 185)을 포함하는 것으로 예시되었으나, 반도체 칩(110)의 상면(113) 상에는 2개 층 이상의 층을 이루는 도전층들이 제공될 수 있다. 바꿔 말해서, 반도체 패키지(10e)는 제1 상부 도전층(141) 외에, 단층 또는 복층 구조를 가지는 상부 도전 구조물을 더 포함할 수 있다. 상부 도전 구조물이 복층 구조를 가지는 경우, 반도체 칩(110)의 상면(113)에 수직한 방향으로 서로 이격되고 반도체 칩(110)의 상면(113)에 대체로 평행하게 연장된 복수의 도전층들을 포함할 수 있다. 도 8의 실시예에서, 제2 및 제3 상부 도전층(181, 185)은 상부 도전 구조물을 구성할 수 있다.
또한, 반도체 패키지(10e)는 반도체 칩(110)의 측면(114) 상에 제공되며 2개 층 이상의 층을 이루는 도전층들을 포함할 수 있다. 바꿔 말해서, 반도체 패키지(10e)는 제1 사이드 도전층(143) 외에, 단층 또는 복층 구조를 가지는 사이드 도전 구조물을 더 포함할 수 있다. 사이드 도전 구조물이 복층 구조를 가지는 경우, 반도체 칩(110)의 측면(114)에 수직한 방향으로 서로 이격되고 반도체 칩(110)의 측면(114)에 대체로 평행하게 연장된 복수의 도전층들을 포함할 수 있다. 도 8의 실시예에서, 제2 및 제3 사이드 도전층(183, 187)은 사이드 도전 구조물을 구성할 수 있다.
또한, 반도체 패키지(10e)는 제2 커버 절연층(123) 상에 제공되며, 상기 상부 도전 구조물 및 사이드 도전 구조물을 덮는 커버 절연 구조물을 더 포함할 수 있다. 커버 절연 구조물은 제2 커버 절연층(123) 상에 제공된 단층 또는 복층의 절연층들을 포함할 수 있다. 커버 절연 구조물이 복층 구조를 가지는 경우, 커버 절연 구조물에 포함된 절연층들은 각각 반도체 칩(110)의 상면(113) 및 측면(114)을 따라 연장될 수 있다. 도 8의 실시예에서, 제3 및 제4 커버 절연층(171, 173)은 커버 절연 구조물을 구성할 수 있다.
또한, 반도체 패키지(10e)는 반도체 칩(110)의 바닥면(115) 상에 제공되며 2개 층 이상의 층을 이루는 도전층들을 포함할 수 있다. 바꿔 말해서, 반도체 패키지(10e)는 제1 하부 도전층(145) 외에, 단층 또는 복층 구조를 가지는 하부 도전 구조물을 더 포함할 수 있다. 하부 도전 구조물이 복층 구조를 가지는 경우, 반도체 칩(110)의 바닥면(115)에 수직한 방향으로 서로 이격되고 대체로 반도체 칩(110)의 바닥면(115)에 평행하게 연장된 복수의 도전층들을 포함할 수 있다. 도 8의 실시예에서, 제2 및 제3 하부 도전층(191, 195)은 하부 도전 구조물을 구성할 수 있다. 상기 하부 도전 구조물은 제2 및 제3 하부 사이드 도전층(193, 197)과 같이 수직 방향으로 연장된 하부 사이드 도전 구조물을 통해 상기 사이드 도전 구조물에 전기적으로 연결될 수 있다.
또한, 반도체 패키지(10e)는 제1 하부 절연층(125) 상에 제공되며, 상기 하부 도전 구조물을 덮는 하부 절연 구조물을 더 포함할 수 있다. 하부 절연 구조물은 제1 하부 절연층(125) 상에 제공된 단층 또는 복층의 절연층들을 포함할 수 있다. 하부 절연 구조물이 복층 구조를 가지는 경우, 하부 절연 구조물에 포함된 절연층들은 각각 제1 하부 절연층(125)의 바닥면 및 측면을 따라 연장될 수 있다. 도 8의 실시예에서, 제2 및 제3 하부 절연층(175, 177)은 하부 절연 구조물을 구성할 수 있다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(20)를 나타내는 단면도이다. 이하에서, 앞서 설명된 것과 중복된 설명은 생략하거나 간단히 한다.
도 9를 참조하면, 반도체 패키지(20)는 하부 패키지(21) 상에 제1 상부 패키지(23)가 부착된 패키지-온-패키지 구조의 반도체 패키지일 수 있다.
하부 패키지(21)는 팬-아웃 구조의 반도체 패키지일 수 있다. 하부 패키지(21)는 도 5를 참조하여 설명된 반도체 패키지(10b)와 실질적으로 동일 또는 유사할 수 있다.
제1 상부 패키지(23)는 패키지간 연결 단자(505)를 통해 하부 패키지(21) 상에 적층될 수 있다. 본 개시에서, 제1 상부 패키지(23)는 패키지 구조물로 지칭될 수도 있다. 제1 상부 패키지(23)는 팬-아웃 구조의 반도체 패키지일 수 있다. 제1 상부 패키지(23)는 도 1a 내지 도 1c를 참조하여 설명된 반도체 패키지(10)와 실질적으로 동일 또는 유사할 수 있다. 제1 상부 패키지(23)는 칩 패드(211)를 포함하는 제2 반도체 칩(210), 제2 반도체 칩(210)의 상면 및 측면을 덮는 제5 커버 절연층(221), 제5 커버 절연층(221)의 상면을 따라 연장된 제4 상부 도전층(241), 제5 커버 절연층(221)의 측면을 따라 연장된 제4 사이드 도전층(243), 제4 상부 도전층(241) 및 제4 사이드 도전층(243)을 덮는 제6 커버 절연층(223), 제2 반도체 칩(210)의 바닥면을 따라 연장된 제4 하부 도전층(245), 제4 하부 도전층(245)을 덮는 제4 하부 절연층(225), 및 제4 하부 절연층(225)의 오프닝을 통해 제4 하부 도전층(245)에 연결된 제2 하부 범프 패드(251)를 포함할 수 있다. 제1 상부 패키지(23)의 제2 반도체 칩(210), 제5 커버 절연층(221), 제4 상부 도전층(241), 제4 사이드 도전층(243), 제6 커버 절연층(223), 제4 하부 도전층(245), 제4 하부 절연층(225), 및 제2 하부 범프 패드(251)는 각각, 도 1a 내지 도 1c를 참조하여 설명된 반도체 패키지(10)의 제1 반도체 칩(110), 제1 커버 절연층(121), 제1 상부 도전층(141), 제1 사이드 도전층(143), 제2 커버 절연층(123), 제1 하부 도전층(145), 제1 하부 절연층(125), 및 제1 하부 범프 패드(151)에 대응될 수 있다. 하부 패키지(21)의 상부 범프 패드(153)와 제1 상부 패키지(23)의 제2 하부 범프 패드(251) 사이에는, 패키지간 연결 단자(505)가 배치될 수 있다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(20a)를 나타내는 단면도이다. 이하에서, 도 9를 참조하여 설명된 반도체 패키지(20)와의 차이점을 중심으로 도 10에 도시된 반도체 패키지(20a)에 대해 설명한다.
도 10을 참조하면, 반도체 패키지(20a)는 하부 패키지(21) 상에 제1 상부 패키지(23) 및 제2 상부 패키지(24)가 부착된 패키지-온-패키지 구조의 반도체 패키지일 수 있다. 제1 상부 패키지(23)와 제2 상부 패키지(24)는 하부 패키지(21) 상에 나란히(side by side) 배치될 수 있다.
제2 상부 패키지(24)는 팬-아웃 구조의 반도체 패키지일 수 있다. 본 개시에서, 제2 상부 패키지(24)는 패키지 구조물로 지칭될 수도 있다. 제2 상부 패키지(24)는 도 6을 참조하여 설명된 반도체 패키지(10c)와 실질적으로 동일 또는 유사할 수 있다. 제2 상부 패키지(24)는 칩 패드(311)를 포함하는 제3 반도체 칩(310), 제3 반도체 칩(310)의 상면 및 측면을 덮는 제7 커버 절연층(321), 제7 커버 절연층(321)의 상면을 따라 연장된 제5 상부 도전층(341), 제7 커버 절연층(321)의 측면을 따라 연장된 제5 사이드 도전층(343), 제5 상부 도전층(341) 및 제5 사이드 도전층(343)을 덮는 제8 커버 절연층(323), 제3 반도체 칩(310)의 바닥면을 따라 연장된 제5 하부 도전층(345), 및 도전성 접착층(346)을 포함할 수 있다. 제2 상부 패키지(24)의 제3 반도체 칩(310), 제7 커버 절연층(321), 제5 상부 도전층(341), 제5 사이드 도전층(343), 제8 커버 절연층(323), 제5 하부 도전층(345), 및 도전성 접착층(346)은 각각, 도 6을 참조하여 설명된 반도체 패키지(10c)의 제1 반도체 칩(110), 제1 커버 절연층(121), 제1 상부 도전층(141), 제1 사이드 도전층(143), 제2 커버 절연층(123), 제1 하부 도전층(145), 및 도전성 접착층(146)에 대응될 수 있다. 하부 패키지(21)의 상부 범프 패드(153)와 제2 상부 패키지(24)의 제5 하부 도전층(345)은 도전성 접착층(346)을 통해 결합될 수 있다.
도 11은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(20b)를 나타내는 단면도이다. 이하에서, 도 9를 참조하여 설명된 반도체 패키지(20)와의 차이점을 중심으로 도 11에 도시된 반도체 패키지(20b)에 대해 설명한다.
도 11을 참조하면, 반도체 패키지(20b)는 하부 패키지(21) 상에 제3 상부 패키지(25)가 부착된 패키지-온-패키지 구조의 반도체 패키지일 수 있다.
제3 상부 패키지(25)는 패키지간 연결 단자(505)를 통해 하부 패키지(21) 상에 적층될 수 있다. 제3 상부 패키지(25)는 팬-인 구조의 반도체 패키지일 수 있다. 제3 상부 패키지(25)는 칩 패드(411)가 마련된 표면이 하부 패키지(21)를 향하도록 배치된 제4 반도체 칩(410)과, 제4 반도체 칩(410) 상의 재배선 구조체(420)를 포함할 수 있다. 재배선 구조체(420)는 도전성 재배선 패턴(421)과, 재배선 패턴(421)을 피복하는 재배선 절연층(423)을 포함할 수 있다. 재배선 절연층(423)으로부터 돌출된 재배선 패턴(421)의 일부분과 하부 패키지(21)의 상부 범프 패드(153) 사이에는 패키지간 연결 단자(505)가 배치될 수 있다. 재배선 패턴(421)은 제4 반도체 칩(410)의 칩 패드(411)와 패키지간 연결 단자(505) 사이를 전기적으로 연결할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 110: 반도체 칩
121: 제1 커버 절연층 123: 제2 커버 절연층
125: 제1 하부 절연층 141: 상부 도전층
143: 제1 사이드 도전층 145: 하부 도전층
151: 하부 범프 패드

Claims (6)

  1. 상면, 바닥면, 및 측면을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 상면 및 상기 측면을 덮는 제1 커버 절연층;
    상기 제1 커버 절연층의 상면을 따라 연장되고, 상기 제1 반도체 칩의 상기 칩 패드에 전기적으로 연결된 제1 상부 도전층;
    상기 제1 커버 절연층의 측면을 따라 연장되고, 상기 제1 상부 도전층에 연결된 제1 사이드 도전층;
    상기 제1 상부 도전층, 상기 제1 사이드 도전층, 및 상기 제1 커버 절연층을 덮는 제2 커버 절연층; 및
    상기 제1 반도체 칩의 상기 바닥면을 따라 연장되고, 상기 제1 사이드 도전층에 연결된 제1 하부 도전층;
    을 포함하고,
    상기 제1 커버 절연층, 상기 제1 사이드 도전층, 및 상기 제2 커버 절연층은 각각 상기 제1 반도체 칩의 상기 측면의 상단으로부터 하단까지 수직 방향으로 연장되고,
    상기 제1 하부 도전층은 상기 제1 반도체 칩의 상기 바닥면에 직접 접촉된 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 하부 도전층 및 상기 제1 반도체 칩의 상기 바닥면을 따라 연장된 제1 하부 절연층을 더 포함하고,
    상기 제1 사이드 도전층의 수직 높이는 상기 제1 반도체 칩의 수직 높이보다 크고,
    상기 제1 사이드 도전층의 수평 폭은 상기 제1 상부 도전층의 수평 폭 및 상기 제1 하부 도전층의 수평 폭보다 크고,
    상기 제2 커버 절연층의 하단은 상기 제1 커버 절연층의 하단 및 상기 제1 반도체 칩의 상기 바닥면과 동일 평면 상에 있고,
    상기 제1 하부 도전층은 상기 제1 커버 절연층의 상기 하단에 직접 접촉되고,
    상기 제1 하부 절연층은 상기 제1 반도체 칩의 상기 바닥면 및 상기 제2 커버 절연층의 상기 하단에 직접 접촉된 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 사이드 도전층은 상기 제1 반도체 칩의 상기 측면과 마주하는 제1 측면과, 상기 제1 측면에 반대된 제2 측면과, 서로 반대된 상면 및 바닥면을 포함하고,
    상기 제1 상부 도전층은 상기 제1 사이드 도전층의 상기 제1 측면에 접촉되고,
    상기 제1 하부 도전층은 상기 제1 사이드 도전층의 상기 바닥면에 접촉된 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1 하부 도전층 및 상기 제1 반도체 칩의 상기 바닥면을 덮는 제1 하부 절연층;
    상기 제1 하부 절연층의 오프닝을 통해 상기 제1 하부 도전층에 연결된 제1 하부 범프 패드; 및
    상기 제1 하부 범프 패드 상의 하부 연결 범프;
    상기 제2 커버 절연층의 오프닝을 통해 상기 제1 상부 도전층에 연결된 상부 범프 패드; 및
    상기 상부 범프 패드 상의 상부 연결 범프;
    를 더 포함하는 반도체 패키지.
  5. 상면, 바닥면, 및 측면을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 상면 및 상기 측면을 덮는 제1 커버 절연층;
    상기 제1 커버 절연층의 상면을 따라 연장되고, 상기 제1 반도체 칩의 상기 칩 패드에 전기적으로 연결된 제1 상부 도전층;
    상기 제1 커버 절연층의 측면을 따라 연장되고, 상기 제1 상부 도전층에 연결된 제1 사이드 도전층;
    상기 제1 상부 도전층, 상기 제1 사이드 도전층, 및 상기 제1 커버 절연층을 덮는 제2 커버 절연층;
    상기 제1 반도체 칩의 상기 바닥면을 따라 연장되고, 상기 제1 사이드 도전층에 연결된 제1 하부 도전층;
    상기 제1 반도체 칩의 상기 상면 상에 제공되고, 단층 또는 상기 제1 반도체 칩의 상기 상면에 수직한 방향으로 서로 이격된 복층 구조를 가지는 상부 도전 구조물;
    상기 제1 반도체 칩의 상기 측면 상에 제공되고, 단층 또는 상기 제1 반도체 칩의 상기 측면에 수직한 방향으로 서로 이격된 복층 구조를 가지고, 상기 상부 도전 구조물에 전기적으로 연결된 사이드 도전 구조물;
    상기 제1 반도체 칩의 상기 바닥면 상에 제공되고, 단층 또는 상기 제1 반도체 칩의 상기 바닥면에 수직한 방향으로 서로 이격된 복층 구조를 가지고, 상기 사이드 도전 구조물에 전기적으로 연결된 하부 도전 구조물;
    상기 상부 도전 구조물 및 상기 사이드 도전 구조물을 덮는 커버 절연 구조물; 및
    상기 하부 도전 구조물을 덮는 하부 절연 구조물;
    을 포함하는 반도체 패키지.
  6. 상면, 바닥면, 및 측면을 포함하고, 상기 상면에 마련된 칩 패드를 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 상면 및 상기 측면을 덮는 제1 커버 절연층;
    상기 제1 커버 절연층의 상면을 따라 연장되고, 상기 제1 반도체 칩의 상기 칩 패드에 전기적으로 연결된 제1 상부 도전층;
    상기 제1 커버 절연층의 측면을 따라 연장되고, 상기 제1 상부 도전층에 연결된 제1 사이드 도전층;
    상기 제1 상부 도전층, 상기 제1 사이드 도전층, 및 상기 제1 커버 절연층을 덮는 제2 커버 절연층;
    상기 제1 반도체 칩의 상기 바닥면을 따라 연장되고, 상기 제1 사이드 도전층에 연결된 제1 하부 도전층;
    상기 제1 상부 도전층 상의 상부 범프 패드;
    상기 상부 범프 패드 상의 패키지간 연결 단자; 및
    상기 패키지간 연결 단자 상의 패키지 구조물;
    을 포함하고,
    상기 패키지 구조물은,
    제2 반도체 칩;
    상기 제2 반도체 칩의 상면 및 측면을 덮는 제3 커버 절연층;
    상기 제3 커버 절연층의 상면을 따라 연장되고, 상기 제2 반도체 칩의 칩 패드에 연결된 제2 상부 도전층;
    상기 제3 커버 절연층의 측면을 따라 연장되고, 상기 제2 상부 도전층에 연결된 제2 사이드 도전층;
    상기 제2 상부 도전층, 상기 제2 사이드 도전층, 및 상기 제3 커버 절연층을 덮는 제4 커버 절연층;
    상기 제2 반도체 칩의 바닥면을 따라 연장되고, 상기 제2 사이드 도전층에 연결된 제2 하부 도전층; 및
    상기 제2 하부 도전층 및 상기 패키지간 연결 단자에 연결된 제2 하부 범프 패드;
    를 포함하는 반도체 패키지.
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