JP2009129967A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】半導体チップ間の特性のバラつき防止、低背化、低コスト化及び信頼性の向上を可能とする半導体装置及びその製造方法を提供すること。
【解決手段】本発明は、基板１０と、基板１０に設けられた端子１２と、コントローラチップ３０をメモリチップ２０に、メモリチップ２０に設けられた端子２２と重ならないようにフリップチップボンディングして構成されたユニット４０と、端子１２と端子２２とを電気的に接続するボンディングワイヤ２４と、を具備した半導体装置及びその製造方法である。
【選択図】図８

Description

本発明は、半導体装置及びその製造方法に関し、特に複数の半導体チップを積層した半導体装置及びその製造方法に関する。

半導体装置の小型化・高機能化に伴い、半導体チップを複数積層した半導体装置が開発されている。これを実現するために、半導体チップを半導体チップ上にフリップチップボンディングするチップオンチップ（以下ＣｏＣ）技術が用いられている。

特許文献１には、半導体チップ上に半導体チップと基板とをフリップチップボンディングし、さらに基板上に同じ構成の半導体装置を積層する技術が開示されている。

特許文献２には、半導体チップと基板とをフリップチップボンディングし、さらに基板上に半導体チップを搭載した半導体装置が開示されている。

特許文献３には、半導体チップを基板上にフリップチップボンディングしてなる半導体装置が、外部接続端子を有する基板上に階段状に積層された積層半導体装置が開示されている。
特開平２−１２９９５５号公報 特開２００２−１５１６４４号公報 特開２００５−３０２８７１号公報

ＣｏＣ技術を用いて半導体チップを積層する場合、半導体チップを半導体チップ上にフリップチップボンディングしてユニットを形成し、さらにその上にユニットをダイボンディングして積層する。そのため、積層後の半導体装置の高さが高くなるという課題があった。

製造工程においては、上段のユニットと下段のユニットとのダイボンディング、ダイボンディングで用いた接着剤の硬化、半導体チップ上に設けられた端子と基板上に設けられた端子とのワイヤボンディング、という工程を繰り返す必要があった。このため、製造に要する時間が長くなり、高コスト化の要因となっていた。

接着剤の硬化は、半導体装置を加熱して行われる。そのため、下段のユニットは繰り返し加熱され、上段のユニットは加熱される回数が下段よりも少なくなる。上段のユニットと下段のユニットとでは、熱履歴の差異により、特性にバラつきが生じる。また、半導体チップは加熱されることにより劣化する恐れがあり、このことは半導体装置の信頼性を低下させる可能性があった。

本発明は、半導体チップ間の特性のバラつきの防止、低背化、低コスト化及び信頼性の向上を可能とする半導体装置及びその製造方法を提供することを目的とする。

本発明は、基板と、前記基板上にフェースアップで搭載された第１半導体チップと、前記第１半導体チップ上に設けられ、前記基板とボンディングワイヤで電気的に接続された第１端子と、前記第１半導体チップ上に、前記第１端子に重ならないようにフリップチップボンディングされた第２半導体チップと、前記第１半導体チップ上に、前記第１端子と前記第２半導体チップとに重ならないようにフェースアップで搭載された第３半導体チップと、前記第３半導体チップ上に設けられ前記基板とボンディングワイヤで電気的に接続された第２端子と、を具備することを特徴とする半導体装置である。本発明によれば、前記第２半導体チップと前記第３半導体チップとが前記第１半導体チップ上に配置される。また、前記基板と、前記第１端子及び前記第２端子とを接続する工程を一括で行うことができる。これにより、半導体チップ間の熱履歴に差異がなくなる。また、半導体チップを加熱する回数を少なくすることができる。このため、半導体チップ間の特性のバラつき防止、半導体装置の低背化、低コスト化及び信頼性の向上が可能となる。

上記構成において、前記第３半導体チップ上に前記第２端子に重ならないようにフェースアップで搭載された第４半導体チップと、前記第４半導体チップ上に設けられ、前記基板とボンディングワイヤで電気的に接続された第３端子と、を具備する構成とすることができる。この構成によれば、半導体チップ間の特性のバラつき防止、半導体装置の低背化、低コスト化及び信頼性の向上が可能となる。

上記構成において、前記第４半導体チップは、前記第２半導体チップ及び前記第３半導体チップ上に搭載されている構成とすることができる。

上記構成において、前記第４半導体チップは、前記第１端子に重ならないように搭載されている構成とすることができる。この構成によれば、前記基板と前記第１端子、前記第２端子及び前記第３端子とを接続する工程を一括で行うことができる。このため、半導体チップ間の特性のバラつき防止、半導体装置の低背化、低コスト化及び信頼性の向上が可能となる。

上記構成において、前記第３半導体チップの前記第２端子が設けられている部分の下、及び前記第４半導体チップの前記第３端子が設けられている部分の下には、各々前記第１半導体チップ及び前記第３半導体チップが設けられている構成とすることができる。この構成により、前記第３半導体チップ及び前記第４半導体チップの耐衝撃性が向上するため、半導体装置の信頼性の向上が可能となる。

上記構成において、複数の前記第１端子、複数の前記第２端子及び複数の前記第３端子は、各々前記第１半導体チップの一辺、前記第３半導体チップの一辺及び前記第４半導体チップの一辺に沿って設けられている構成とすることができる。

上記構成において、前記基板を上面から見た場合に、前記第１半導体チップの前記複数の第１端子が設けられた一辺と、前記第４半導体チップの前記複数の第３端子が設けられた一辺とは、隣り合い並んでいる構成とすることができる。

上記構成において、前記基板を上面から見た場合に、前記第１半導体チップの前記複数の第１端子が設けられた一辺と前記第３半導体チップの前記複数の第２端子が設けられた一辺とは隣り合い並び、かつ前記第３半導体チップの前記複数の第２端子が設けられた一辺と前記第４半導体チップの前記複数の第３端子が設けられた一辺とは隣り合い並んでいる構成とすることができる。

本発明は、第２半導体チップを第１半導体チップ上に、前記第１半導体チップ上に設けられた第１端子に重ならないようにフリップチップボンディングする工程と、前記第１半導体チップを基板上にフェースアップで搭載する工程と、第３半導体チップを前記第１半導体チップ上に、前記第１端子と前記第２半導体チップとに重ならないようにフェースアップで搭載する工程と、前記第１端子、及び前記第３半導体チップ上に設けられた第２端子を前記基板にボンディングワイヤで電気的に接続する工程と、を含むことを特徴とする半導体装置の製造方法である。本発明によれば、前記第２半導体チップと前記第３半導体チップとが前記第１半導体チップ上に配置される。また、前記基板と、前記第１端子及び前記第２端子とを接続する工程を一括で行うことができる。これにより、半導体チップ間の熱履歴に差異がなくなる。また、半導体チップを加熱する回数を減少させることができる。このため、半導体チップ間の特性のバラつき防止、半導体装置の低背化、低コスト化及び信頼性の向上が可能となる。

上記構成において、前記第１端子及び前記第２端子を前記基板にボンディングワイヤで電気的に接続する工程の前に、第４半導体チップを前記第３半導体チップ上に前記第１端子と前記第２端子とに重ならないようにフェースアップで搭載する工程を有し、前記第１端子及び前記第２端子を前記基板にボンディングワイヤで電気的に接続する工程は、前記第４半導体チップ上に設けられた第３端子を前記基板にボンディングワイヤで電気的に接続する工程を含む構成とすることができる。この構成によれば、半導体チップ間の特性のバラつき防止、半導体装置の低背化、低コスト化及び信頼性の向上が可能となる。

本発明によれば、半導体装置の低背化が可能である。また、ワイヤボンディングを一括して行うことができるため、半導体チップ間の特性のバラつき防止、低コスト化及び信頼性の向上が可能となる。

本発明が解決する課題について図面を用いて説明する。比較例は、例えばシリコンからなるコントローラチップを、例えばシリコンからなるメモリチップの上にフリップチップボンディングしてユニットを形成し、それを基板上に４段積層する例である。

図１（ａ）から図３（ｂ）を用い、比較例に係る半導体装置１００について説明する。図１（ａ）は封止樹脂５０を透視した半導体装置１００の上面図、図１（ｂ）は封止樹脂５０を透視し矢印２００の方向から見た側面図である。図１（ｂ）に示すように、例えば高さ５０μｍの各メモリチップ２０上面には、例えば高さ５０μｍの各コントローラチップ３０が半田バンプ１６で各々フリップチップボンディングされている。各メモリチップ２０と各コントローラチップ３０との間には、例えばエポキシ樹脂からなる、例えば高さ２０μｍのアンダーフィル材１８が各々充填され、各ユニット４０を構成する。

図１（ｂ）に示すように、基板１０の上にはメモリチップ２０ａが、コントローラチップ３０ａの上にはメモリチップ２０ｂが、コントローラチップ３０ｂの上にはメモリチップ２０ｃが、コントローラチップ３０ｃの上にはメモリチップ２０ｄが、各々接着剤１４を用いてフェースアップでダイボンディングされている。図１（ａ）に示すように、各ユニット４０は重なるような配置となっている。接着剤１４の高さは例えば２０μｍである。基板１０上に設けられた端子１２と、メモリチップ２０の対向する２辺に沿って設けられた複数の端子２２とはボンディングワイヤ２４で電気的に接続されている。基板１０、ユニット４０、及びボンディングワイヤ２４は、例えば熱硬化エポキシ樹脂や熱可塑性樹脂等の封止樹脂５０により封止されている。

図２から図３（ｂ）用いて、比較例に係る半導体装置１００の製造方法について説明する。図２は半導体装置１００の工程を表すフローチャートである。図３（ａ）は図２のステップＳ１１及びステップＳ１２を、図３（ｂ）はステップＳ２２を図示した側面図である。

ステップＳ１０においてコントローラチップ３０ａ、３０ｂ、３０ｃ、３０ｄを、各々メモリチップ２０ａ、２０ｂ、２０ｃ、２０ｄ上にフリップチップボンディングし、ユニット４０ａ、４０ｂ、４０ｃ、４０ｄを構成する。

図３（ａ）に示したステップＳ１１において、メモリチップ２０ａを基板１０上に、接着剤１４を用いてフェースアップでダイボンディングする。ステップＳ１２において、半導体装置を例えば温度１５０℃で、例えば２時間加熱して、接着剤１４を硬化させる。

ステップＳ１３において、基板１０上に設けられた端子１２とメモリチップ２０ａ上に設けられた端子２２ａとをボンディングワイヤ２４を用いて電気的に接続する。

ステップＳ１４において、基板１０を上面から見た場合にメモリチップ２０aとメモリチップ２０ｂとが重なるように、メモリチップ２０ｂをコントローラチップ３０a上に接着剤１４を用いてダイボンディングする。ステップＳ１５において、接着剤１４を硬化させる。

ステップＳ１６において、端子１２とメモリチップ２０ｂ上に設けられた端子２２ｂとをボンディングワイヤ２４を用いて電気的に接続する。

以下同様の工程を繰り返す。ステップＳ１７において、コントローラチップ３０ｂ上にメモリチップ２０ｃをダイボンディングし、ステップＳ１８において接着剤１４を硬化させる。ステップＳ１９において、端子１２とメモリチップ２０ｃ上に設けられた端子２２ｃとをボンディングワイヤ２４を用いて接続する。

ステップS２０において、コントローラチップ３０ｃ上にメモリチップ２０ｄをダイボンディングし、ステップＳ２１において接着剤１４を硬化させる。ステップＳ２２において、端子１２とメモリチップ２０ｄ上に設けられた端子２２ｄとをボンディングワイヤ２４を用いて接続する。

ステップＳ２３において、基板１０、ユニット４０及びボンディングワイヤ２４を、封止樹脂５０で封止する。

図１（ｂ）に示すように、コントローラチップ３０ａの上にメモリチップ２０ｂ、コントローラチップ３０ｂの上にメモリチップ２０ｃ、コントローラチップ３０ｃの上にメモリチップ２０ｄがダイボンディングされる。メモリチップ２０、コントローラチップ３０、接着剤１４、アンダーフィル材１８が、各々４段積層した構成となるため、基板１０の上面からコントローラチップ３０ｄの上面までの高さは５６０μｍとなる。

図３（ｂ）に示すように、製造プロセスにおいては、上側ユニット４０のメモリチップ２０が下側ユニット４０のコントローラチップ３０に、下側ユニット４０のメモリチップ２０上に設けられた端子２２と重なる位置にダイボンディングされる。この配置では、下側メモリチップ２０の端子２２と基板１０上に設けられた端子１２とのワイヤボンディングを行うことは難しい。このため、下側メモリチップ２０の端子２２と端子１２とをワイヤボンディングした後に、上側メモリチップ２０をダイボンディングする。従って、図２に示すように、ダイボンディング、接着剤１４の硬化、ワイヤボンディング、の工程をユニット４０の積層段数と同じ回数繰り返す必要がある。接着剤１４の硬化には２時間かかるため、４回繰り返した場合８時間かかることとなり、製造に要する時間が長くなる。このことは、高コスト化の要因となっている。

また、図２に示すように、硬化の工程を繰り返すため、ユニット４０ａ、４０ｂ、４０ｃ、４０ｄが各々４回、３回、２回、１回、加熱される。各ユニット４０間で熱履歴に差異が生じることは、特性にバラつきが発生する原因となっていた。また、メモリチップ２０及びコントローラチップ３０は加熱により劣化する恐れがある。このため、上記のようにユニット４０が繰り返し加熱されることは、半導体装置１００の信頼性低下を引き起こす可能性がある。

図１（ｂ）に示すように、メモリチップ２０の、下側のコントローラチップ３０の外形を超えて延在した部分に、端子２２が設けられている。例えば図１（ｂ）に示すように、メモリチップ２０ｄの、コントローラチップ３０ｃの外形を超えて延在した部分に、端子２２ｄが設けられている。このため、メモリチップ２０は、ワイヤボンディングの工程において加えられる衝撃により破損する可能性がある。このことは、半導体装置１００の信頼性低下、及び歩留まり低下の原因となり得る。

以下、図面を用い上記課題を解決するための実施例について説明する。

図４（ａ）から図７（ｂ）を用いて、実施例１に係る半導体装置１１０について説明する。図４（ａ）は、封止樹脂５０を透視した半導体装置１１０の上面図である。メモリチップ２０ｄを透視し、コントローラチップ３０ｂを点線で示している。図４（ｂ）は、封止樹脂５０を透視して矢印２００の方向から見た場合の、半導体装置１１０の側面図である。図４（ｂ）に示すように、メモリチップ２０ａ、２０ｂ、２０ｃ及び２０ｄの上面には、各々コントローラチップ３０ａ、３０ｂ、３０ｃ及び３０ｄがフリップチップボンディングされている。図４（ａ）に示すように、メモリチップ２０ｃの上にはメモリチップ２０ｄが、基板１０を上面から見た場合に、端子２２ｃとコントローラチップ３０ｃとに重ならないように、ダイボンディングされている。基板１０を上面から見た場合に、メモリチップ２０ｄは、メモリチップ２０ｃを９０°回転させた位置に配置されている。同様の構成で、メモリチップ２０ａの上にはメモリチップ２０ｂが、メモリチップ２０ｂの上にはメモリチップ２０ｃがダイボンディングされている。

図５から図７（ｂ）を用いて、実施例１に係る半導体装置１１０の製造方法について説明する。図５は半導体装置１１０の工程を表すフローチャートである。図６（ａ）から図７（ｂ）は、図５のステップＳ１１ａからステップＳ１８ａを図示した側面図である。

ステップＳ１０ａにおいて、コントローラチップ３０ａ、３０ｂ、３０ｃ及び３０ｄを、各々メモリチップ２０ａ、２０ｂ、２０ｃ及び２０ｄの上面に、フリップチップボンディングする。

図６（ａ）に示したステップＳ１１ａにおいて、メモリチップ２０ａを基板１０上にダイボンディングする。

図６（ｂ）に示したステップＳ１２ａにおいて、メモリチップ２０ｂをメモリチップ２０ａ上に、基板１０を上面から見た場合に、端子２２ａとコントローラチップ３０ａとに重ならないようにダイボンディングする。このとき、メモリチップ２０ｂは、メモリチップ２０ａを９０°回転させた位置に配置される。ステップＳ１３ａにおいて、接着剤１４を硬化させる。

図６（ｃ）に示したステップＳ１４ａにおいて、端子１２と端子２２ａ、及び端子１２と端子２２ｂとをボンディングワイヤ２４を用いて接続する。

図６（ｄ）に示したステップＳ１５ａにおいて、メモリチップ２０ｃをメモリチップ２０ｂ及びコントローラチップ３０ａの上に、メモリチップ２０ａと重なるようにダイボンディングする。

図７（ａ）に示したステップＳ１６ａにおいて、メモリチップ２０ｄをメモリチップ２０ｃ及びコントローラチップ３０ｂの上に、メモリチップ２０ｂと重なるようにダイボンディングする。ステップＳ１７ａにおいて接着剤１４を硬化させる。

図７（ｂ）に示したステップＳ１８ａにおいて、端子１２と端子２２ｃ、及び端子１２と端子２２ｄとをボンディングワイヤ２４を用いて接続する。

ステップＳ１９aにおいて、基板１０、ユニット４０及びボンディングワイヤ２４を封止樹脂５０で封止する。

実施例１によれば、図４（ｂ）に示すように、メモリチップ２０ｂがメモリチップ２０ａの上に、メモリチップ２０ｃがメモリチップ２０ｂの上に、メモリチップ２０ｄがメモリチップ２０ｃの上に、各々ダイボンディングされる。メモリチップ２０ａとメモリチップ２０ｃとの間にはコントローラチップ３０ａが、メモリチップ２０ｂとメモリチップ２０ｄとの間にはコントローラチップ３０ｂが、メモリチップ２０ｃの上にはコントローラチップ３０ｃが各々配置されている。接着剤１４とアンダーフィル材１８とは、縦方向に各々４段設けられている。メモリチップ２０ａとメモリチップ２０ｂとの間には接着剤１４が、メモリチップ２０ａとコントローラチップ３０ａとの間にはアンダーフィル材１８が設けられ、これらは同一平面上に配置される。同様の構成で、コントローラチップ３０ａとメモリチップ２０ｃとの間の接着剤１４と、メモリチップ２０ｂとメモリチップ２０ｃとの間の接着剤１４と、は同一平面上に配置される。メモリチップ２０ｃとメモリチップ２０ｄとの間の接着剤１４と、メモリチップ２０ｃとコントローラチップ３０ｃとの間のアンダーフィル材１８と、は同一平面上に配置される。従って、半導体装置１１０はメモリチップ２０及び接着剤１４が４段積層され、メモリチップ２０ｄの上にアンダーフィル材１８とコントローラチップ３０ｄとが積層された構成となる。このため、基板１０の上面からコントローラチップ３０ｄの上面までの高さは３５０μｍとなり、比較例の５６０μｍより低背化することができる。

また、メモリチップ２０ｂをメモリチップ２０ａ上に、端子２２ａに重ならない位置にダイボンディングするため、端子１２と端子２２ａとのワイヤボンディング、及び端子１２と端子２２ｂとのワイヤボンディングを一括して行うことができる。同様に、端子１２と端子２２ｃとのワイヤボンディング、及び端子１２と端子２２ｄとのワイヤボンディングを一括して行うことができる。すなわち、ダイボンディング、接着剤１４の硬化、ワイヤボンディング、の工程の繰り返しを比較例の４回から２回へと減らすことができる。このため、硬化に要する時間を、比較例の８時間から４時間へと約半分に短縮でき、それに伴い製造に要する時間を短くすることができる。結果的に、低コスト化が可能となる。

ユニット４０ａとユニット４０ｂとは２回加熱され、ユニット４０ｃとユニット４０ｄとは１回加熱される。各ユニット４０間の熱履歴の差異が比較例より縮小でき、特性のバラつきが小さくなる。また、ユニット４０が加熱される回数が減少するため、ユニット４０を構成するメモリチップ２０及びコントローラチップ３０の劣化を抑制することができ、半導体装置１１０の信頼性が高くなる。

コントローラチップ３０ｄは、メモリチップ３０ｄ上のどの位置に配置されてもよいが、強度の観点からは、下をメモリチップ３０ｃにより支持されている部分に配置されることが好ましい。

図４（ｂ）に示すように、コントローラチップ３０と接着剤１４とアンダーフィル材１８とを各々１層ずつ積層した高さをＨ１、１層のメモリチップ２０と２層の接着剤１４とを積層した高さをＨ２とする。高さＨ１とＨ２とは異なった高さでもよい。しかし、強度の観点からは、上側に搭載されるメモリチップ２０が水平な状態で保持されるように、Ｈ１とＨ２とは同じ高さであることが好ましい。

実施例２は、複数の端子２２がメモリチップ２０の一辺に沿って設けられている例である。

図８（ａ）から図１１を用いて、実施例２に係る半導体装置１２０について説明する。図８（ａ）は半導体装置１２０の上面図であり、図８（ｂ）は矢印２００から見た側面図である。図８（ａ）に示すように、メモリチップ２０ａの上にはメモリチップ２０ｂが、端子２２ａに重ならないようにダイボンディングされている。メモリチップ２０ｂは、メモリチップ２０ａを９０°回転させた位置に配置されている。メモリチップ２０ｂの上にはメモリチップ２０ｃが、端子２２ａ及び端子２２ｂと重ならないようにダイボンディングされている。メモリチップ２０ｃは、メモリチップ２０ａの複数の端子２２ａが設けられた一辺と、メモリチップ２０ｃの複数の端子２２ｃが設けられた一辺とが、隣り合い並ぶ位置に配置されている。すなわち、メモリチップ２０ａの複数の端子２２ａが設けられた一辺と、メモリチップ２０ｃの複数の端子２２ｃが設けられた一辺とは、平行になっている。同様の構成で、メモリチップ２０ｃの上にはメモリチップ２０ｄがダイボンディングされている。

図９から図１１を用いて、実施例２に係る半導体装置１２０の製造方法について説明する。図９は半導体装置１２０の工程を示すフローチャートである。図１０（ａ）から図１１は、図９のステップＳ１１ｂからステップＳ１６ｂを図示した側面図である。

図１０（ａ）に示したステップＳ１１ｂにおいて、メモリチップ２０ａを基板１０上にダイボンディングする。

図１０（ｂ）に示したステップＳ１２ｂにおいて、メモリチップ２０ｂをメモリチップ２０ａ上に、基板１０を上面から見た場合に、コントローラチップ３０ａと端子２２ａとに重ならないようにダイボンディングする。メモリチップ２０ｂはメモリチップ２０ａを９０°回転させた位置に配置される。

図１０（ｃ）に示したステップＳ１３ｂにおいて、メモリチップ２０ｃをメモリチップ２０ｂ上、及びコントローラチップ３０ａ上に、基板１０を上面から見た場合、コントローラチップ３０ｂと端子２２ｂとに重ならないようにダイボンディングする。メモリチップ２０ｃは、メモリチップ２０ａの複数の端子２２ａが設けられた一辺と、メモリチップ２０ｃの複数の端子２２ｃが設けられた一辺とが、隣り合い並ぶように配置される。

図１０（ｄ）に示したステップＳ１４ｂにおいて、メモリチップ２０ｄをメモリチップ２０ｃ上、及びコントローラチップ３０ｂ上に、コントローラチップ３０ｃと端子２２ｃとに重ならないようにダイボンディングする。メモリチップ２０ｄはメモリチップ２０ｂの複数の端子２２ｂが設けられている一辺と、メモリチップ２０ｄの複数の端子２２ｄが設けられている一辺とが、隣り合い並ぶように配置される。ステップＳ１５ｂにおいて、接着剤１４を硬化させる。

図１１に示したステップＳ１６ｂにおいて、端子１２と端子２２とをボンディングワイヤ２４で接続する。

ステップＳ１７ｂにおいて、基板１０、ユニット４０及びボンディングワイヤ２４を封止樹脂５０で封止する。

実施例２によれば、メモリチップ２０が、下側の複数のメモリチップ２０に設けられた端子２２と重ならないように、ダイボンディングされる。例えば、メモリチップ２０ｄは、端子２２ａ、２２ｂ、２２ｃと重ならないようにダイボンディングされる。このため、端子１２と、端子２２ａ、２２ｂ、２２ｃ及び２２ｄと、のワイヤボンディングを一括で行うことができる。すなわち、ダイボンディング、接着剤１４の硬化、ワイヤボンディング、の工程を一回行うだけでよい。このため、硬化に要する時間を実施例１の４時間から２時間へと短縮でき、製造に要する時間をさらに短くすることができる。結果的に、実施例１よりさらに低コスト化が可能となる。

また、各ユニット４０が加熱されるのは１回のみであり、ユニット４０間の熱履歴が同一となる。このため、ユニット４０の特性にバラつきがなくなる。また、ユニット４０が加熱される回数が減少するため、ユニット４０を構成するメモリチップ２０及びコントローラチップ３０の劣化を抑制することができ、半導体装置１２０の信頼性が実施例１よりもさらに高くなる。

図８（ｂ）に示すように、メモリチップ２０の端子２２が設けられた部分は、基板１０または下側のメモリチップ２０に支持されているため、メモリチップ２０の耐衝撃性が向上する。このことにより、ワイヤボンディングの工程でメモリチップ２０が破損することを抑制できる。半導体装置１２０の信頼性向上、及び歩留まりの向上が可能となるため、低コスト化できる。

実施例３は、コントローラチップ３０をメモリチップ２０の外形を超えて延在した状態でフリップチップボンディングしてユニット４０を形成し、ユニット４０を基板１０の上に階段状に積層する例である。

図１２（ａ）から図１２（ｂ）を用いて、実施例３に係る半導体装置１３０について説明する。

図１２（ａ）は、半導体装置１３０の上面図であり、図１２（ｂ）は矢印２００の方向から見た側面図である。図１２（ａ）に示すように、メモリチップ２０の一辺に沿って複数の端子２２が設けられている。図１２（ｂ）に示すように、メモリチップ２０の、複数の端子２２が沿って設けられているのと同じ辺に、コントローラチップ３０が延在してフリップチップボンディングされている。メモリチップ２０ａの上には、メモリチップ２０ｂが、端子２２ａと重ならないようにダイボンディングされている。メモリチップ２０ｂは、メモリチップ２０ａの複数の端子２２ａが設けられた一辺と、メモリチップ２０ｂの複数の端子２２ｂが設けられた一辺とが、隣り合い並ぶように配置される。同様の構成で、メモリチップ２０ｃ、メモリチップ２０ｄがダイボンディングされている。すなわち、図１２（ａ）に示すように、各メモリチップ２０の複数の端子２２が設けられた一辺は、全て平行に配置されている。図１２（ｂ）に示すように、上側ユニット４０のメモリチップ２０は下側ユニット４０のメモリチップ２０の上に搭載された構成となる。

実施例３によれば、メモリチップ２０が、下側ユニット４０を構成するメモリチップ２０の上にダイボンディングされ、下側ユニット４０を構成するコントローラチップ３０と同一平面上に配置される。このため、実施例１や実施例２と同様に、低背化することができる。また、ワイヤボンディングを一括して行うことができるため、ダイボンディング、接着剤１４の硬化、ワイヤボンディング、の工程を一回行うだけでよい。このため、製造に要する時間を短くすることができ、低コスト化が可能となる。また、各ユニット４０間の熱履歴が同一となるため、特性にバラつきが生じない。加熱される回数が減少するため、ユニット４０を構成するメモリチップ２０及びコントローラチップ３０の劣化を抑制することができ、半導体装置の信頼性が向上する。

また、メモリチップ２０の端子２２が設けられた部分は、基板１０または下側のメモリチップ２０に支持されているため、耐衝撃性が向上する。このため、半導体装置の信頼性向上、及び歩留まりの向上を図ることができる。

実施例１から実施例３においては、メモリチップとコントローラチップとをフリップチップボンディングする例を示したが、半導体チップ同士をフリップチップボンディングしたものであればよい。

実施例１、実施例２及び実施例３において説明したように、コントローラチップ３０ａ（第２半導体チップ）をメモリチップ２０ａ（第１半導体チップ）上にフリップチップボンディングし、メモリチップ２０ｂ（第３半導体チップ）を、コントローラチップ３０ａと重ならないようにメモリチップ２０ａ上にダイボンディングする。コントローラチップ３０ａとメモリチップ２０ｂとが、メモリチップ２０ａ上に配置されるため、メモリチップ２０ｂをコントローラチップ３０ａ上にダイボンディングする場合より、低背化が可能となる。また、基板１０上に設けられた端子１２とメモリチップ２０ａ上に設けられた端子２２ａ（第１端子）とのワイヤボンディング、及び端子１２とメモリチップ２０ｂ上に設けられた端子２２ｂ（第２端子）とのワイヤボンディングを一括して行うことができる。このため、ダイボンディング、接着剤１４の硬化、ワイヤボンディング、の工程を１回行うだけでよい。このため、製造に要する時間を短縮することが可能となる。メモリチップ２０ａ及びコントローラチップ３０ａと、メモリチップ２０ｂとの間で熱履歴の差異がなくなるため、特性にバラつきが生じない。また、加熱する回数を減少させることができるため、メモリチップ２０及びコントローラチップ３０の劣化を抑制し、半導体装置の信頼性向上が可能となる。

さらに、実施例１、実施例２及び実施例３において説明したように、メモリチップ２０ｃ（第４半導体チップ）をメモリチップ２０ｂ上にダイボンディングすることができる。これにより、例えばコントローラチップ３０ｂがメモリチップ２０ｂ上にフリップチップボンディングされた場合、メモリチップ２０ｃとコントローラチップ３０ｂとが、メモリチップ２０ｂ上に配置される。このため、メモリチップ２０ｃをコントローラチップ３０ｂ上にダイボンディングする場合より、低背化が可能となる。

実施例１及び実施例２において説明したように、メモリチップ２０ｃは、コントローラチップ３０ａ及びメモリチップ２０ｂ上に配置することができる。図１２（ｂ）に示したように、実施例３においてはメモリチップ２０が階段状に積層され、メモリチップ２０は下側のメモリチップ２０の外形を超えて延在している。これに対し、実施例１及び実施例２においては、メモリチップ２０の下には、下側のメモリチップ２０及びコントローラチップ３０が配置されているために、実施例３よりも強度が向上する。

実施例２及び実施例３において説明したように、メモリチップ２０ｃは、端子２２ａに重ならないように搭載することができる。これにより、端子１２と、端子２２ａ，２２ｂ、及びメモリチップ２０ｃ上に設けられた端子２２ｃ（第３端子）とのワイヤボンディングを一括して行うことができる。すなわち、ダイボンディング、接着剤１４の硬化、ワイヤボンディング、の工程を１回行うだけでよい。このため、製造に要する時間を短縮することが可能となり、低コスト化することができる。また、１段目のメモリチップ２０ａとコントローラチップ３０ａ、２段目のメモリチップ２０ｂ、及び３段目のメモリチップ２０ｃの間に熱履歴の差異がなくなるため、特性にバラつきが生じない。さらに、ユニット４０を加熱する回数を減少させることができるため、メモリチップ２０及びコントローラチップ３０の劣化を抑制し、半導体装置の信頼性向上が可能となる。

実施例２及び実施例３において説明したように、メモリチップ２０ｂの端子２２ｂが設けられている部分の下にはメモリチップ２０ａが設けられている。メモリチップ２０ｃの端子２２ｃが設けられている部分の下には、メモリチップ２０ｂが設けられている。このため、メモリチップ２０ｂ及びメモリチップ２０ｃの耐衝撃性が向上する。このことにより、ワイヤボンディングの工程でメモリチップ２０が破損することを抑制できる。半導体装置の信頼性向上、及び歩留まりの向上が可能となり、低コスト化できる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１（ａ）は比較例に係る半導体装置１００の上面図であり、図１（ｂ）はその側面図である。 図２は比較例に係る半導体装置１００の工程を表すフローチャートである。 図３（ａ）及び図３（ｂ）は比較例に係る半導体装置１００の製造工程を示す側面図である。 図４（ａ）は実施例１に係る半導体装置１１０の上面図であり、図４（ｂ）はその側面図である。 図５は実施例１に係る半導体装置１１０の工程を表すフローチャートである。 図６（ａ）から図６（ｄ）は実施例１に係る半導体装置１１０の製造工程を示す側面図である。 図７（ａ）から図７（ｂ）は実施例１に係る半導体装置１１０の製造工程を示す側面図である。 図８（ａ）は実施例２に係る半導体装置１２０の上面図であり、図８（ｂ）はその側面図である。 図９は実施例２に係る半導体装置１２０の工程を表すフローチャートである。 図１０（ａ）から図１０（ｄ）は実施例２に係る半導体装置１２０の製造工程を示す側面図である。 図１１は実施例２に係る半導体装置１２０の製造工程を示す側面図である。 図１２（ａ）は実施例３に係る半導体装置１３０の上面図であり、図１２（ｂ）はその側面図である。

符号の説明

１０ 基板
１２、２２ａ、２２ｂ、２２ｃ、２２ｄ 端子
１４ 接着剤
２０ａ、２０ｂ、２０ｃ、２０ｄ メモリチップ
３０ａ、３０ｂ、３０ｃ、３０ｄ コントローラチップ
４０ａ、４０ｂ、４０ｃ、４０ｄ ユニット
５０ 封止樹脂
１００、１１０、１２０、１３０ 半導体装置

Claims (10)

1. 基板と、
   前記基板上にフェースアップで搭載された第１半導体チップと、
   前記第１半導体チップ上に設けられ、前記基板とボンディングワイヤで電気的に接続された第１端子と、
   前記第１半導体チップ上に、前記第１端子に重ならないようにフリップチップボンディングされた第２半導体チップと、
   前記第１半導体チップ上に、前記第１端子と前記第２半導体チップとに重ならないように、フェースアップで搭載された第３半導体チップと、
   前記第３半導体チップ上に設けられ、前記基板とボンディングワイヤで電気的に接続された第２端子と、
   を具備することを特徴とする半導体装置。
2. 前記第３半導体チップ上に、前記第２端子に重ならないようにフェースアップで搭載された第４半導体チップと、
   前記第４半導体チップ上に設けられ、前記基板とボンディングワイヤで電気的に接続された第３端子と、
   を具備することを特徴とする請求項１記載の半導体装置。
3. 前記第４半導体チップは、前記第２半導体チップ及び前記第３半導体チップ上に搭載されていることを特徴とする請求項２記載の半導体装置。
4. 前記第４半導体チップは、前記第１端子に重ならないように搭載されていることを特徴とする請求項２または３記載の半導体装置。
5. 前記第３半導体チップの前記第２端子が設けられている部分の下、及び前記第４半導体チップの前記第３端子が設けられている部分の下には、各々前記第１半導体チップ及び前記第３半導体チップが設けられていることを特徴とする請求項２から４いずれか一項記載の半導体装置。
6. 複数の前記第１端子、複数の前記第２端子及び複数の前記第３端子は、各々前記第１半導体チップの一辺、前記第３半導体チップの一辺及び前記第４半導体チップの一辺に沿って設けられていることを特徴とする請求項２から５いずれか記載の半導体装置。
7. 前記基板を上面から見た場合に、前記第１半導体チップの前記複数の第１端子が設けられた一辺と、前記第４半導体チップの前記複数の第３端子が設けられた一辺とは、隣り合い並んでいることを特徴とする請求項６記載の半導体装置。
8. 前記基板を上面から見た場合に、前記第１半導体チップの前記複数の第１端子が設けられた一辺と前記第３半導体チップの前記複数の第２端子が設けられた一辺とは隣り合い並び、かつ前記第３半導体チップの前記複数の第２端子が設けられた一辺と前記第４半導体チップの前記複数の第３端子が設けられた一辺とは隣り合い並んでいることを特徴とする請求項６記載の半導体装置。
9. 第２半導体チップを第１半導体チップ上に、前記第１半導体チップ上に設けられた第１端子に重ならないようにフリップチップボンディングする工程と、
   前記第１半導体チップを基板上にフェースアップで搭載する工程と、
   第３半導体チップを前記第１半導体チップ上に、前記第１端子と前記第２半導体チップとに重ならないようにフェースアップで搭載する工程と、
   前記第１端子、及び前記第３半導体チップ上に設けられた第２端子を、前記基板にボンディングワイヤで電気的に接続する工程と、を含むことを特徴とする半導体装置の製造方法。
10. 前記第１端子及び前記第２端子を前記基板にボンディングワイヤで電気的に接続する工程の前に、第４半導体チップを前記第３半導体チップ上に前記第１端子と前記第２端子とに重ならないようにフェースアップで搭載する工程を有し、
    前記第１端子及び前記第２端子を前記基板にボンディングワイヤで電気的に接続する工程は、前記第４半導体チップ上に設けられた第３端子を前記基板にボンディングワイヤで電気的に接続する工程を含むことを特徴とする請求項９記載の半導体装置の製造方法。

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