JP5105417B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP5105417B2 JP5105417B2 JP2007300419A JP2007300419A JP5105417B2 JP 5105417 B2 JP5105417 B2 JP 5105417B2 JP 2007300419 A JP2007300419 A JP 2007300419A JP 2007300419 A JP2007300419 A JP 2007300419A JP 5105417 B2 JP5105417 B2 JP 5105417B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- memory chip
- semiconductor chip
- terminal
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Wire Bonding (AREA)
Description
12、22a、22b、22c、22d 端子
14 接着剤
20a、20b、20c、20d メモリチップ
30a、30b、30c、30d コントローラチップ
40a、40b、40c、40d ユニット
50 封止樹脂
100、110、120、130 半導体装置
Claims (8)
- 基板と、
前記基板上にフェースアップで搭載された第1半導体チップと、
前記第1半導体チップ上に設けられ、前記基板とボンディングワイヤで電気的に接続された第1端子と、
前記第1半導体チップ上に、前記第1端子に重ならないようにフリップチップボンディングされた第2半導体チップと、
前記第1半導体チップ上に、前記第1端子と前記第2半導体チップとに重ならないように、フェースアップで搭載された第3半導体チップと、
前記第3半導体チップ上に設けられ、前記基板とボンディングワイヤで電気的に接続された第2端子と、
前記第3半導体チップ上に、前記第2端子に重ならないようにフェースアップで搭載された第4半導体チップと、
前記第4半導体チップ上に設けられ、前記基板とボンディングワイヤで電気的に接続された第3端子と、
を具備することを特徴とする半導体装置。 - 前記第4半導体チップは、前記第2半導体チップ及び前記第3半導体チップ上に搭載されていることを特徴とする請求項1記載の半導体装置。
- 前記第4半導体チップは、前記第1端子に重ならないように搭載されていることを特徴とする請求項1または2記載の半導体装置。
- 前記第3半導体チップの前記第2端子が設けられている部分の下、及び前記第4半導体チップの前記第3端子が設けられている部分の下には、各々前記第1半導体チップ及び前記第3半導体チップが設けられていることを特徴とする請求項1から3いずれか一項記載の半導体装置。
- 複数の前記第1端子、複数の前記第2端子及び複数の前記第3端子は、各々前記第1半導体チップの一辺、前記第3半導体チップの一辺及び前記第4半導体チップの一辺に沿って設けられていることを特徴とする請求項1から4いずれか記載の半導体装置。
- 前記基板を上面から見た場合に、前記第1半導体チップの前記複数の第1端子が設けられた一辺と、前記第4半導体チップの前記複数の第3端子が設けられた一辺とは、隣り合い並んでいることを特徴とする請求項5記載の半導体装置。
- 前記基板を上面から見た場合に、前記第1半導体チップの前記複数の第1端子が設けられた一辺と前記第3半導体チップの前記複数の第2端子が設けられた一辺とは隣り合い並び、かつ前記第3半導体チップの前記複数の第2端子が設けられた一辺と前記第4半導体チップの前記複数の第3端子が設けられた一辺とは隣り合い並んでいることを特徴とする請求項5記載の半導体装置。
- 第2半導体チップを第1半導体チップ上に、前記第1半導体チップ上に設けられた第1端子に重ならないようにフリップチップボンディングする工程と、
前記第1半導体チップを基板上にフェースアップで搭載する工程と、
第3半導体チップを前記第1半導体チップ上に、前記第1端子と前記第2半導体チップとに重ならないようにフェースアップで搭載する工程と、
第4半導体チップを前記第3半導体チップ上に前記第1端子と、前記第3半導体チップ上に設けられた第2端子とに重ならないようにフェースアップで搭載する工程と、
前記第4半導体チップを前記第3半導体チップ上に搭載する工程の後、前記第1端子、及び前記第2端子を、前記基板にボンディングワイヤで電気的に接続する工程と、を含み、
前記第1端子及び前記第2端子を前記基板にボンディングワイヤで電気的に接続する工程は、前記第4半導体チップ上に設けられた第3端子を前記基板にボンディングワイヤで電気的に接続する工程を含むことを特徴とする、半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007300419A JP5105417B2 (ja) | 2007-11-20 | 2007-11-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007300419A JP5105417B2 (ja) | 2007-11-20 | 2007-11-20 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009129967A JP2009129967A (ja) | 2009-06-11 |
JP5105417B2 true JP5105417B2 (ja) | 2012-12-26 |
Family
ID=40820634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007300419A Expired - Fee Related JP5105417B2 (ja) | 2007-11-20 | 2007-11-20 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5105417B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11423950B2 (en) | 2019-09-23 | 2022-08-23 | Samsung Electronics Co., Ltd. | Solid state drive device and method for fabricating solid state drive device |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5654367B2 (ja) * | 2011-01-28 | 2015-01-14 | パナソニックIpマネジメント株式会社 | 非接触給電装置の給電モジュール、非接触給電装置の給電モジュールの使用方法及び非接触給電装置の給電モジュールの製造方法 |
JP6122290B2 (ja) | 2011-12-22 | 2017-04-26 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 再配線層を有する半導体パッケージ |
US9041220B2 (en) * | 2013-02-13 | 2015-05-26 | Qualcomm Incorporated | Semiconductor device having stacked memory elements and method of stacking memory elements on a semiconductor device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2670322B1 (fr) * | 1990-12-05 | 1997-07-04 | Matra Espace | Modules de memoire a l'etat solide et dispositifs de memoire comportant de tels modules |
JP4329235B2 (ja) * | 2000-06-27 | 2009-09-09 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
JP4570809B2 (ja) * | 2000-09-04 | 2010-10-27 | 富士通セミコンダクター株式会社 | 積層型半導体装置及びその製造方法 |
JP2007059541A (ja) * | 2005-08-23 | 2007-03-08 | Toshiba Corp | 半導体装置及びその組立方法 |
JP4726640B2 (ja) * | 2006-01-20 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2007
- 2007-11-20 JP JP2007300419A patent/JP5105417B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11423950B2 (en) | 2019-09-23 | 2022-08-23 | Samsung Electronics Co., Ltd. | Solid state drive device and method for fabricating solid state drive device |
US11881279B2 (en) | 2019-09-23 | 2024-01-23 | Samsung Electronics Co., Ltd. | Solid state drive device and method for fabricating solid state drive device |
Also Published As
Publication number | Publication date |
---|---|
JP2009129967A (ja) | 2009-06-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI540693B (zh) | 封裝表面具接合元件的微電子元件 | |
JP4188337B2 (ja) | 積層型電子部品の製造方法 | |
JP3550391B2 (ja) | 半導体装置及びその製造方法 | |
JP4746646B2 (ja) | 積層型電子部品 | |
KR100199962B1 (ko) | 반도체 장치 및 그 제조방법 | |
US8890304B2 (en) | Fan-out microelectronic unit WLP having interconnects comprising a matrix of a high melting point, a low melting point and a polymer material | |
JP5205867B2 (ja) | 半導体装置及びその製造方法 | |
JP5075463B2 (ja) | 半導体装置 | |
KR100698527B1 (ko) | 금속 범프를 이용한 기둥 범프를 구비하는 칩 적층 패키지및 그의 제조방법 | |
JP2003303937A (ja) | 半導体装置及びその製造方法 | |
TWI724744B (zh) | 半導體裝置及半導體裝置之製造方法 | |
JP5843803B2 (ja) | 半導体装置とその製造方法 | |
US8664775B2 (en) | Semiconductor device | |
JP4896010B2 (ja) | 積層型半導体装置及びその製造方法 | |
JPH08274124A (ja) | 樹脂封止型半導体装置 | |
US20080248611A1 (en) | Manufacturing method of semiconductor device | |
JP5105417B2 (ja) | 半導体装置及びその製造方法 | |
JP2012216644A (ja) | 半導体装置及びその製造方法 | |
JP2013058606A (ja) | 半導体装置の製造方法 | |
JP2009194189A (ja) | 半導体装置およびその製造方法 | |
JP2007242684A (ja) | 積層型半導体装置及びデバイスの積層方法 | |
JP2006222470A (ja) | 半導体装置および半導体装置の製造方法 | |
JP5151878B2 (ja) | 半導体装置 | |
JP3419398B2 (ja) | 半導体装置の製造方法 | |
JP2009266972A (ja) | 積層型半導体モジュール及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100402 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100616 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101119 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101202 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120420 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120508 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120731 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120828 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20120829 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120926 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151012 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |