JP3113884U - メモリカードの積層型回路 - Google Patents

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Abstract

【課題】コントロールチップ、メモリ、基板との間を有効に接続するとともに、線材の浪費を防ぎ、短絡、断線などの不良を防ぐことのできるメモリカードの積層型回路を提供する。
【解決手段】少なくともコントロールチップ３と、フラッシュメモリ２と、基板１とを積層してなり、該制御チップの回路配線２ａ，２ｂ，３ａ，３ｂと該基板の接続位置について、回路配線と距離を簡略化し、配線が長すぎることによって発生するワイヤの無駄、もしくは短絡や断線などの不良状況を防ぐように構成する。
【選択図】図３−１

Description

この考案はメモリカードに関し、特に基板にコントロールチップ、フラッシュメモリを積層して配線したメモリカードの積層型回路に関する。
如何にしてパワーの消耗を抑え、線材を節約すると同時に、メモリの密度と性能を高めるかは、常に業者の研究課題となっている。現在、業者の多くが使用している積層型メモリは、フラッシュメモリと、ＳＲＡＭＭメモリとを積層したダブルチップのスタック構造によってメモリを構成する。図１、図２に開示するような３、４、５つのチップから構成する積層型メモリは現在、すでに幅広く普及している。
積層型メモリの技術は、さらに薄型のパッケージ内にさらに薄型のウエハ／チップと高級なパッケージベースを取り付けることができる。よって、当関係業者は近い将来ウエハの厚さが更に薄くなることを望んでいる。
しかしながら、過去においては厚くて硬いシリコンガラスにパッケージを行っていたが、現在では柔らかくて薄いシリコンバーでパッケージを行うようになった。このように、超薄型チップを処理するためにパッケージ設備とその加工工程について、新たに研究を行わなければならない。また、もう一つの忘れてならない重要な課題は、パッケージのベースであって、パッケージの厚さ、線跡とスペースの幅が減少することによって、異なるタイプの基板上に複雑なレイアウトを行うことができる。
また、複雑で高密度な超薄型メモリシステムに対するニーズを満たすため、超薄型積層式チップ及びパッケージ（Ｉｎｔｅｌ ＵＴ−ＳＣＳＰ）技術が開発された。現在、最も普及しているパッケージのベースは一種に多層構造である。これは、多重層構造が２層もしくは４層金属層の配線能力を具え、コストと実用性の面において優れているからである。
半導体産業が高度に発展するにつれて、素子の設計は高ピン数と積層の機能化に向けたニーズが高まるとともに、外観についても軽く、薄く、短く、小さくといった傾向が主流となっている。よって、パッケージの工程においても多くの課題を解決しなければならなくなっている。例えば、ますます複雑になるリードフレーム設計、パッケージ材の選択、パッケージ製造工程における金線数の高密度集積化、モールディグングを充填する場合に起きる金ワイヤの移動や薄型パッケージの反り、変形などと多くの課題が挙げられる。これらは業界において早急な解決が望まれる問題である。
図１、図２に開示するように、現在の積み重ね式メモリは、コントロールチップ３、フラッシュメモリ２、基板１とを含んでなる。該フラッシュメモリ２は、両端縁部にそれぞれ回路配線２ａ、２ｂを設けて基板１に接続する。また、フラッシュメモリ２の中央に嵌設したコントロールチップ３は、４辺の周囲にそれぞれ電気配線３ａ、３ｂ、３ｃ、３ｄを設けて基板に接続する。
しかしながら、半導体産業の高度な発展にともない、外観はいずれも軽く、薄く、短く、小さくなり、積層構造技術は、より複雑で高密度な超薄型メモリに対するニーズを満たすために、高ピン数と積層の機能化に向かって発展している。目下のコントロールチップ３の配線方式は、コントロールチップ３の端縁部を十分に利用したものといえるが、但し、かかる方式は、その配線数、距離、もしくは製品の留まりに関して問題が存在する。
上述するように、従来の技術は回路配線を簡易化し距離を短縮する必要がある。即ち、配線が長すぎるために発生する線材の浪費を防ぐとともに、配線が長すぎるために発生する短絡、もしくは断線などの不良を防ぐ必要がある。
そこで、この考案は、コントロールチップ、メモリ、基板との間を有効に接続するとともに、線材の浪費を防ぎ、短絡、断線などの不良を防ぐことのできるメモリカードの積層型回路を提供することを課題とする。
そこで、本考案者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、少なくともコントロールチップと、フラッシュメモリと、基板とを積層してなり、該制御チップの回路配線と該基板の接続位置について、回路配線と距離を簡略化し、配線が長すぎることによって発生するワイヤの無駄、もしくは短絡や断線などの不良状況を防ぐように構成するメモリカードの積層型回路によって課題を解決できる点に着眼し、かかる知見に基づいて本考案を完成させた。
以下、この考案について具体的に説明する。
請求項１に記載するメモリカードの積層型回路は、少なくともコントロールチップと、フラッシュメモリと、基板とを積層してなり、
該制御チップの回路配線と該基板の接続位置について、回路配線と距離を簡略化し、配線が長すぎることによって発生するワイヤの無駄、もしくは短絡や断線などの不良状況を防ぐように構成する。
請求項２に記載するメモリカードの積層型回路は、請求項１における配線がＬ字状に構成される。
請求項３記載するメモリカードの積層型回路は、請求項１における回路配線がコの字状に構成される。
本考案のメモリカードの積層型回路は、コントロールチップ、メモリ、基板との間を有効に接続するとともに、線材の浪費を防ぎ、短絡、断線などの不良を防ぐことによって、製品の品質と歩留まりを高め、コストを節減できるという利点がある。
この考案は、基板にコントロールチップ、フラッシュメモリを積層して配線したメモリカードの積層型回路を提供するものであって、少なくともコントロールチップと、フラッシュメモリと、基板とを積層してなり、該制御チップの回路配線と該基板の接続位置について、回路配線と距離を簡略化し、配線が長すぎることによって発生するワイヤの無駄、もしくは短絡や断線などの不良状況を防ぐように構成するメモリカードの積層型回路によって、コントロールチップ、メモリ、基板との間を有効に接続するとともに、線材の浪費を防ぎ、短絡、断線などの不良を防ぐという目的を達成した。
即ち、従来の技術は、上述するようにコントロールチップ３、フラッシュメモリ２、基板１とによって積層構造を構成し、該フラッシュメモリ２は、両端縁部にそれぞれ電気配線２ａ、２ｂを具えて基板１に接続する。また、フラッシュメモリ２の中央に嵌設したコントロールチップ３は、４辺の周囲にそれぞれ電気配線３ａ、３ｂ、３ｃ、３ｄを設けて基板に接続する（図１、図２参照）。
半導体産業の高度な発展にともない、メモリは外観上が軽く、薄く、短く、小さくなり、積層技術では複雑、高密度、超薄型メモリといったニーズを満たすために、高ピン数や積層の機能化が望まれている。したがって、上述する従来の配線方式はコントロールチップ３の周囲を十分に利用したものといえる。しかしながら、かかる配線は、配線するピン数、距離、歩留まりなどの問題が存在する。そこで、本考案は、上述する積層型メモリカードの構造を提案する。
係る構成の積層型メモリカードについて、その構造と特徴を詳述するために具体的な実施例を挙げ、以下に説明する。
図３−１、図３−２に開示するように、この考案による積層型回路を具えるメモリカードは、コントロールチップ３と、フラッシュメモリ２と、基板１とを含んでなる。該フラッシュメモリ２は、両側辺にそれぞれ回路配線２ａ、２ｂを設けて基板１と接続する。また、該コントロールチップ３は、周囲の２辺にそれぞれ回路配線３ａ、３ｂを設けて基板１と接続するか、もしくは周囲３辺に回路配線３ａ、３ｂ、３ｃを設けて基板１と接続する。よって、図４−１、図４−２に開示するように回路配線がＬ字状、もしくはコの字状になり、配線が長すぎることによって発生するワイヤの無駄、もしくは短絡や断線などの不良状況を防ぐことができる。
以上はこの考案の好ましい実施例であって、この考案の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この考案の精神の下においてなされ、この考案に対して均等の効果を有するものは、いずれも本考案の実用新案登録請求の範囲に属するものとする。
従来の積層型メモリの配線構造を示した側面説明図である。 従来の積層型メモリの配線構造を示した他の説明図である。 この考案によるＬ字状積層型回路の斜視図である。 この考案によるコの字状積層型回路の斜視図である。 この考案によるＬ字状積層型回路の平面図である。 この考案によるコの字状積層型回路の平面図である。
符号の説明
１ 基板
２ フラッシュメモリ
３ コントロールチップ
２ａ 回路配線
２ｂ 回路配線
３ａ 回路配線
３ｂ 回路配線
３ｃ 回路配線
３ｄ 回路配線

Claims (2)

  1. 小型の四角形に形成したコントロールチップと大型の四角形に形成したフラッシュメモリを基板に積層してなり、基板に積層したフラッシュメモリの対向辺から対向辺に沿って平行に配した回路配線を基板に接続し、フラッシュメモリに積層したコントロールチップの直角辺には直角辺に沿って回路配線をＬ字状に配したことを特徴とするメモリカードの積層型回路。
  2. 小型の四角形に形成したコントロールチップと大型の四角形に形成したフラッシュメモリを基板に積層してなり、基板に積層したフラッシュメモリの対向辺から対向辺に沿って平行に配した回路配線を基板に接続し、フラッシュメモリに積層したコントロールチップの対向辺と一方の直角辺にはそれぞれの辺に沿って回路配線をコの字状に配して基板に接続したことを特徴とするメモリカードの積層型回路。
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* Cited by examiner, † Cited by third party
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JP2007227537A (ja) * 2006-02-22 2007-09-06 Renesas Technology Corp 不揮発性記憶装置

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