TWI550745B - 封裝基板及其製作方法 - Google Patents

Description

封裝基板及其製作方法

本發明是有關一種封裝基板與一種封裝基板的製作方法。

封裝基板是用來承載積體電路(Integrated Circuit；IC)晶粒，作為載體之用。此外，封裝基板具有內部線路與接點，使封裝基板相對兩側的接點可分別用來電性連接半導體晶粒與印刷電路板(Printed Circuit Board；PCB)。如此一來，半導體晶粒與電路板便可透過封裝基板的內部線路傳輸訊號。隨著半導體製程技術演進，對於半導體晶粒的佈線密度、傳輸速率及訊號干擾等需求均大幅提高，使得封裝基板已廣泛應用於電子產品。舉例來說，封裝基板可用於智慧型手機、平板電腦、網路通訊、筆記型電腦等產品。

在製作習知的封裝基板時，會先在承載件上形成圖案化的導電層，使導電層具有裸露承載件的開口。接著，在導電層上形成銅柱層，並以介電層覆蓋導電層與開口。如此一來，在去除承載件後，所有的導電層都會裸露，而這些導電層只有一部分會用來電性連接半導體晶粒。當導電層直接與半導 體晶粒的接點結合時，會因結合力不佳容易裂開，使可靠度降低。為了提升封裝基板與半導體晶粒之間的結合力，一般會於導電層鍍上鎳層與金層，但受限於製程能力，鎳層與金層會形成在所有裸露的導電層上，而無法只形成在對應半導體晶粒接點的導電層上，因此會大幅提高封裝基板的成本。

本發明之一技術態樣為一種封裝基板。

根據本發明一實施方式，一種封裝基板包含第一介電層、第一導線層、第一導電柱層、第二介電層、第二導線層、電性墊層與第三介電層。第一介電層具有相對的第一表面與第二表面、貫穿第一表面與第二表面的複數個開口、及朝向開口至少其中之一的壁面。第一導線層位於第一表面上與壁面上，且第一導線層在壁面靠近第二表面的邊緣往遠離壁面的方向延伸。第一導電柱層位於在第一表面的第一導線層上。第二介電層位於第一表面上、第一導線層上與開口中，且第一導電柱層從第二介電層裸露。第二導線層位於裸露的第一導電柱層上與第二介電層上。電性墊層位於第二導線層上。第三介電層位於第二介電層與第二導線層上，且電性墊層從第三介電層裸露。

本發明之另一技術態樣為一種封裝基板的製作方法。

根據本發明一實施方式，一種封裝基板的製作方法包含下列步驟。形成圖案化的第一介電層於承載件上，使第 一介電層具有複數個開口。形成第一導線層於第一介電層背對承載件的第一表面上與朝向開口至少其中之一的壁面上，及開口至少其中之一中的承載件上。形成第一導電柱層於在第一表面的第一導線層上。形成第二介電層於第一表面上、第一導線層上與開口中，其中第一導電柱層從第二介電層裸露。形成第二導線層於裸露的第一導電柱層上與第二介電層上。形成電性墊層於第二導線層上。形成第三介電層於第二介電層與第二導線層上，其中電性墊層從第三介電層裸露。

在本發明上述實施方式中，具有複數個開口的第一介電層先形成於承載件上，接著第一導線層才形成於第一介電層的第一表面上與朝向開口至少其中之一的壁面上，及開口至少其中之一中的承載件上。如此一來，當承載件移除後，只會有部分的第一導線層會從第一介電層的第二表面裸露。其中，裸露之第一導線層的位置對應半導體晶粒的接點位置。在後續製程中，由於只有對應半導體晶粒接點位置的第一導線層從第一介電層的第二表面裸露，因此鎳層與金層只會鍍在部分的第一導線層上，使本發明之封裝基板能有效節省鎳層與金層的成本。

本發明之一技術態樣為一種封裝基板。

根據本發明一實施方式，一種封裝基板包含第一介電層、第一導線層、第一導電柱層、第二介電層、第二導線層、第二導電柱層與第三介電層。第一介電層具有相對的第一表面與第二表面、貫穿第一表面與第二表面的複數個開口、及朝向開口至少其中之一的壁面。第一導線層位於第一表面上與 壁面上，且第一導線層在壁面靠近第二表面的邊緣往遠離壁面的方向延伸。第一導電柱層位於在第一表面的第一導線層上。第二介電層位於第一表面上、第一導線層上與開口中，且第一導電柱層從第二介電層裸露。第二導線層位於裸露的第一導電柱層上與第二介電層上。第二導電柱層位於第二導線層上。第三介電層位於第二介電層與第二導線層上，且第二導電柱層從第三介電層裸露。

本發明之另一技術態樣為一種封裝基板的製作方法。

根據本發明一實施方式，一種封裝基板的製作方法包含下列步驟。形成圖案化的第一介電層於承載件上，使第一介電層具有複數個開口。形成第一導線層於第一介電層背對承載件的第一表面上與朝向開口至少其中之一的壁面上，及開口至少其中之一中的承載件上。形成第一導電柱層於在第一表面的第一導線層上。形成第二介電層於第一表面上、第一導線層上與開口中，其中第一導電柱層從第二介電層裸露。形成第二導線層於裸露的第一導電柱層上與第二介電層上。形成第二導電柱層於第二導線層上。形成第三介電層於第二介電層與第二導線層上，其中第二導電柱層從第三介電層裸露。

100‧‧‧封裝基板

110‧‧‧第一介電層

112‧‧‧第一表面

114‧‧‧第二表面

116‧‧‧開口

118‧‧‧壁面

120‧‧‧第一導線層

122‧‧‧第一子部

124‧‧‧第二子部

126‧‧‧第三子部

130‧‧‧第一導電柱層

140‧‧‧第二介電層

150‧‧‧第二導線層

160‧‧‧電性墊層(第二導電柱層)

162‧‧‧導電結構

170‧‧‧第三介電層

180‧‧‧承載件

182‧‧‧鏤空區

200‧‧‧電子裝置

210‧‧‧半導體晶粒

212‧‧‧接點

214‧‧‧鎳層

216‧‧‧金層

230‧‧‧電路板

D‧‧‧方向

L-L‧‧‧線段

S1~S7‧‧‧步驟

第1圖繪示根據本發明一實施方式之封裝基板的剖面圖。

第2圖繪示第1圖之封裝基板應用於電子裝置中的剖面圖。

第3圖繪示根據本發明一實施方式之封裝基板的製作方法的流程圖。

第4圖繪示根據本發明一實施方式之承載件與第一介電層的剖面圖。

第5圖繪示第4圖之第一介電層上形成第一導線層後的剖面圖。

第6圖繪示第5圖之第一導線層上形成第一導電柱層後的剖面圖。

第7圖繪示第6圖之第一介電層與第一導線層上形成第二介電層後的剖面圖。

第8圖繪示第7圖之第一導電柱層上形成第二導線層後的剖面圖。

第9圖繪示第8圖之第二導線層上形成電性墊層後的剖面圖。

第10圖繪示第9圖之第二介電層上形成第三介電層後的剖面圖。

第11圖繪示第10圖之承載件蝕刻後的剖面圖。

以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也 就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

第1圖繪示根據本發明一實施方式之封裝基板100的剖面圖。如圖所示，封裝基板100為無核心基板(Coreless Substrate)，其包含第一介電層110、第一導線層120、第一導電柱層130、第二介電層140、第二導線層150、電性墊層160與第三介電層170。在本文中，電性墊層160可具有如第一導電柱層130的形狀與材質，因此電性墊層160亦可為一第二導電柱層。也就是說，本文所描述的「電性墊層160」均可用「第二導電柱層160」取代，合先敘明。第一介電層110具有第一表面112、第二表面114、複數個開口116與壁面118。第一表面112與第二表面114相對。開口116貫穿第一表面112與第二表面114。壁面118朝向開口116。第一導線層120位於第一介電層110的第一表面112上與開口116至少其中之一的壁面118上。此外，第一導線層120在壁面118靠近第二表面114的邊緣往遠離壁面118的方向D延伸，使第一導線層120呈階梯狀。

第一導電柱層130位於在第一表面112的第一導線層120上。第二介電層140位於第一介電層110的第一表面112上、第一導線層120上與第一介電層110的開口116中。第一導電柱層130的頂部從第二介電層140裸露，且第二導線層150位於裸露的第一導電柱層130上與第二介電層140上。電性墊層160位於第二導線層150上。第三介電層170位於第二介電 層140與第二導線層150上，且電性墊層160的頂部從第三介電層170裸露。

藉由以上設計，本發明之封裝基板100只會有部分的第一導線層120從第一介電層110的第二表面114裸露，而在第二表面114裸露的第一導線層120可用來電性連接半導體晶粒。也就是說，封裝基板100只有將需與半導體晶粒連接的第一導線層120裸露，可節省電鍍鎳層與金層於第一導線層120的成本。此外，呈階梯狀的第一導線層120為3D立體連接的走線，對於線路佈局上來說有所助益。

在本實施方式中，第一介電層110、第二介電層140與第三介電層170的材質可以為環氧樹脂(Epoxy)、氧化矽或氧化氮，且第一介電層110、第二介電層140與第三介電層170的材質可以是相同的，但並不用以限制本發明。第一導線層120、第一導電柱層130、第二導線層150與電性墊層160的材質可以為銅或其他可導電的金屬，使得第一導線層120、第一導電柱層130、第二導線層150與電性墊層160可因接觸而彼此電性連接。

此外，第一導電柱層130在第一介電層110的正投影與開口116間隔排列。也就是說，第一導電柱層130的位置不與開口116的位置對齊，使第一導電柱層130的位置不會被開口116的位置侷限，可提供線路佈局上的彈性。

在本實施方式中，第一導線層120包含第一子部122、第二子部124與第三子部126。第一子部122位於第一介電層110的第一表面112上。第二子部124連接第一子部122的 一端，且位於壁面118上。第三子部126連接第二子部124相對第一子部122的一端，且第三子部126往遠離壁面118的方向D延伸。第一子部122在第一表面112的延伸方向與第三子部126的延伸方向D相反，使第一子部122、第二子部124與第三子部126大致呈Z字型排列。此外，第一子部122可用來電性連接第一導電柱層130，而第三子部126可用來電性連接半導體晶粒。

第2圖繪示第1圖之封裝基板100應用於電子裝置200中的剖面圖。電子裝置200包含封裝基板100、半導體晶粒210與電路板230。半導體晶粒210設置於封裝基板100上，且封裝基板100設置於電路板230上。半導體晶粒210具有接點212。從第一介電層110裸露之第一導線層120的位置對應半導體晶粒210的接點212位置，使第一導線層120電性連接半導體晶粒210的接點212。在本實施方式中，鎳層214與金層216可電鍍於第一導線層120上，以增加第一導線層120與接點212間的結合力。此外，從第三介電層170裸露的電性墊層160上可形成導電結構162，以電性連接電路板230。導電結構162可例如球閘陣列(Ball Grid Array；BGA)，但並不以此為限。如此一來，封裝基板100可作為半導體晶粒210與電路板230之間訊號傳輸的媒介。

封裝基板100只會有部分的第一導線層120會從第一介電層110的第二表面114裸露。由於只有對應半導體晶粒210之接點212位置的第一導線層120從第一介電層110裸露，因此鎳層214與金層216只會形成在部分的第一導線層120 上，使本發明之封裝基板100能有效節省鎳層214與金層216的成本。

在本實施方式中，第一介電層110之第二表面114與往遠離壁面118方向延伸的第一導線層120共平面，使半導體晶粒210可穩固地位於第一介電層110的第二表面114上。

應瞭解到，已敘述過的元件材料與元件連接關係將不再重複贅述，合先敘明。在以下敘述中，將說明封裝基板100的製作方法。

第3圖繪示根據本發明一實施方式之封裝基板的製作方法的流程圖。封裝基板的製作方法包含下列步驟：首先在步驟S1中，形成圖案化的第一介電層於承載件上，使第一介電層具有複數個開口。接著在步驟S2中，形成第一導線層於第一介電層背對承載件的第一表面上與朝向開口至少其中之一的壁面上，及開口至少其中之一中的承載件上。之後在步驟S3中，形成第一導電柱層於在第一表面的第一導線層上。接著在步驟S4中，形成第二介電層於第一表面上、第一導線層上與開口中，其中第一導電柱層從第二介電層裸露。之後在步驟S5中，形成第二導線層於裸露的第一導電柱層上與第二介電層上。接著在步驟S6中，形成電性墊層於第二導線層上。最後在步驟S7中，形成第三介電層於第二介電層與第二導線層上，其中電性墊層從第三介電層裸露。

在以下敘述中，將詳細說明上述封裝基板的製作方法的各步驟。

第4圖繪示根據本發明一實施方式之承載件180與第一介電層110的剖面圖。第一介電層110可形成於承載件180的表面上，並施以圖案化製程，使第一介電層110被圖案化而具有複數個開口116。其中，圖案化製程可包含曝光、顯影、蝕刻等光微影技術(Photolithography)。

第5圖繪示第4圖之第一介電層110上形成第一導線層120後的剖面圖。同時參閱第4圖與第5圖，第一介電層110具有背對承載件180的第一表面112。待圖案化的第一介電層110形成於承載件180後，可形成第一導線層120於第一介電層110的第一表面112上與朝向開口116至少其中之一的壁面118上，及開口116至少其中之一中的承載件180上。在本實施方式中，第一導線層120可依序透過化鍍(Electroless Plating)、壓合乾膜光阻、圖案化與電鍍(Electrolytic Plating)製程產生，但並不用以限制本發明。舉例來說，濺鍍或蒸鍍製程亦可形成第一導線層120。

第6圖繪示第5圖之第一導線層120上形成第一導電柱層130後的剖面圖。同時參閱第5圖與第6圖，待第一導線層120形成後，第一導電柱層130可形成於在第一介電層110之第一表面112的第一導線層120上。在本實施方式中，第一導電柱層130可依序透過壓合乾膜光阻、圖案化與電鍍製程產生，但並不用以限制本發明。

第7圖繪示第6圖之第一介電層110與第一導線層120上形成第二介電層140後的剖面圖。待第一導電柱層130形成於第一導線層120上後，可於第一介電層110的第一表面 112上、第一導線層120上與第一介電層110的開口116中形成第二介電層140，且第一導電柱層130從第二介電層140裸露。在形成第二介電層140的過程中，可先以第二介電層140覆蓋第一介電層110的第一表面112、第一導線層120、第一介電層110的開口116與第一導電柱層130，接著研磨第二介電層140的表面，使第一導電柱層130裸露。在本實施方式中，第二介電層140可利用模具成型(Molding)，但並不以此為限。

第8圖繪示第7圖之第一導電柱層130上形成第二導線層150後的剖面圖。第9圖繪示第8圖之第二導線層150上形成電性墊層160後的剖面圖。同時參閱第8圖與第9圖，待第一導電柱層130從第二介電層140裸露後，第二導線層150可形成於裸露的第一導電柱層130上與第二介電層140上。接著，電性墊層160可形成於第二導線層150上。在本實施方式中，第二導線層150與電性墊層160的形成方式可與第一導電柱層130的形成方式雷同，但並不用以限制本發明。

第10圖繪示第9圖之第二介電層140上形成第三介電層170後的剖面圖。第11圖繪示第10圖之承載件180蝕刻後的剖面圖。同時參閱第10圖與第11圖，待電性墊層160形成於第二導線層150上後，第三介電層170可形成於第二介電層140與第二導線層150上，且電性墊層160從第三介電層170的表面裸露。第一介電層110具有背對第一表面112的第二表面114。待第三介電層170形成後，可蝕刻承載件180，使第一介電層110的第二表面114及在壁面118靠近第二表面114之一端 的第一導線層120裸露。蝕刻後的承載件180具有鏤空區182，可供半導體晶粒接合於第一導線層120上。

待蝕刻承載件180而形成鏤空區182後，可沿線段L-L切除剩餘的承載件180與第一介電層110、第二介電層140與第三介電層170的邊緣，便可得到如第1圖繪示的封裝基板100。

本發明之封裝基板的製作方法是將具有複數個開口116的第一介電層110先形成於承載件180上，接著第一導線層120才形成於第一介電層110的第一表面112上與朝向開口116至少其中之一的壁面118上，及開口116至少其中之一中的承載件180上。如此一來，當承載件180移除後，只會有部分的第一導線層120會從第一介電層110的第二表面114裸露。在後續製程中，由於只有對應半導體晶粒接點位置的第一導線層120從第一介電層110的第二表面114裸露，因此鎳層與金層只會鍍在部分的第一導線層120上，能有效節省鎳層與金層的成本。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧封裝基板

110‧‧‧第一介電層

112‧‧‧第一表面

114‧‧‧第二表面

116‧‧‧開口

118‧‧‧壁面

120‧‧‧第一導線層

122‧‧‧第一子部

124‧‧‧第二子部

126‧‧‧第三子部

130‧‧‧第一導電柱層

140‧‧‧第二介電層

150‧‧‧第二導線層

160‧‧‧電性墊層(第二導電柱層)

170‧‧‧第三介電層

D‧‧‧方向

Claims (10)

1. 一種封裝基板，包含：一第一介電層，具有相對的一第一表面與一第二表面、貫穿該第一表面與該第二表面的複數個開口、及朝向該些開口至少其中之一的一壁面；一第一導線層，位於該第一表面上與該壁面上，且該第一導線層在該壁面靠近該第二表面的邊緣往遠離該壁面的方向延伸；一第一導電柱層，位於在該第一表面的該第一導線層上；一第二介電層，位於該第一表面上、該第一導線層上與該些開口中，且該第一導電柱層從該第二介電層裸露；至少部分該第二介電層與至少部分該第一導線層一同位於該些開口中，且每一該些開口中的該第二介電層與該第一導線層一同從該第一介電層的該第二表面裸露；一第二導線層，位於裸露的該第一導電柱層上與該第二介電層上；一電性墊層，位於該第二導線層上；以及一第三介電層，位於該第二介電層與該第二導線層上，且該電性墊層從該第三介電層裸露。
2. 如請求項1所述之封裝基板，其中該第一介電層之該第二表面與往遠離該壁面方向延伸的該第一導線層共平面。
3. 如請求項1所述之封裝基板，其中該第一導線層包含：一第一子部，位於該第一表面上；一第二子部，連接該第一子部的一端，且位於該壁面上；以及一第三子部，連接該第二子部相對該第一子部的一端，且往遠離該壁面的方向延伸。
4. 如請求項3所述之封裝基板，其中該第一子部在該第一表面的延伸方向與該第三子部的延伸方向相反。
5. 如請求項1所述之封裝基板，其中該第一導線層呈階梯狀。
6. 一種封裝基板的製作方法，包含：(a)形成圖案化的一第一介電層於一承載件上，使該第一介電層具有複數個開口；(b)形成一第一導線層於該第一介電層背對該承載件的一第一表面上與朝向該些開口至少其中之一的一壁面上，及該些開口至少其中之一中的該承載件上；(c)形成一第一導電柱層於在該第一表面的該第一導線層上；(d)形成一第二介電層於該第一表面上、該第一導線層上與該些開口中，其中該第一導電柱層從該第二介電層裸 露，且至少部分該第二介電層與至少部分該第一導線層一同位於該些開口中；(e)形成一第二導線層於裸露的該第一導電柱層上與該第二介電層上；(f)形成一電性墊層於該第二導線層上；(g)形成一第三介電層於該第二介電層與該第二導線層上，其中該電性墊層從該第三介電層裸露；以及(h)蝕刻該承載件，使每一該些開口中的該第二介電層與該第一導線層一同從該第一介電層背對該第一表面的一第二表面裸露。
7. 如請求項6所述之封裝基板的製作方法，其中該步驟(h)使該第二表面及在該壁面靠近該第二表面之一端的該第一導線層裸露。
8. 如請求項6所述之封裝基板的製作方法，其中該步驟(d)包含：覆蓋該第二介電層於該第一表面、該第一導線層、該些開口與該第一導電柱層；以及研磨該第二介電層，使該第一導電柱層裸露。
9. 一種封裝基板，包含：一第一介電層，具有相對的一第一表面與一第二表面、貫穿該第一表面與該第二表面的複數個開口、及朝向該些開口至少其中之一的一壁面； 一第一導線層，位於該第一表面上與該壁面上，且該第一導線層在該壁面靠近該第二表面的邊緣往遠離該壁面的方向延伸；一第一導電柱層，位於在該第一表面的該第一導線層上；一第二介電層，位於該第一表面上、該第一導線層上與該些開口中，且該第一導電柱層從該第二介電層裸露；至少部分該第二介電層與至少部分該第一導線層一同位於該些開口中，且每一該些開口中的該第二介電層與該第一導線層一同從該第一介電層的該第二表面裸露；一第二導線層，位於裸露的該第一導電柱層上與該第二介電層上；一第二導電柱層，位於該第二導線層上；以及一第三介電層，位於該第二介電層與該第二導線層上，且該第二導電柱層從該第三介電層裸露。
10. 一種封裝基板的製作方法，包含：(a)形成圖案化的一第一介電層於一承載件上，使該第一介電層具有複數個開口；(b)形成一第一導線層於該第一介電層背對該承載件的一第一表面上與朝向該些開口至少其中之一的一壁面上，及該些開口至少其中之一中的該承載件上；(c)形成一第一導電柱層於在該第一表面的該第一導線層上；(d)形成一第二介電層於該第一表面上、該第一導線層上與該些開口中，其中該第一導電柱層從該第二介電層裸露； (e)形成一第二導線層於裸露的該第一導電柱層上與該第二介電層上；(f)形成一第二導電柱層於該第二導線層上；(g)形成一第三介電層於該第二介電層與該第二導線層上，其中該第二導電柱層從該第三介電層裸露；以及(h)蝕刻該承載件，使每一該些開口中的該第二介電層與該第一導線層一同從該第一介電層背對該第一表面的一第二表面裸露。