JPH01295520A - 絶縁ゲート素子の駆動回路 - Google Patents
絶縁ゲート素子の駆動回路Info
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- JPH01295520A JPH01295520A JP63129863A JP12986388A JPH01295520A JP H01295520 A JPH01295520 A JP H01295520A JP 63129863 A JP63129863 A JP 63129863A JP 12986388 A JP12986388 A JP 12986388A JP H01295520 A JPH01295520 A JP H01295520A
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- 238000001514 detection method Methods 0.000 claims description 13
- 230000000903 blocking effect Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
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- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はモータ制御用インバータ装置などの電力変換装
置における主回路のスイッチング用に用いられる絶縁ゲ
ート素子（即ちゲート印加電圧の有無でオン、オフ駆動
されるパワーＭＯ３ＦＥＴなどの素子をいう、なおこの
種の絶縁ゲート素子としてはＩ ＧＢＴが代表的なもの
であり、従って以下ではＩＧＢＴとも呼ぶ）のゲート駆
動回路であって、主回路短絡時における短絡電流（素子
電流）の制限機能を高いノイズマージンで持つ駆動回路
に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。また論理もしくはレベル旧ｇｈ＋し０−は単
に”Ｈ“１．１１１，１″と記すものとする。
置における主回路のスイッチング用に用いられる絶縁ゲ
ート素子（即ちゲート印加電圧の有無でオン、オフ駆動
されるパワーＭＯ３ＦＥＴなどの素子をいう、なおこの
種の絶縁ゲート素子としてはＩ ＧＢＴが代表的なもの
であり、従って以下ではＩＧＢＴとも呼ぶ）のゲート駆
動回路であって、主回路短絡時における短絡電流（素子
電流）の制限機能を高いノイズマージンで持つ駆動回路
に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。また論理もしくはレベル旧ｇｈ＋し０−は単
に”Ｈ“１．１１１，１″と記すものとする。
第５図はＩ ＧＢＴのゲート電圧しゃ断機能を持つ従来
のこの種の駆動回路を示す。同図において１は主回路に
挿入されたＴ ＧＢＴ、４４はこのＩＧＢＴＩのゲート
を駆動してＩＧＢＴＩを繰返し断続させる駆動回路、４
２はこのＩＧＢＴの主回路電流４０を検出する電流トラ
ンスである。４３は比較回路で、前記電流トランス４２
を介して検出された主回路電流１０が所定値を越えたと
き駆動回路４４を介してＩＧＢＴＩをオフさせる役割を
持つ。このように従来技術では、主回路短絡電流１０が
流れた時にＩＧＢＴＩを駆動するゲート電圧をいかに高
速にオフするかで主回路短絡保護を行っていた。
のこの種の駆動回路を示す。同図において１は主回路に
挿入されたＴ ＧＢＴ、４４はこのＩＧＢＴＩのゲート
を駆動してＩＧＢＴＩを繰返し断続させる駆動回路、４
２はこのＩＧＢＴの主回路電流４０を検出する電流トラ
ンスである。４３は比較回路で、前記電流トランス４２
を介して検出された主回路電流１０が所定値を越えたと
き駆動回路４４を介してＩＧＢＴＩをオフさせる役割を
持つ。このように従来技術では、主回路短絡電流１０が
流れた時にＩＧＢＴＩを駆動するゲート電圧をいかに高
速にオフするかで主回路短絡保護を行っていた。
しかしながら前述のような主回路短絡保護方式では比較
器４３．駆動回路４４を高速化せねばならないが、反面
このような回路はノイズによって誤動作しやすいという
問題点がある。 そこでこの発明の課題は負荷短絡時にＩ ＧＢＴに流れ
乞過大電流を、絶縁ゲート素子のゲート電圧を下げるこ
とによって抑制し、これによりＩＣＢＴが破壊に至るま
での時間を長くする機能を備えたＩＧＢＴの駆動回路を
提供し、ノイズに強く。 かつそれほど高速でなくとも良い、周辺制御回路を利用
できるようにすることにある。 従って例えば前記の負荷短絡時には、このノイズに強い
周辺制御回路でＩ ＧＢＴのゲート電圧をオフすればよ
いようにするものである。
器４３．駆動回路４４を高速化せねばならないが、反面
このような回路はノイズによって誤動作しやすいという
問題点がある。 そこでこの発明の課題は負荷短絡時にＩ ＧＢＴに流れ
乞過大電流を、絶縁ゲート素子のゲート電圧を下げるこ
とによって抑制し、これによりＩＣＢＴが破壊に至るま
での時間を長くする機能を備えたＩＧＢＴの駆動回路を
提供し、ノイズに強く。 かつそれほど高速でなくとも良い、周辺制御回路を利用
できるようにすることにある。 従って例えば前記の負荷短絡時には、このノイズに強い
周辺制御回路でＩ ＧＢＴのゲート電圧をオフすればよ
いようにするものである。
前記の目的を達成するために本発明の回路は、ｒ制御用
端子（ゲートＧなど）と第１および第２の主端子（エミ
ッタＥおよびコレクタＣなど）とを備え、前記制御用端
子と第１の主端子との間に（ゲート駆動電源１０などに
基づく）駆動電圧（ゲート電圧ｅｇなと）を加えると、
前記第１および第２の主端子間が導通状態となり、前記
駆動電圧を断つと前記主端子間が阻止状態となる絶縁ゲ
ート素子（ＩＧＢＴＩなど）において、 少なくとも前記主端子間の順方向電圧（ｅｃＥなど）を
含む電圧を検出する電圧検出手段を前記主端子間を結ぶ
電流路と並列の電流路内に設け、前記駆動電圧を阻止す
る極性に設けられ、かつこの駆動電圧よりも低いツェナ
電圧を持つツェナダイオード（６など）と、前記駆動電
圧を順方向とする補助トランジスタ（５など）との直列
回路を含む回路を、少なくとも前記制御用端子と第１の
主端子とを含む回路に並列に接続し、さらに前記電圧検
出手段の検出電圧を前記補助トランジスタの駆動用端子
（ベースＢなど）に加え、前記主端子間の順方向電圧が
所定値を越えたとき前記補助トランジスタがオンするよ
うに構成」するか、またはさらにｒ前記電圧検出手段は
前記検出電圧を両端に発生する第１の抵抗（分圧抵抗３
、電圧検出抵抗３１など）と分圧用の第２の抵抗（分圧
抵抗２など）との直列回路、または前記絶縁ゲート素子
と同時に駆動される可制御半導体装置（補助Ｉ Ｇ Ｂ
７２１など）と前記第１の抵抗との直列回路を含むも
のであり、 前記検出電圧は前記補助トランジスタの駆動用端子間電
圧（ｅＢＥなど）、または該電圧と前記ツェナ電圧との
和の電圧に抗して印加されるものである」ようにするも
のとする。
端子（ゲートＧなど）と第１および第２の主端子（エミ
ッタＥおよびコレクタＣなど）とを備え、前記制御用端
子と第１の主端子との間に（ゲート駆動電源１０などに
基づく）駆動電圧（ゲート電圧ｅｇなと）を加えると、
前記第１および第２の主端子間が導通状態となり、前記
駆動電圧を断つと前記主端子間が阻止状態となる絶縁ゲ
ート素子（ＩＧＢＴＩなど）において、 少なくとも前記主端子間の順方向電圧（ｅｃＥなど）を
含む電圧を検出する電圧検出手段を前記主端子間を結ぶ
電流路と並列の電流路内に設け、前記駆動電圧を阻止す
る極性に設けられ、かつこの駆動電圧よりも低いツェナ
電圧を持つツェナダイオード（６など）と、前記駆動電
圧を順方向とする補助トランジスタ（５など）との直列
回路を含む回路を、少なくとも前記制御用端子と第１の
主端子とを含む回路に並列に接続し、さらに前記電圧検
出手段の検出電圧を前記補助トランジスタの駆動用端子
（ベースＢなど）に加え、前記主端子間の順方向電圧が
所定値を越えたとき前記補助トランジスタがオンするよ
うに構成」するか、またはさらにｒ前記電圧検出手段は
前記検出電圧を両端に発生する第１の抵抗（分圧抵抗３
、電圧検出抵抗３１など）と分圧用の第２の抵抗（分圧
抵抗２など）との直列回路、または前記絶縁ゲート素子
と同時に駆動される可制御半導体装置（補助Ｉ Ｇ Ｂ
７２１など）と前記第１の抵抗との直列回路を含むも
のであり、 前記検出電圧は前記補助トランジスタの駆動用端子間電
圧（ｅＢＥなど）、または該電圧と前記ツェナ電圧との
和の電圧に抗して印加されるものである」ようにするも
のとする。
【作 用】
主回路短絡時Ｉ ＧＢＴの主端子間の過大な順方向電圧
によって電圧検出手段を介し補助トランジスタがオンし
、これによりＩ ＧＢＴの駆動電圧がツェナダイオード
のツェナ電圧にクランプされる。 このためＴＧＢＴの主回路電流が制限されＴＧＢＴの破
壊に至るまでの時間が長くなり、さほど高速でない、つ
まりノイズに強いゲート電圧しゃ断回路を用いても主回
路短絡を保護することができる。
によって電圧検出手段を介し補助トランジスタがオンし
、これによりＩ ＧＢＴの駆動電圧がツェナダイオード
のツェナ電圧にクランプされる。 このためＴＧＢＴの主回路電流が制限されＴＧＢＴの破
壊に至るまでの時間が長くなり、さほど高速でない、つ
まりノイズに強いゲート電圧しゃ断回路を用いても主回
路短絡を保護することができる。
第１図ないし第４図はそれぞれ本発明の異なる実施例と
しての要部構成を示す回路図である。第１図において１
０はＩＧＢＴＩのゲートＧを駆動するための例えば１５
Ｖの直流電源（以下ゲート駆動電源という）、８．９は
このゲート駆動電源ｌＯの電圧を断続するための補助ト
ランジスタ、ｅＯはＩＧＢＴＩに対する駆動信号電圧で
ある。 正常時、駆動信号電圧ｅＤが“Ｈ”のときは補助トラン
ジスタ８．９はそれぞれオフ、オンの状態となり、ゲー
ト駆動電源１０の電圧が補助トランジスタ９．抵抗７を
介してＩＧＢＴＩのゲートＧ・エミッタ８間に印加され
、ＩＧＢＴＩはオン状態となり、そのコレクタＣ・エミ
ッタ８間には図外の主回路電源と主回路負荷とを介して
コレクタ電流としての主回路電流１０が流れる。 また逆に駆動信号電圧ｅＤが“Ｌ”のときは補助トラン
ジスタ８，９．はそれぞれオン、オフの状態となり、ゲ
ート駆動電源１０はＩＧＢＴＩのゲート回路から切離さ
れると同時に、ＩＧＢＴＩのゲートＧ・エミッタ８間は
抵抗７．補助トランジスタ８を介して短絡され、ＩＧＢ
ＴＩはオフ状態となる。このようにして駆動信号電圧ｅ
ＤによりＩＧＢＴｌは繰返し断続され主回路負荷に必要
な電流ｉｏが流れるようにする。 ところでＩＧＢＴＩのコレクタＣ・エミッタ８間に挿入
された分圧抵抗２と３およびＩＧＢＴＩのゲー）′Ｇ・
エミッタ８間に挿入されたツェナダイオード６と補助ト
ランジスタ５は主回路短絡保護のために本発明において
新たに付加されたものである。 即ち主回路電流１０が正常値であるときは、ＩＧＢＴＩ
のコレクタ・エミッタ間電圧ｅｃＥは小さく、この電圧
ｅｃＥを分圧抵抗２．３を介して分圧した該抵抗３間の
電圧、従って補助トランジスタ５のベースＢ、エミッタ
Ｅ間の電圧ｅＢＥも充分小さく補助トランジスタ５はオ
フのままである。これによりツェナダイオード６も不導
通のままで、ＩＧＢＴＩのゲートＧ・エミッタ８間電圧
（以下ゲート電圧と略す）ｅｇはこのツェナダイオード
６等によって何等の影響も受けず、ＩＧＢＴＩはほぼゲ
ート駆動電源１０の電圧（この例では約１５ｖ）に等し
い充分大きいゲート電圧ｅｇによって駆動され、そのコ
レクタ・エミッタ電圧ｅｃ［！も充分小さい値になり得
る。 しかし主回路短絡により主回路電流１０が過大となった
ときは、ＩＧＢＴＩのコレクタ・エミッタ電圧ｅｃＥも
大になり、従って補助トランジスタ５のベース・エミッ
タ電圧ｅＢＥも大になってこのトランジスタ５がオン状
態に切換わる。これによりＩＧＢＴＩのゲート電圧ｅｇ
はツェナダイオード６のツェナ電圧（この例では約ＴＶ
）に制限される。これにより主回路の過大電流ｉ０はＩ
ＧＢＴｌのゲート電圧ｅｇの低下に比例して低減され、
ＩＧＢＴＩの破壊に至るまでの時間を長くすることがで
きる。従って第５図のような構成の、さほど高速でない
ゲート電圧オフ回路を用いても、充分、主回路短絡保護
を行うことができる。 次に第２図、第３図は第１図の回路にさらに、ＩＣ；Ｂ
ＴＩのオフ時のいわゆるｄｖ／ｄｔによる誤ったクーン
オン（但しこのＶはこの例ではコレクタ・エミッタ電圧
ｅｃＥに相当する）を防止するために、このＩＧＢＴＩ
のオフ時（つまり補助トランジスタ８がオン、同９がオ
フの時）にＩＧＢＴｌのゲートＧとエミッタ８間に逆バ
イアス電圧（この例では３〜４Ｖ）が加わるように、逆
バイアス電源１１を挿入した回路例である。 但し第２図のダイオード４は補助トランジスタ５、ツェ
ナダイオード６を介しての逆バイアス電源１１からの回
り込み防止用のダイオードである。 次に第４図はＩＧＢＴＩの両端電圧ｅＣＥを抵抗分圧手
段と異なる手段で検出する実施例であり、２１は小電流
容量の補助用絶ゲート素子としての補助Ｉ ＧＢＴ、３
１は前記の分圧抵抗３に代わる電圧検出抵抗である。そ
してこの補助Ｉ Ｇ Ｂ Ｔ２１と電圧検出抵抗３１と
の直列回路は、その抵抗３１側の端子がＩＧＢＴＩのエ
ミッタ已に接続される形でＩＧＢＴＩと並列に接続され
、かつＩＧＢＴＩおよび２１の各ゲートＧは互いに結合
されて一括駆動されるようになっている。 また第４図ではツェナダイオード６は補助トランジスタ
５のエミッタＥ側に挿入されている。 この回路ではＩＧＢＴＩのオン時には補助ＩＧＢＴ２１
もオン状態にあり、主回路電流ｉ０１の１部が抵抗３１
に流れて電圧ｅｃＥの部分電圧が抵抗３１の両端に表れ
る。 そして主回路電流＋０１が増加し、抵抗３１の両端に発
生する電圧が、ツェナダイオード６のツェナ電圧と補助
トランジスタ５のベースＢ・エミッタ８間電圧ｅＢＨと
の和よりも高くなった時、補助トランジスタ５はオン状
態となり、ＩＧＢＴＩのゲート電圧ｅｇは、はぼツェナ
ダイオード６のツェナ電圧まで降下する。この作用によ
ってＩ ＧＢＴｌの主端子間に流れる電流１０を押え、
ＩＧＢＴｌの電力破壊を防止することができる。 この第４図の回路では電圧検出抵抗３１によって生ずる
ジュール熱は第１図ないし第３図の分圧抵抗２のそれよ
り小さくできるメリットがある。 なお以上の各実施例において補助トランジスタ５はＦＥ
Ｔであってもよく、さらにＴ Ｇ Ｂ Ｔｌ、２１はＭ
ＯＳＦＥＴ、さらにＢｉ−ＭＯＳであってもよい。 また第４図においてＩＧＢＴＩと補助ＩＧＢＴ２１とは
、ｌチップ上に構成されていても、また別チップであっ
ても良い。
しての要部構成を示す回路図である。第１図において１
０はＩＧＢＴＩのゲートＧを駆動するための例えば１５
Ｖの直流電源（以下ゲート駆動電源という）、８．９は
このゲート駆動電源ｌＯの電圧を断続するための補助ト
ランジスタ、ｅＯはＩＧＢＴＩに対する駆動信号電圧で
ある。 正常時、駆動信号電圧ｅＤが“Ｈ”のときは補助トラン
ジスタ８．９はそれぞれオフ、オンの状態となり、ゲー
ト駆動電源１０の電圧が補助トランジスタ９．抵抗７を
介してＩＧＢＴＩのゲートＧ・エミッタ８間に印加され
、ＩＧＢＴＩはオン状態となり、そのコレクタＣ・エミ
ッタ８間には図外の主回路電源と主回路負荷とを介して
コレクタ電流としての主回路電流１０が流れる。 また逆に駆動信号電圧ｅＤが“Ｌ”のときは補助トラン
ジスタ８，９．はそれぞれオン、オフの状態となり、ゲ
ート駆動電源１０はＩＧＢＴＩのゲート回路から切離さ
れると同時に、ＩＧＢＴＩのゲートＧ・エミッタ８間は
抵抗７．補助トランジスタ８を介して短絡され、ＩＧＢ
ＴＩはオフ状態となる。このようにして駆動信号電圧ｅ
ＤによりＩＧＢＴｌは繰返し断続され主回路負荷に必要
な電流ｉｏが流れるようにする。 ところでＩＧＢＴＩのコレクタＣ・エミッタ８間に挿入
された分圧抵抗２と３およびＩＧＢＴＩのゲー）′Ｇ・
エミッタ８間に挿入されたツェナダイオード６と補助ト
ランジスタ５は主回路短絡保護のために本発明において
新たに付加されたものである。 即ち主回路電流１０が正常値であるときは、ＩＧＢＴＩ
のコレクタ・エミッタ間電圧ｅｃＥは小さく、この電圧
ｅｃＥを分圧抵抗２．３を介して分圧した該抵抗３間の
電圧、従って補助トランジスタ５のベースＢ、エミッタ
Ｅ間の電圧ｅＢＥも充分小さく補助トランジスタ５はオ
フのままである。これによりツェナダイオード６も不導
通のままで、ＩＧＢＴＩのゲートＧ・エミッタ８間電圧
（以下ゲート電圧と略す）ｅｇはこのツェナダイオード
６等によって何等の影響も受けず、ＩＧＢＴＩはほぼゲ
ート駆動電源１０の電圧（この例では約１５ｖ）に等し
い充分大きいゲート電圧ｅｇによって駆動され、そのコ
レクタ・エミッタ電圧ｅｃ［！も充分小さい値になり得
る。 しかし主回路短絡により主回路電流１０が過大となった
ときは、ＩＧＢＴＩのコレクタ・エミッタ電圧ｅｃＥも
大になり、従って補助トランジスタ５のベース・エミッ
タ電圧ｅＢＥも大になってこのトランジスタ５がオン状
態に切換わる。これによりＩＧＢＴＩのゲート電圧ｅｇ
はツェナダイオード６のツェナ電圧（この例では約ＴＶ
）に制限される。これにより主回路の過大電流ｉ０はＩ
ＧＢＴｌのゲート電圧ｅｇの低下に比例して低減され、
ＩＧＢＴＩの破壊に至るまでの時間を長くすることがで
きる。従って第５図のような構成の、さほど高速でない
ゲート電圧オフ回路を用いても、充分、主回路短絡保護
を行うことができる。 次に第２図、第３図は第１図の回路にさらに、ＩＣ；Ｂ
ＴＩのオフ時のいわゆるｄｖ／ｄｔによる誤ったクーン
オン（但しこのＶはこの例ではコレクタ・エミッタ電圧
ｅｃＥに相当する）を防止するために、このＩＧＢＴＩ
のオフ時（つまり補助トランジスタ８がオン、同９がオ
フの時）にＩＧＢＴｌのゲートＧとエミッタ８間に逆バ
イアス電圧（この例では３〜４Ｖ）が加わるように、逆
バイアス電源１１を挿入した回路例である。 但し第２図のダイオード４は補助トランジスタ５、ツェ
ナダイオード６を介しての逆バイアス電源１１からの回
り込み防止用のダイオードである。 次に第４図はＩＧＢＴＩの両端電圧ｅＣＥを抵抗分圧手
段と異なる手段で検出する実施例であり、２１は小電流
容量の補助用絶ゲート素子としての補助Ｉ ＧＢＴ、３
１は前記の分圧抵抗３に代わる電圧検出抵抗である。そ
してこの補助Ｉ Ｇ Ｂ Ｔ２１と電圧検出抵抗３１と
の直列回路は、その抵抗３１側の端子がＩＧＢＴＩのエ
ミッタ已に接続される形でＩＧＢＴＩと並列に接続され
、かつＩＧＢＴＩおよび２１の各ゲートＧは互いに結合
されて一括駆動されるようになっている。 また第４図ではツェナダイオード６は補助トランジスタ
５のエミッタＥ側に挿入されている。 この回路ではＩＧＢＴＩのオン時には補助ＩＧＢＴ２１
もオン状態にあり、主回路電流ｉ０１の１部が抵抗３１
に流れて電圧ｅｃＥの部分電圧が抵抗３１の両端に表れ
る。 そして主回路電流＋０１が増加し、抵抗３１の両端に発
生する電圧が、ツェナダイオード６のツェナ電圧と補助
トランジスタ５のベースＢ・エミッタ８間電圧ｅＢＨと
の和よりも高くなった時、補助トランジスタ５はオン状
態となり、ＩＧＢＴＩのゲート電圧ｅｇは、はぼツェナ
ダイオード６のツェナ電圧まで降下する。この作用によ
ってＩ ＧＢＴｌの主端子間に流れる電流１０を押え、
ＩＧＢＴｌの電力破壊を防止することができる。 この第４図の回路では電圧検出抵抗３１によって生ずる
ジュール熱は第１図ないし第３図の分圧抵抗２のそれよ
り小さくできるメリットがある。 なお以上の各実施例において補助トランジスタ５はＦＥ
Ｔであってもよく、さらにＴ Ｇ Ｂ Ｔｌ、２１はＭ
ＯＳＦＥＴ、さらにＢｉ−ＭＯＳであってもよい。 また第４図においてＩＧＢＴＩと補助ＩＧＢＴ２１とは
、ｌチップ上に構成されていても、また別チップであっ
ても良い。
本発明によれば絶縁ゲート素子のゲート・エミッタ回路
と並列にツェナダイオードと補助トランジスタとの直列
回路を設け、絶縁ゲート素子の主端子間電圧を検出する
電圧検出手段を介して、該主端子間電圧が所定値を越え
たとき前記補助トランジスタをオンし、絶縁ゲート素子
のゲート電圧を前記ツェナダイオードによって、より小
さい値に制限することとしたので、絶縁ゲート素子に過
大電流と、過大電圧とが同時に加わった時に絶縁ゲート
素子が破壊に至るまでの時間を（絶縁ゲート素子自身が
持つ電流制限機能を活用し、過大電流を低い値に押さえ
て）長くすることができ、従って周辺制御回路の応答速
度を高める必要がなく、つまりはノイズに強いゲート電
圧しゃ断回路を利用することができる。
と並列にツェナダイオードと補助トランジスタとの直列
回路を設け、絶縁ゲート素子の主端子間電圧を検出する
電圧検出手段を介して、該主端子間電圧が所定値を越え
たとき前記補助トランジスタをオンし、絶縁ゲート素子
のゲート電圧を前記ツェナダイオードによって、より小
さい値に制限することとしたので、絶縁ゲート素子に過
大電流と、過大電圧とが同時に加わった時に絶縁ゲート
素子が破壊に至るまでの時間を（絶縁ゲート素子自身が
持つ電流制限機能を活用し、過大電流を低い値に押さえ
て）長くすることができ、従って周辺制御回路の応答速
度を高める必要がなく、つまりはノイズに強いゲート電
圧しゃ断回路を利用することができる。
第１図ないし第４図はそれぞれ本発明の異なる実施例の
要部構成を示す回路図、第５図は従来の駆動回路である
。 １．２１：絶縁ゲート素子、（１： ＩＧＢＴ、２１：
補助ＩＧＢＴ） 、２，３ ：分圧抵抗、３１：電圧検
出抵抗、４：回り込み防止ダイオード、５，８゜９：補
助トランジスタ、６：ツェナダイオード、７：抵抗、１
０：ゲート駆動電源、１１：逆バイアス電源。 オＩＦＩＡ オ ２図 第３図 第４図 第５図
要部構成を示す回路図、第５図は従来の駆動回路である
。 １．２１：絶縁ゲート素子、（１： ＩＧＢＴ、２１：
補助ＩＧＢＴ） 、２，３ ：分圧抵抗、３１：電圧検
出抵抗、４：回り込み防止ダイオード、５，８゜９：補
助トランジスタ、６：ツェナダイオード、７：抵抗、１
０：ゲート駆動電源、１１：逆バイアス電源。 オＩＦＩＡ オ ２図 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １）制御用端子と第１および第２の主端子とを備え、前
記制御用端子と第１の主端子との間に駆動電圧を加える
と、前記第１および第２の主端子間が導通状態となり、
前記駆動電圧を断つと前記主端子間が阻止状態となる絶
縁ゲート素子において、少なくとも前記主端子間の順方
向電圧を含む電圧を検出する電圧検出手段を前記主端子
間を結ぶ電流路と並列の電流路内に設け、 前記駆動電流を阻止する極性に設けられ、かつこの駆動
電圧よりも低いツェナ電圧を持つツェナダイオードと、
前記駆動電圧を順方向とする補助トランジスタとの直列
回路を含む回路を、少なくとも前記制御用端子と第１の
主端子とを含む回路に並列に接続し、さらに 前記電圧検出手段の検出電圧を前記補助トランジスタの
駆動用端子に加え、 前記主端子間の順方向電圧が所定値を越えたとき前記補
助トランジスタがオンするように構成してなることを特
徴とする絶縁ゲート素子の駆動回路。 ２）特許請求の範囲第１項に記載の駆動回路において、 前記電圧検出手段は前記検出電圧を両端に発生する第１
の抵抗と分圧用の第２の抵抗との直列回路、または前記
絶縁ゲート素子と同時に駆動される可制御半導体装置と
前記第１の抵抗との直列回路を含むものであり、 前記検出電圧は前記補助トランジスタの駆動用端子間電
圧、または該電圧と前記ツェナ電圧との和の電圧に抗し
て印加されるものである、 ことを特徴とする絶縁ゲート素子の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63129863A JPH0756937B2 (ja) | 1988-01-18 | 1988-05-27 | 絶縁ゲート素子の駆動回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-7691 | 1988-01-18 | ||
| JP769188 | 1988-01-18 | ||
| JP63129863A JPH0756937B2 (ja) | 1988-01-18 | 1988-05-27 | 絶縁ゲート素子の駆動回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4253342A Division JPH0767073B2 (ja) | 1992-09-24 | 1992-09-24 | 絶縁ゲート素子の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01295520A true JPH01295520A (ja) | 1989-11-29 |
| JPH0756937B2 JPH0756937B2 (ja) | 1995-06-14 |
Family
ID=26342025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63129863A Expired - Lifetime JPH0756937B2 (ja) | 1988-01-18 | 1988-05-27 | 絶縁ゲート素子の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756937B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011176872A (ja) * | 2011-04-25 | 2011-09-08 | Fuji Electric Co Ltd | 半導体回路、インバータ回路および半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251323A (ja) * | 1985-04-30 | 1986-11-08 | Toshiba Corp | 静電誘導形自己消弧素子のゲ−ト駆動回路 |
| JPS61261920A (ja) * | 1985-05-15 | 1986-11-20 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔの過電流保護回路 |
-
1988
- 1988-05-27 JP JP63129863A patent/JPH0756937B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251323A (ja) * | 1985-04-30 | 1986-11-08 | Toshiba Corp | 静電誘導形自己消弧素子のゲ−ト駆動回路 |
| JPS61261920A (ja) * | 1985-05-15 | 1986-11-20 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔの過電流保護回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011176872A (ja) * | 2011-04-25 | 2011-09-08 | Fuji Electric Co Ltd | 半導体回路、インバータ回路および半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0756937B2 (ja) | 1995-06-14 |
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