JPS61251323A

JPS61251323A - 静電誘導形自己消弧素子のゲ−ト駆動回路

Info

Publication number: JPS61251323A
Application number: JP60092870A
Authority: JP
Inventors: Chihiro Okatsuchi; 千尋岡土
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-04-30
Filing date: 1985-04-30
Publication date: 1986-11-08
Anticipated expiration: 2009-10-26
Also published as: JPH0685496B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕・本発明は静電誘導形自己消弧−素子（以下ＢＩＦＥＴ
と言う）のゲート駆動回路に係り、特に過電流からの保
護に関する。

（発明の技術的背景とその問題点〕Ｂ　Ｉ　ＦＥＴは絶縁ゲートを有し、かつ、バイポーラ
モードで動作するＦＥＴ　（電界効果トランジスタ）で
あり、スイッチング時間が短く、オン電圧が小さいとい
う特徴を有している。従って、このバイポーラトランジ
スタやＭＯＳＦＥＴでは不可能とされた大電力の高周波
制御が可能となり、装置の小形化および低コスト化が図
られる。

第４図はＢ　Ｉ　ＦＥＴを使用した基本的なチョッパ回
路である。この第４図において、Ｂ　Ｉ　ＦＥＴ１およ
び負荷３の直列回路が直流電源２の両端に接続されてお
り、Ｂ　Ｉ　ＦＥＴ１をオン、オフ制御することによっ
て電源２から負荷３に電力を供給する。

ここで、Ｂ　Ｉ　ＦＥＴ１をオン、オフ制御するために
、ゲート電′ｍ４および５の直列回路と、ＮＰＮトラン
ジスタ６およびＰＮＰトランジスタ７の直列回路とを並
列接続すると共に、ゲート電源４および５の相互接合点
をＢＩＦＥＴＩのエミッタに、トランジスタ６および７
の相互接合点をＢＩＦＥＴｌのゲートにそれぞれ接続し
、さらに、トランジスタ６．７のベースが、駆！！！Ｉ
Ｊ　１圧の入力端子８に共通接続されている。

そして、この駆動電圧の入力端子８に正の信号を加える
とトランジスタ６がオンしてゲート電源４から正の電圧
がＢＩＦＥＴｌのゲートに供給され、このＢＩＦＥＴｌ
がターンオンする。また、入力端子８に負の信号を加え
るとトランジスタがオンしてＢ　Ｉ　ＦＥＴ１のゲート
に負の電圧が供給され、このＢ　ｒ　ＦＥＴＩがターン
オフする。

この場合、Ｂ　Ｉ　ＦＥＴ１のオン電圧、すなわち、オ
ン時のコレクタ・エミッタ電圧■。Ｅと、オン電流、す
なわち、オン時のコレクタ電流Ｉ。とは第５図（ａ）に
示す関係にあり、また、コレクタ・エミッタ電圧■。、
と、最大コレクタ電流Ｉ。）ＩＡＸは第５図（ｂ）に示
す関係にある。

この第５　ｒＭ　（ａ）、　（ｂ）から明らかなように
、ＢＩＦＥＴｌのゲート電圧ＶＧＥを高くして駆動する
ほどオン電圧Ｖ。Ｅは低くなり、これによってＢ　Ｉ　
ＦＥＴＩの電力損失を小さく抑えることができる。

ところで、第４図に示したチョッパ回路で負荷３の短絡
事故が発生した場合、Ｂ　Ｉ　ＦＥＴ１のコレクタ・エ
ミッタ間に、直流電源２の電圧がそのまま印加されるた
め、第５図（ｂ）に斜線で示した範囲の過電流が流れて
このＢＩＦＥＴＩを破壊させるごとが多い。

かかる負荷側の事故を考慮して過電流が流れないように
ゲート電圧ＶＧＥを低くして駆動すると逆に電圧ＶＣＦ
が増加してＢ　Ｉ　ＦＥＴ１の定常の電力損失が大きく
なるという問題点があった。

第６図はＢ　Ｉ　ＦＥＴのスイッチング特性で、同図（
ａ）に示すようにゲート電圧■ＧＥを負から正に変化さ
せると、コレクタ・エミッタ間電圧ｖＣＥは同図（ｂ）
に示すように王１時間だけ遅れて下降し始め、Ｔｆ待時
間て１０［Ｖ］以下に降下する。

高速のＢＩＦＥＴのＴ、は約０．５　［μＳ］。

Ｔ、（は約１［μＳ］である。

このように、Ｂ　ｒ　ＦＥＴにあってはゲート電圧ｖ６
Ｅに対して遅れてオン動作することがら、過電流が流れ
てコレクタ・エミッタ電圧ＶＣ４が高くなっているのか
、あるいは、スイッチングの過渡現象としてコレクタ・
エミッタ電圧Ｖ。Ｅ１ｆｉ高くなっているのかが判明し
ないと、短絡事故か否かの区別が難しいと言う問題点が
あった。

（発明の目的〕本発明は上記の問題点を解決するためになされたもので
、ＢＩＦＥＴを用いた装置の正常動作時の電力損失を低
く抑さえ得、かつ、負荷の短絡等により過電流が流れる
ときにその電流値を低く抑さえて破壊防止を図り得るＢ
ＩＦＥＴのゲート駆動回路の提供を目的とする。

〔発明の概要〕　　　゛この目的を達成するために本発明は、静電誘導形自己消
弧素子のコレクタ・エミッタ電圧を検出する第１の回路
と、この第１の回路の検出信号に基づき、前記静電ｖｇ
導導出自己消弧素子オン動作時のコレクタ・エミッタ電
圧が所定値を超え、かつ、前記り電誘導形自己消弧素子
のゲートにオン信号を加えた所定時間後に、前記ゲート
に加える電圧を低下させる第２の回路とを備えたことを
特徴とするものである。

〔発明の実施例〕

第１図は本発明の一実施例の構成を示す回路図で、第４
図と同一の符号を付したものはそれぞれ同−の要素を示
している。

この第１図において、ＢＩＦＥＴｌおよび負荷３は直流
？ｉｉ源２に直列接続される一方、この８１ＦＥＴ１を
オン、オフｉ！Ｊｉｌｔするために、ゲート電源４およ
び５の直列回路と、ＮＰＮトランジスタ６およびＰＮＰ
トランジスタ７の直列回路、すなわち、相補接続トラン
ジスタとが並列接続されている。

このうち、トランジスタ６．７のベースは入力端子８に
共通接続され、この入力端子８とゲート電源４．５の相
互接合点との間に、抵抗１０、コンデンサ１８、抵抗１
９および抵抗２０の直列回路と、抵抗１２、ホトカプラ
の発光側１３ａおよびトランジスタ１４の直列回路とが
接続されている。

また、トランジスタ６．７の相互接合点が抵抗１１を介
してＢＩＦＥＴｌのゲートに接続されており、さらに、
上述したトランジスタ１４のベースはダイオード１５を
介してゲート電源５の正極に接続されると共に、抵抗１
６を介してゲート電源５の負極に接続される他、抵抗１
７を介してＢ　Ｉ　ＦＥＴＩのコレクタにも接続されて
いる。

また、このトランジスタ１４のベースとゲート電Ｗ！５
の正極との闇にトランジスタ２１が設けられ、このトラ
ンジスタ２１のベースが上記抵抗１９．２０の相互接合
点に接続されている。

次に、ホトカプラの受光側１３ｂは抵抗２４を介して図
示しない正電源に接続され、このホトカプラの受光側１
３１）および抵抗２４の相互接合点に発生する電圧を論
理レベルに変換すると共に、遅れ要素を介して出力する
ラッチ回路２３が設けられている。また、ラッチ回路２
３の出力と制御信号ｖｇとの論理積をとって、上述した
抵抗１０、コンデンサ１８の相互接合点に印加するＡＮ
Ｄ回路２２が設けられている。

上記の如く構成きれた本実施例の作用を第２図のフロー
チャートをも参照して以下に説明する。

なお、第２図（ａ）　〜（ｄ）はそれぞれＢ　Ｉ　ＦＥ
Ｔ１のゲート電圧ｖ、Ｅ１トランジスタ２１のオン、オ
フ状態、ＢＩＦＥＴＩのコレクタ・エミッタ電圧、およ
び８ＩＦＥＴ１のコレクタＮ流をそれぞれ示し、各図中
、実線は負荷３が正常時のもの、破線は負荷３が短絡若
しくは短絡に近い状態のものを示している。

先ず、負荷３が正常の状態であるとして、時刻１ｏにお
いてＡＮＤ回路２２から出力される駆動信号Ｖ、が負か
ら正に変化すると、微分回路を形成するコンデンサ１８
および抵抗１９によって決定される所定時間、すなわち
、時刻ｔ３までトランジスタ２１にベース電流が供給さ
れてオンになる。トランジスタ２１がオンになるとトラ
ンジスタ１４のベース・エミッタ間が短絡されるため、
このトランジスタ１４はオフせしめられホトカプラの発
光側に電流は流れない。したがって、トランジスタ６．
７のベースに共通接続された端子８の電圧ｖ８が正にな
ると共に、これがトランジスタ６によって増幅された後
、ＢＩＦＥＴｌにゲート電圧ＶＧＥが印加される。この
とき、ＢＩＦＥＴｌは前述したように王１時間だけ遅れ
てオンすることから、時刻ｔ１にてオン動作を開始し、
時刻ｔ２にてオン動作を終了する。

続いて、時刻ｔ３においてトランジスタ２１はオフする
が、このトランジスタ１４のベース・エミッタ間には、
ダイオード１５および抵抗１６を流れる電流によって逆
バイアスが印加されるため、ＢＩＦＥＴｌのコレクタか
ら抵抗１７を通してこれ以上の電流が流れな・い限りト
ランジスタ１４がオン動作することはない。

この場合、抵抗１７としては、ＢＩＦＥＴｌのコレクタ
・エミッタ電圧■。Ｅが直流電源２の約１０％になった
ときトランジスタ１４をオンさせるものが選ばれている
。

かくして、トランジスタ２１がオフになったとしても、
トランジスタ１４はオンしないので制御信号■。が正で
ある期間、ＢＩＦＥＴｌのゲート電圧■ＧＥは正電圧に
保持され、負荷電流としてのコレクタ電流■。は図示し
たように流れる。このとき、ＢＩＦＥＴｌのコレクタ・
エミッタ電圧■ＣＥは１［■］以下であり、したがって
、ＢＩＦＥＴＩは低損失状態で運転される。

次に、負荷３が短絡に近い状態であるとして、時刻ｔ。

において駆動信号ｖｓが負から正に変化すると、時刻ｔ
１でＢ　Ｉ　ＦＥＴがオン動作を開始すると共に、コレ
クタ電流Ｉ　′が急速に増大する。そして、Ｂ　Ｉ　Ｆ
ＥＴＩに定格電流の３〜６倍のコレクタ電ＩＩ（Ｈ’　
が流れると、コレクタ・エミッタ電圧Ｖ。、′も急激に
増加し、さらに、このコレツ、り・エミッタ電圧■ｃＥ
′　によって、抵抗１６の抵抗値とゲート電源５の電圧
によって定まるバイアス電流以上の電流が抵抗１７に流
れるとトランジスター４がオン動作する。このように、
トランジスター４がオンすることにより、駆動信号■８
は抵抗１０および抵抗１２によって分圧され、Ｂ　Ｉ　
ＦＥＴ１のゲート電圧Ｖ　ＧＥ’　は時刻ｔ４にて半分
以下に降下する。

また、ゲート電圧■６．′が低下するとＢＩＦＥＴＩは
、第５図の特性図から明らかなように、コレクタ電流■
ｃが小さく、コレクタ・エミッタ電圧が増加する領域に
移り、しかも、この領域では定電流特性を示すことから
ＢＩＦＥＴｌのコレクタ電流１０′は急速に減少する。

一方、トランジスタ１４がオンしたことによりホトカブ
ラの発光側１３ａに電流が流れると共に、受光側１３ｂ
がオン動作してラッチ回路２３の入力レベルを降下させ
る。ここで、ラッチ回路２３は遅れ要素を持っているの
で、時刻ｔ５にてその出力が“Ｌ”レベルに変化する。

したがって、ＡＮＤ回路２２に“Ｈ”レベルの制御信号
Ｖｇが加えられていたとしても、この時点で駆動信号■
、は“Ｌ”レベルに変化する。この結果、Ｂ　Ｉ　ＦＥ
Ｔ１のゲート電圧■。、′は負になって事故電流が遮断
されると共に、時刻ｔ６にてコレクタ電流■ｃ′は完全
に零になる。

なお、ラッチ回路２３が遅れ要素を備えている理由は、
誤動作防止を図ることはもちろんのこと、第２図中の時
刻ｔ４において先ず事故電流を減少させ、統いて時刻ｔ
５にてコレクタ電流を零にするという２段階のしゃ断動
作にてしゃ断時のサージ電圧を減少させることにある。

ここで、時刻ｔｏと時刻ｔ３との間隔を２〜３［μＳ］
に、時刻ｔ　と時刻ｔ５との間隔を５〜１０［μＳ］に
設定したとき、極めて有効であった。

第３図は本発明の他の実施例の要部の構成を示す回路図
で、第１図と同一の符号を付したものはそれぞれ同一の
要素を示している。そして、コンデンサ１８、抵抗１９
および抵抗２０に流れる電流、すなわち、時定数を持っ
た充電電流に比例した％ｉｌをダイオード１５に流すべ
く、トランジスタ２１のエミッタを、抵抗３０を介して
、ゲート電源５の負極に接続すると共に、このゲート電
源５の正極に接続された抵抗２０の一端をゲート電源５
の負極に接続替えした点が第１図と異なっている。

この第３図において、トランジスタ２１のコレクタ電流
は、駆動信号■、が正になった瞬間に増太し、その後は
指数関数的に減少する。これは、Ｂ　Ｉ　ＦＥＴのオン
特性に従ってコレクタ・エミッタ電圧■。、が減少する
ことに近似せしめたもので、負荷側の事故をより早く検
出し得るという新たな効果がある。

第３ａ図は本発明のもう一つ他の実施例の主要部の構成
を示す回路頭で、第１図中のコンデンサ１８、抵抗１８
．１９およびトランジスタ２１でなる回路を除去し、こ
の代わりにコンデンサ４０を抵抗１０に並列接続したも
のである。

第３ｂ図はこの実施例の作用を説明するためのタイムチ
ャートで、同図（ａ）、　（ｂ）、　（Ｃ）はそれぞれ
ＢＩＦＥＴＩのゲート電圧、ＢＩＦＥＴＩのコレクタ・
エミッタ電圧、ＢＩＦＥＴｌのコレクタ電流をそれぞれ
示し、このうち、実線は負荷３の正常時のもの、破線は
負荷３の短絡時のものである。

この実施例では時刻１ｏにおいてトランジスタ１４はオ
ン状態にあるが、駆動信号ｖ８が正になるとコンデンサ
４０の充Ｗｉ電流により駆動電圧■　は瞬間的に駆動信
号■８と同電位になる。負荷側が短絡の場合にはコレク
タ電流Ｉ　′は急増Ｃし、コレクタ・エミッタ電圧Ｖ　′は低ドしないＥのでトランジスター４はオン状態を継続する。一方、ゲ
ート電圧■ＧＥ′は、コンデンサ４０の充電電流が減少
するに従って低下し、時刻ｔ４で略定常時と等しくなっ
てコレクタ電流Ｉ　′を減少させる。

なお、負荷３が正常な場合には、時刻ｔ１にてＢ　Ｉ　
ＦＥＴ１がオンしてコレクタ・エミッタ電圧■　が低下
するので、ゲート電圧Ｖ。、は僅かに低Ｅ下した後、正常電圧に復帰し、ＢＩＦＥＴｌのコレクタ
・エミッタ電圧ＶＣＥは完全に飽和した低い値となり、
これによって低損失での運転が可能になる。

なお、上記実施例では相補接続されたトランジスタ６．
７のベースに、抵抗１２、ホトカブラの発光側１３ａ１
トランジスター４でなる電圧調整回路を接続したが、電
力損失が余り問題にならない程度であれば、この電圧調
整回路をトランジスタ６．７の相互接合点に接続しても
よい。

なおまた、上記実施例のようにＢ　Ｉ　ＦＥＴのオン動
作時のコレクタ・エミッタ電圧が所定値を超えたとき、
ゲート電圧を低下させることは、本来ＢＩＦＥＴに限ら
ず他の一般的なＦＥＴの過電流保護にも応用し得るもの
である。

〔発明の効果〕

以上の説明によって明らかな如く、本発明によれば、Ｂ
ＩＦＥＴのコレクタ・エミッタ電圧を検出する第１の回
路と、この第１の回路の検出信号に基づき、Ｂ　Ｉ　Ｆ
ＥＴのオン動作時のコレクタ・エミッタ電圧が所定値を
超え、かつ、ゲートにオン信号を加えた所定時間後にゲ
ート電圧を低下させる第２の回路とを備えているので、
ＢＩＦＥＴのターンオン直後にはこれらの回路を無効に
して事故電流を速やかに減少させ、事故が継続する場合
には事故電流を減流遮断させることができる。

この結果、ＢＩＦＥＴを用いた装置の正常動作時の電力
損失を低く抑さえると共に、短絡時の過電流を速やかに
減少させてＢＩＦＥＴを安全に保護することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す回路図、第２図
は同実施例の作用を説明するためのタイムチャート、第
３図は本発明の他の実施例の要部の構成を示す回路図、
第３ａ図は本発明のもう一つ他の実施例の要部の構成を
示す回路図、第３ｂ図は同実施例の作用を説明するため
のタイムチャート、第４図は静電誘導形自己消弧素子の
従来のゲート駆動回路図、第５図は静Ｉｆ誘導形自己消
弧素子の特性図、第６図はこの静電誘導形自己消弧素子
のスイッチング特性図である。１・・・静電誘導形自己消弧素子、２・・・直流電源、
３・・・負荷、４．５・・・ゲート電源、６，７，１４
゜２１・・・トランジスタ、１０．１２．１９・・・抵
抗、１３ａ・・・ホトカブラの発光側、１３ｂ・・・ホ
トカブラの受光側、１８．４０・・・コンデンサ、２２
・・・。ＡＮＤ回路、２３・・・ラッチ回路。第１図第２図第３図第４図第３ｑ図マト　ロΔ発へ酸鍼々手続補正書昭和６０年１り月／タ日

Claims

【特許請求の範囲】１、静電誘導形自己消弧素子のコレクタ・エミッタ電圧
を検出する第１の回路と、この第１の回路の検出信号に
基づき、前記静電誘導形自己消弧素子のオン動作時のコ
レクタ・エミッタ電圧が所定値を超え、かつ、前記静電
誘導形自己消弧素子のゲートにオン信号を加えた所定時
間後に、前記ゲートに加える電圧を低下させる第２の回
路とを備えたことを特徴とする静電誘導形自己消弧素子
のゲート駆動回路。２、前記第２の回路はコンデンサおよび抵抗でなる微分
回路を含み、この微分回路によって前記オン信号を微分
する間、前記ゲートに加える電圧を低下させる動作を抑
止することを特徴とする特許請求の範囲第１項記載の静
電誘導形自己消弧素子のゲート駆動回路。３、前記第２の回路は、コンデンサおよび抵抗の並列回
路と、前記第１の回路の出力によって抵抗値が変化する
抵抗回路との直列回路によってゲート電圧のオン信号を
分圧し、得られた電圧を直接または増幅して前記ゲート
に印加することを特徴とする特許請求の範囲第１項記載
の静電誘導形自己消弧素子のゲート駆動回路。