CN110739951A - 用于驱动晶体管器件的方法和电子电路 - Google Patents

Abstract

公开了一种用于驱动晶体管器件的方法和电子电路。该方法包括：在晶体管器件(1)的导通状态下，将晶体管器件(1)的驱动电压(V_GS)从最大电压电平(V_MAX)降至高于晶体管器件(1)的阈值电压电平(V_TH)的中间电压电平(V_INT)；在预定时间段(T_INT)内保持中间电压电平(V_INT)；以及在预定时间段(T_INT)之后将驱动电压(V_GS)降至阈值电压电平(V_TH)以下，以将晶体管器件切换到截止状态。

Description

用于驱动晶体管器件的方法和电子电路

技术领域

本公开总体上涉及用于驱动晶体管器件的方法以及具有被配置为驱动晶体管器件的驱动电路的电子电路。

背景技术

晶体管器件(诸如MOSFET(金属氧化物场效应晶体管))被广泛用作各种类型的应用(诸如汽车、工业、家庭或消费电子应用)中的电子开关。不可避免地，包括用作电子开关的晶体管器件的电子电路进一步包括与晶体管器件的负载路径串联的寄生电感。这种寄生电感可源于将晶体管器件连接至电子电路中的其他器件的连接线。当晶体管器件从其传导电流的导通状态切换到其阻塞的截止状态时，寄生电感可引起晶体管器件的负载路径电压的电压尖峰。

期望减少这种电压尖峰。

发明内容

一个示例涉及一种方法。该方法包括：在晶体管器件的导通状态中，将晶体管器件的驱动电压从最大电压电平降至高于晶体管器件的阈值电压电平的中间电压电平，并且在预定时间周期内保持中间电压电平。该方法进一步包括：在预定时间周期之后，将驱动电压降至阈值电压电平以下，以将晶体管器件切换到截止状态。

另一示例涉及一种具有驱动电路的电子电路。该驱动电路被配置为：在晶体管器件的导通状态下，将晶体管器件的驱动电压从最大电压电平降至高于晶体管器件的阈值电压电平(V_TH)的中间电压电平，在预定时间周期内保持中间电压电平，并且在预定时间周期之后将驱动电压降至阈值电压电平以下，以将晶体管器件切换到截止状态。

附图说明

下面参考附图解释示例。这些附图用于示出特定原理，使得仅示出用于理解这些原理所需的方面。附图没有按比例绘制。在附图中，相同的参考标号表示相似的特征。

图1示出了包括晶体管器件和被配置为驱动该晶体管器件的驱动电路的电子电路的一个示例；

图2A-图2C示出了晶体管器件如何可连接至至少一个负载的不同示例；

图3A-图3B示出了晶体管器件是半桥的两个晶体管器件中的一个的不同示例；

图4是示出了用于驱动晶体管器件的方法的一个示例的流程图；

图5示出了根据图4的方法驱动的晶体管器件和以常规方式驱动的晶体管器件的导通电阻、负载路径电压和驱动电压的时序图；

图6示出了包括控制电路、接通电路和断开电路的驱动电路的一个示例；

图7示出了图6所示驱动电路中出现的信号的信号图的示例；

图8示出了接通电路的一个示例；

图9示出了断开电路的一个示例；

图10示出了图9所示断开电路中出现的信号的信号图的示例；

图11示出了中间电压电路和断开电路的放电电路的一个示例；

图12A-图12B示出了中间电压发生电路的不同示例；

图13A-图13B示出了中间电压发生电路的进一步示例；

图14示出了中间电压发生电路的又一示例；

图15示出了根据另一示例的具有放电电路的断开电路；

图16示出了说明图15所示放电电路的功能的信号图；

图17示出了图16所示比较器电路的一个示例；

图18示出了图16所示比较器电路的另一示例；

图19示出了根据另一示例的具有放电电路的断开电路；

图20示出了说明图19所示放电电路的功能的信号图；

图21示出了用于驱动晶体管器件的修改方法的流程图；

图22示出了根据图21所示方法操作的晶体管器件的驱动电压的信号图；

图23示出了被配置为根据图21所示的方法操作晶体管器件的驱动电路的断开电路的一个示例；

图24示出了图23所示的断开电路的修改；

图25示出了图24所示的断开电路的功能的信号图；

图26是示出图4所示方法的修改的流程图；

图27示出了根据图26所示方法驱动的晶体管器件的驱动电压和负载路径电压的信号图；

图28示出了被配置为根据图26所示的方法驱动晶体管器件的驱动电路的一个示例；

图29示出了图28所示的接通电路的一个示例；

图30示出了图28所示的断开电路的一个示例；以及

图31示出了图28所示的断开电路的另一示例。

具体实施方式

在以下详细描述中参考附图。附图构成说明书的一部分，并且出于说明的目的示出了如何可使用和实施本发明。应理解，除非另有特别说明，否则本文所述的各种实施例的特征可相互组合。

图1示出了包括晶体管器件1和驱动电路2的电子电路的一个示例。晶体管器件1被配置为根据在驱动输入处接收的驱动电压V_GS而导通或截止，并且驱动电路2被配置为基于由驱动电路2接收的驱动信号S_DRV生成驱动电压V_GS。在图1所示的示例中，晶体管器件1的驱动输入由晶体管器件的控制节点G和第一负载节点S形成。晶体管器件1还包括第二负载节点D，其中第一负载节点S和第二负载节点D形成晶体管器件1的负载路径D-S。

根据一个示例，晶体管器件1是MOSFET(金属氧化物半导体场效应晶体管)。应注意，本文所使用的术语MOSFET是指具有绝缘栅电极的任何类型的场效应晶体管(通常称为IGFET)，与栅电极是否包括金属或其他类型的导电材料无关并且与栅极电介质是否包括氧化物或其他类型的介电绝缘材料无关。图1所示的晶体管器件1的电路符号表示n型增强MOSFET。然而，这只是为了说明的目的。也可以使用任何其他类型的MOSFET，诸如p型增强MOSFET、p型耗尽MOSFET、n型耗尽MOSFET或任何其他类型的场效应晶体管，诸如IGBT(绝缘栅双极晶体管)或JFET(结型场效应晶体管)。

在MOSFET中，控制节点G也被称为栅极节点，第一负载节点S也被称为源极节点，第二负载节点D也被称为漏极节点，并且驱动电压V_GS也被称为栅极-源极电压。尽管图1所示的晶体管器件1不限于实施为MOSFET，但术语栅极节点G、源极节点S和漏极节点D将在下文分别用于表示控制节点、第一负载节点和第二负载节点。此外，尽管在图1所示的MOSFET中，驱动输入由栅极节点G和源极节点S形成，但这仅是一个示例。根据附加示例(未示出)，驱动输入由栅极节点和与源极节点不同的辅助源极节点形成。例如，电阻器可连接至源极节点，并且驱动输入可由栅极节点和电阻器远离源极节点的电路节点形成。

具有晶体管器件1和驱动电路2的电子电路可用作各种类型的电子电路中的电子开关。在图2A至图2C中示出了电子电路如何可用作电子开关的一些示例。为了便于说明，在这些附图中仅示出了晶体管器件1并且省略了驱动电路2。参考图2A，电子电路可被用作低侧开关。在这种情况下，晶体管器件1的负载路径D-S连接在负载Z和第一电源节点(其中负电源电位或接地电位GND可用)之间。具有晶体管器件1的负载路径D-S和负载Z的串联电路连接在第一电源节点和第二电源节点(其中正电源电位V++可用)之间。

在图2B所示的示例中，电子电路被用作高侧开关。在该示例中，晶体管器件1的负载路径D-S连接在第二电源节点(其中正电源电位V++可用)和负载Z之间，其中负载Z连接在第一电源节点和负载路径D-S之间。

根据图2C所示的另一示例，负载路径D-S连接在两个负载Z₁、Z₂之间，其中包括负载Z₁、Z₂和负载路径D-S的串联电路连接在第一电源节点和第二电源节点之间。

参考图3A和图3B，负载Z可包括又一晶体管器件Z₃，其负载路径与晶体管器件1的负载路径D-S串联连接，使得晶体管器件1和又一晶体管器件Z₃形成半桥。晶体管器件1和又一晶体管器件Z₃的负载路径共用的电路节点形成半桥的输出OUT。在图3A所示的示例中，晶体管器件1形成半桥的高侧开关，而在图3B所示的示例中，晶体管器件1形成半桥的低侧开关。图3A和图3B所示类型的半桥可以各种方式用于用交流电压供应连接至输出OUT的负载电路(图3A和图3B中未示出)。由这种半桥提供的交流电压在低侧开关断开且高侧开关接通时具有第一电压电平，并且在低侧开关接通且高侧开关断开时具有第二电压电平。

不可避免地，将晶体管器件1的负载路径D-S连接至电源节点或负载的连接线具有电感，其也可以称为寄生电感。这种连接线可以各种方式实施。这些连接线可包括其上可安装晶体管器件的印刷电路板(PCB)的迹线。根据一个示例，晶体管器件包括布置在壳体(封装)中的半导体主体(管芯)，壳体(封装)包括内部金属化层和位于封装外表面处的接触焊盘或支腿。这种金属化层、接触焊盘或支腿也可以包括寄生电感。在图1中，这些寄生电感由连接至漏极节点D的第一电感器L_P1和连接至晶体管器件1的源极节点S的第二电感器L_P2表示。

参照上述，晶体管器件1可以在导通或截止状态下操作。“导通状态”是晶体管器件1传导不同于零的负载电流I_DS的操作状态，而“截止状态”是负载电流I_DS基本为零的操作状态(使得最多可流动例如几微安(μA)的泄漏电流)。导通状态下的负载电流I_DS的电流水平取决于由具有晶体管器件1和至少一个负载和负载类型的串联电路接收到的电源电压。当晶体管器件1从导通状态切换到截止状态时，与负载路径D-S串联的寄生电感Lp1、Lp2可导致晶体管器件1的负载路径电压(漏极-源极电压)V_DS的电压过冲。“负载路径电压D-S”是漏极节点D和源极节点S之间的电压。一般地，负载电流I_DS下降越快且寄生电感L_p1、L_p2越高，这些电压过冲越高。

仅为了解释的目的，假设晶体管器件1截止之前的负载电流I_DS为50安培(A)，晶体管器件1截止时负载电流I_DS以60A/ns的速率减小，并且总寄生电感(由L_p1+L_p2给出)为300皮亨(pH)。在这种情况下，当晶体管器件1截止时，会出现18伏(V)(＝60A/ns·300pH)的电压尖峰。晶体管器件1必须维持过渡阶段期间发生的电压尖峰加上电源电压，其在图2A至图2C所示示例中由第二电源节点和第一电源节点之间的电压给出。例如，如果电源电压为12V且电压尖峰为18V，则晶体管器件1必须维持30V的电压，其是电源电压的2.5倍。如果晶体管器件1被设计为仅维持电源电压加上安全裕度电压，则在截止晶体管器件1时发生的高电压可在雪崩模式下操作晶体管器件1。然而，在雪崩模式下重复操作晶体管器件1会导致晶体管器件不可逆的性能劣化。这种性能劣化可包括晶体管器件1的导通电阻的增加。“导通电阻”是导通状态下的漏极节点D和源极节点S之间的电阻。另一方面，设计晶体管器件1使其能够维持之前解释的截止场景期间发生的高电压，与具有较低电压阻断能力的晶体管器件相比增加了晶体管器件的导通电阻，或者增加晶体管器件的尺寸并由此增加成本。晶体管器件增加的尺寸又与晶体管器件降低的开关速度相关联，即，晶体管器件从导通状态切换到截止状态的速度较慢，反之亦然。因此，期望减少在截止晶体管器件1时可能出现的电压过冲。

在图4所示的流程图中示出了能够降低这种电压过冲的方法的一个示例。参考图4，该方法包括将晶体管器件1的驱动电压V_GS从最大电压电平V_MAX降至高于晶体管器件1的阈值电压电平V_TH的中间电压电平V_INT(参见图4中的101)。该方法还包括：在预定时间段T_INT内保持中间电压电平V_INT(参见102)，并且在预定时间周期之后将驱动电压V_GS降至阈值电压电平V_TH以下。在下文中，具有最大(电压)电平的驱动电压V_GS也被称为最大驱动电压V_MAX，具有中间(电压)电平的驱动电压V_GS也被称为中间驱动电压V_INT，并且具有阈值电压电平的驱动电压也被称为阈值电压V_TH。“阈值电压电平V_TH”是晶体管器件在驱动电压V_GS增加时开始传导或者在驱动电压V_GS减小时停止传导的电压电平。

在图5中示出了图4所示方法的效果，图5示出了根据图4所示方法驱动的晶体管器件的负载路径电阻R_DS、负载路径电压V_DS和驱动电压V_GS的信号图。“负载路径电阻R_DS”是漏极节点D和源极节点S之间晶体管器件1的电阻。此外，图5示出了以传统方式驱动的晶体管器件中发生的对应信号的信号图。更具体地，图5所示的曲线301、302和303示出了根据图4所示方法驱动的晶体管器件的负载路径电阻R_DS、负载路径电压V_DS和驱动电压V_GS，并且曲线201、202和203示出了以传统方式驱动的晶体管器件的负载路径电阻R_DS、负载路径电压V_DS和驱动电压V_GS。当驱动电压V_GS具有最大电平V_MAX时，负载路径电阻R_DS最小。负载路径电阻R_DS的最小值通常被称为导通电阻。根据一个示例，晶体管器件的导通电阻为几毫欧姆(mΩ)甚至更低，并且截止状态下的负载路径电阻R_DS为几百千欧姆(kΩ)至几兆欧姆(MΩ)。当驱动电压V_GS达到阈值电压时，负载路径电阻R_DS介于最小值和最大值之间。

参考图1，晶体管器件包括栅极节点G和源极节点S之间的内部电容C_GS(通常称为栅极-源极电容)。驱动电压V_GS(通常称为栅极-源极电压)是栅极-源极电容C_GS两端的电压。如图5的曲线201、202、203所示，以传统方式驱动晶体管器件1包括快速地放电栅极-源极电容C_GS，从而快速地降低驱动电压V_GS。由于所谓的米勒效应，驱动电压V_GS保持在驱动电压V_GS最终降至零之前暂时基本由阈值电压V_TH给出的电压电平。在导通状态下，负载路径电阻R_DS较低，在驱动电压V_GS达到阈值电压V_TH之前开始增加，并且在驱动电压V_GS达到阈值电压V_TH之后显著增加。导通电阻R_{DS_ON}的这种快速增加与驱动电压V_DS的快速增加和负载电流I_DS的快速下降相关联(图5中未示出)。负载电流I_DS的这种快速下降导致之前解释的电压过冲。在图5所示的示例中，在负载路径电压V_DS的寄生振荡的第一周期期间发生最大电压过冲，其中该寄生振荡是由晶体管器件1的寄生电感L_p1、L_p2和输出电容C_DS形成的寄生振荡电路引起的。“输出电容C_DS”是晶体管器件1的漏极节点D和源极节点S之间的电容C_DS。这种寄生振荡的频率可以在几百兆赫(MHz)的范围内。根据一个示例，当驱动电压V_GS具有最大电平V_MAX时，导通电阻RDS_ON为几毫欧姆(mΩ)。

参考图5所示的曲线301和303，在预定时间周期内将驱动电压V_GS保持在中间电平V_INT包括：在高于导通电阻(其是晶体管器件1在最大驱动电压V_MAX下操作时的负载路径电阻)但低于阈值电压V_TH下的负载路径电阻的负载路径电阻下操作晶体管器件1。在晶体管器件1最终截止之前，在中间驱动电压V_INT下操作晶体管器件1耗散了存储在寄生电感L_P1、L_P2中的一些能量。以这种方式，寄生振荡的最大幅度减小，如图5中的曲线302所示。

根据一个示例，中间电压电平V_INT介于阈值电压电平V_TH的1.01倍和10倍之间，特别是介于1.1倍和3倍之间。根据一个示例，中间电压电平V_INT基本恒定。根据另一示例，在预定时间段T_INT期间，中间电压电平V_INT减小。即，中间电压电平V_INT在预定时间段T_INT的开始处具有较高电平V_{INT_H}且在预定时间段T_INT的结尾处具有较低电平V_{INT_L}。根据一个示例，较高电平V_{INT_H}小于较低电平V_{INT_L}的1.3倍、1.2倍、1.1倍、1.05倍或1.01倍。根据一个示例，预定时间周期在0.1纳秒(ns)到10纳秒之间，特别是1纳秒和2纳秒之间。

根据一个示例，选择中间电压电平V_INT，使得与中间电压V_INT相关联的负载路径电阻R_{DS_INT}由下式给出：

以有效地抑制寄生振荡，其中Lp_TOT是与晶体管器件1串联连接的总寄生电感，C_DS是输出电容值，以及c是比例系数。在图1所示的示例中，总寄生电感Lp_TOT由寄生电感L_p1、L_p2之和给出(Lp_TOT＝Lp1+Lp2)。根据一个示例，c从0.01和10之间的范围中选择，特别是0.02和5之间或0.5和2之间。当驱动电压V_GS具有中间电平时，与中间电压V_INT”相关联的负载路径电阻R_{DS_INT}是晶体管器件1的负载路径电阻。

根据一个示例，选择中间电压等级V_INT，使得与中间电压V_INT相关联的负载路径电阻R_{DS_INT}介于0.01欧姆和1000欧姆之间。根据一个示例，该负载路径电阻R_{DS_INT}高于0.1欧姆或者甚至高于0.5欧姆，并且低于500欧姆或者甚至低于100欧姆。根据另一示例，该负载路径电阻R_{DS_INT}在1欧姆和5欧姆之间或1欧姆和2欧姆之间的范围内。

图6示出了被配置为根据图4所示的方法操作晶体管器件1的驱动电路2的一个示例。更具体地，图6所示的驱动电路2被配置为根据图4所示的方法断开晶体管器件1。

参照图6，驱动电路2包括控制电路3、接通电路4、断开电路5、第一输出节点21和第二输出节点22。驱动电路2的第一输出节点21和第二输出节点22连接至晶体管器件1的驱动输入。更具体地，在图6所示的示例中，第一输出节点21连接至栅极节点G，并且第二输出节点22连接至晶体管器件1的源极节点S。驱动电压V_GS是驱动电路2的第一输出节点21和第二输出节点22之间的电压。

接通电路4连接在驱动电路2的第一输出节点21和驱动电路2的电源节点23之间，并且断开电路5连接在驱动电路2的第一输出节点21和第二输出节点22之间。在电源节点23处，可使用参考第二输出节点22的电源V+。根据一个示例，电源电压V+由连接在电源节点23和第二输出节点22之间的电压源24生成。该电压源24仅在图6中示意性示出。根据一个示例，电压源包括自举(bootstrap)电路。电压源24可集成在驱动电路2中，或者可以是外部电压源，使得电源节点23可以是驱动电路2的内部电路节点或外部电路节点。根据一个示例，电源电压的电压电平等于最大电压电平V_MAX。

控制电路3被配置为接收驱动信号S_DRV，并基于驱动信号S_DRV控制接通电路4和断开电路5的操作。根据一个示例，驱动信号S_DRV具有导通电平和截止电平中的一个，其中导通电平指示期望导通晶体管器件1，而截止电平指示期望截止晶体管器件1。根据一个示例，控制电路3在驱动信号S_DRV具有导通电平时激活接通电路4并且去激活断开电路以接通晶体管器件1，并且控制电路3在驱动信号S_DRV具有截止电平时激活断开电路5并且去激活接通电路4以断开晶体管器件1。通过控制电路3激活或去激活接通电路4包括：由控制电路3生成第一控制信号S4并被接通电路4接收。此外，通过控制电路3激活或去激活断开电路5包括：由控制电路3生成第二控制信号S5并被断开电路5接收。控制电路3的功能如图7所示，图7示出了驱动信号S_DRV以及第一和第二控制信号S4、S5的信号图的示例。

参考图7，当驱动信号S_DRV具有导通电平时，控制电路3通过生成第一控制信号S4的激活电平来激活接通电路4并且通过生成第二控制信号S5的去激活电平来去激活断开电路5。同样地，当驱动信号S_DRV具有截止电平时，控制电路3通过生成第一控制信号S4的去激活电平来去激活接通电路4并且通过生成第二控制信号S5的激活电平来激活断开电路5。在下文中，第一和第二控制信号S4、S5的激活电平也被称为导通电平，并且第一和第二控制信号S4、S5的去激活电平也被称为截止电平。仅为了说明的目的，驱动信号S_DRV的导通电平以及第一和第二控制信号S4、S5的激活电平为高信号电平，并且驱动信号S_DRV的截止电平以及第一和第二控制信号S4、S5的去激活电平为低信号电平。

图8示出了接通电路4的一个示例。在该示例中，接通电路4包括连接在电源节点23和第一输出节点21之间的电子开关41。该电子开关41通过由接通电路4接收的控制信号S4控制，并且在控制电路S4具有导通电平时接通。当电子开关41接通时，驱动电压V_GS的电压电平实质上等于栅极-源极电容C_GS已经充电之后的电源电压V+的电压电平。根据一个示例，电源电压V+的电压电平是最大电压电平V_MAX，使得当接通电路被激活时，驱动电压V_GS具有最大电压电平V_MAX。可选地，电流源42与电子开关41串联连接。该可选的电流源限定了由接通电路4驱动进入栅极-源极电容C_GS的驱动电流的电流水平。因此，可选电流源42限定了栅极-源极电容C_GS充电到最大电平的速度，因此限定了晶体管器件1从断开状态切换到接通状态的速度。根据另一示例，省略了电流源，并且充电电流由电子开关41的电源电压和不可避免的导通电阻(即接通状态下的电阻)限定。可以设计电子开关41，使其包括期望的导通电阻，以便限定(最大)充电电流。电子开关41可使用任何类型的电子开关来实施。根据一个示例，电子开关41使用晶体管器件来实施。

图9示出了断开电路5的一个示例。参考图9，断开电路5包括中间电压电路6和放电电路7。中间电压电路6被配置为生成中间电压V_INT，并且放电电路7被配置为在中间电压阶段之后最终使栅极-源极电容C_GS放电，其中中间电压阶段是驱动电压V_GS保持为中间电压电平的时间周期。

参照图9，中间电压电路包括中间电压生成电路62和与中间电压生成电路62串联连接的电子开关61。包括中间电压生成电路62和电子开关61的串联电路被连接在第一输出节点21和第二输出节点22之间。中间电压电路6的电子开关61接收第二控制信号S5，其中当控制信号S5具有导通电平时，电子开关61接通。中间电压生成电路62被配置为生成中间电压V_INT，其中当第二控制信号S5激活中间电压电路6时，即当控制信号S5接通电子开关61时，驱动电压V_GS基本等于中间电压V_INT。电子开关61可使用任何类型的电子开关来实施。根据一个示例，电子开关61使用晶体管器件来实施。

参考上文，当接通电路4被激活且断开电路5被去激活时，驱动电压V_GS具有最大电平V_MAX。因此，在第二控制信号S5通过接通中间电压电路6的电子开关61激活断开电路5之前，驱动电压V_GS具有最大电平V_MAX。参考上述，中间电压V_INT的电压电平低于最大电压V_MAX的电压电平。因此，当中间电压电路6的电子开关61接通时，驱动电压V_GS不立即等于中间电压V_INT。相反，首先接通中间电压电路6的电子开关61使栅极-源极电容C_GS迅速放电，直到驱动电压V_GS的电压电平基本等于中间电压V_INT为止。

参考图9，放电电路7包括连接在第一输出节点21和第二输出节点22之间的电子开关71。可选地，电流源74与电子开关71串联连接，其中可选电流源74限定或限制由处于接通状态的电子开关71传导的放电电流。图9所示的放电电路7是时间控制的。在该示例中，放电电路7接收第二控制信号S5。更具体地，放电电路7的延迟元件72接收第二控制信号S5，并且在中间电压电路6被激活之后的延迟时间之后接通(激活)电子开关71。这在图10中示出。

在图9所示的示例中，延迟元件72是不对称延迟元件，其延迟第二控制信号S5的信号电平从截止电平到导通电平的变化但是不延迟从导通电平到截止电平的变化。因此，当控制信号S5从导通电平变为截止电平时，由延迟元件72提供的信号S71立即断开电子开关71。备选地，延迟元件72以相同方式延迟信号从截止电平变为导通电平以及从导通电平变为截止电平。在这种情况下，放电电路7还包括连接在延迟元件72和电子开关71之间的锁存器。除延迟元件72的输出信号外，锁存器73还接收第二控制信号S5。此外，锁存器73生成被电子开关71接收的控制信号S71。根据一个示例，锁存器73是SR触发器，其在延迟元件73的输出信号从截止电平变为导通电平时被设置并接通电子开关71。在该示例中，延迟元件73的输出信号被触发器73的(非反相)设置输入S接收。此外，触发器73被控制信号S5复位，并且在控制信号S5从导通电平变为截止电平时断开电子开关71。在本示例中，复位输入R是反相输入。

图10示出了由电子开关71从延迟元件72接收的第二控制信号S5和驱动信号S71的信号图。仅为了说明的目的，在图10所示的示例中，控制信号S5、S71的导通电平(即，接通相应开关61、71的信号电平)是高信号电平，而截止电平(断开相应开关61、71的信号电平)是低信号电平。参考图10，由放电电路7中的电子开关71接收的控制信号S71在第二控制信号S5从截止电平变为导通电平后的延迟时间T_DEL之后从断开水平变为接通水平。该延迟时间T_DEL定义激活中间电压电路6和激活放电电路7之间的时间周期。该延迟时间T_DEL以以下方式影响参照图4和图5解释的预定时间段T_INT：当延迟时间T_DEL增加时，预定时间段T_INT增加，以及当延迟时间T_DEL减少时，预定时间段T_INT减少。

图10所示的延迟时间T_DEL基本等于预定时间段T_INT，但不完全等于预定时间段T_INT，因为延迟时间T_DEL包括预定时间段T_INT加上将栅极-源极电容C_GS从驱动电压V_GS的最大水平V_MAX放电到中间电平V_INT花费的时间。根据一个示例，将栅极-源极电容C_GS从最大水平V_MAX放电到中间电平V_INT花费的时间小于延迟时间的20％，使得延迟时间T_DEL基本上限定预定时间段T_INT。可以基于栅极-源极电容C_GS的电容值、电子开关61的导通电阻、最大电压电平V_MAX和中间电平V_INT来计算将栅极-源极电容C_GS从最大水平V_MAX放电到中间电平V_INT花费的时间，或者可以通过模拟电路来获得。因此，基于该计算或仿真以及延迟时间T_DEL，可以精确地调整预定时间周期T_INT。

图11示出了断开电路5的另一示例。在该示例中，激活中间电压电路6和放电电路7的定时由控制电路3定义。更具体地，由控制电路3生成并被断开电路5接收的第二控制信号S5包括被中间电压电路6接收的第一子信号S51和被放电电路7接收的第二子信号S52。在该示例中，通过控制电路3来限定通过接通电子开关61而激活中间电压电路6以及通过接通电子开关71而激活放电电路7之间的延迟时间。

图12A示出了根据一个示例的中间电压生成电路62。在该示例中，中间电压生成电路62包括与电子开关61串联连接的双极二极管621。该双极二极管621耦合在驱动电路2的第一输出节点21和第二输出节点22之间，使得当电子开关61接通时，二极管621通过驱动电压(栅极-源极电压)V_GS而正向偏置。在该中间电压电路6中，中间电压V_INT基本由二极管621的正向电压限定。图12B示出了图12A所示的中间电压电路6的修改。在图12B所示的中间电压电路6中，中间电压生成电路62包括串联连接的多个双极二极管621₁-621_n。这些二极管621₁-621_n连接在第一输出节点21和第二输出节点22之间，使得当电子开关61接通时，栅极-源极电压V_GS正向偏置二极管621₁-621_n。在该示例中，中间电压V_INT基本由二极管621₁-621_n的正向电压之和给出。仅为了说明的目的，在图12B所示的示例中，中间电压生成电路62包括三个二极管621₁-621_n。然而，这只是一个示例。串联连接的二极管的数量可以是任意的，并且取决于中间电压V_INT的期望电压电平。

图13A示出了基于图12A所示中间电压生成电路62的中间电压生成电路62，并且与图12A所示中间电压生成电路62不同之处在于，其包括齐纳二极管622来代替双极二极管。该齐纳二极管622耦合在第一输出节点21和第二输出节点22之间，使得当电子开关61接通时，其被栅极-源极电压V_GS反向偏置。中间电压V_INT的电压电平基本由齐纳二极管622的击穿电压(齐纳电压)限定。图13B示出了与图13A所示的中间电压生成电路62不同的中间电压生成电路62，其包括串联连接的多个齐纳二极管622₁-622_n。当电子开关61接通时，齐纳二极管622₁-622_n被反向偏置。中间电压V_INT的电压电平基本由串联连接的各个齐纳二极管622₁-622_n的齐纳电压之和给出。仅为了说明的目的，在图13B所示的示例中，三个齐纳二极管622₁-622_n是串联连接的。无须赘述，还可以串联连接任意数量的齐纳二极管。

此外，可使用肖特基二极管或MOS二极管代替一个或多个齐纳二极管或一个或多个双极二极管。甚至可以使用任何组合，包括从齐纳二极管、双极二极管、肖特基二极管或MOS二极管中选择的至少两种不同的元件。

图14示出了根据另一示例的中间电压电路6。在该示例中，中间电压生成电路62包括与电子开关61串联连接的电压源623。

图15示出了根据另一示例的放电电路7。在该示例中，放电电路7是压控的。更具体地，放电电路7的电子开关71根据驱动电压V_GS的电压电平而接通。为此，放电电路7包括连接在第一输出节点21和第二输出节点22之间的比较器电路75。该比较器电路75被配置为检测驱动电压V_GS何时降至低于较低的中间电压电平V_{INT_L}。这在图16中示出。

图16示出了被放电电路7的电子开关71接收并由比较器电路75生成的驱动电压V_GS和控制信号S71的信号图。在该示例中，中间电压电路6生成中间电压电平V_INT，使其在中间电压相位T_INT期间减小。例如，可通过图12A、图12B、图13A和图13B所示的任何中间电压生成电路62生成降低的中间电压电平V_INT。当中间电压电路6包括这些类型中一种的中间电压生成电路62时，一旦驱动电路V_GS达到由具有至少一个双极二极管621、621₁-621_n的电路的正向电压或者具有至少一个齐纳二极管622、622₁-622_n的电路的齐纳电压限定的电压电平，放电栅极-源极电容C_GS就减慢。然而，只要驱动电压高于该正向电压或齐纳电压，栅极-源极电容C_GS被缓慢放电，并且驱动电压V_GS缓慢下降。由比较器电路75检测的较低中间电压电平V_{INT_L}要么是由正向电压或齐纳电压给出的电压电平，要么高于该正向电压或齐纳电压。

在图15所示的断开电路中，预定时间段T_INT由驱动电压V_GS从图16未示出的较高中间电压电平V_{INT_H}降低到较低中间电压电平花费的时间给出。具体地，该时间段可通过适当选择电子开关61的导通电阻来调整。

比较器电路75可以各种方式实施。根据图17所示的一个示例，比较器电路75包括连接在第一输出节点21和第二输出节点22之间的电阻分压器751、752以及连接至电阻分压器的抽头的施密特触发器753。根据一个示例，控制信号S71由施密特触发器753的反相输出提供。

根据图18所示的另一示例，比较器电路75包括比较器754，其被配置为将驱动电压V_GS与由参考电压源755提供的参考电压进行比较。该参考电压的电压电平等于较低的中间电压电平V_{INT_L}。根据一个示例，比较器754的反相输入连接至驱动电路的第一输出节点21，并且非反相输入经由参考电压源755连接至第二输出节点22。

图19示出了图7所示放电电路的修改。在该示例中，放电电路7包括比较器电路76，其被配置为将驱动电压V_GS的电压电平与较高的中间电压电平V_{INT_H}进行比较。延迟元件77连接在比较器电路76的下游，并且被配置为在比较器电路76检测到驱动电压V_GS已经达到较高中间电压电平V_{INT_H}后的预定延迟时间之后接通电子开关71。放电电路7的该功能在图20中示出，图20示出了驱动电压V_GS、由比较器电路76生成的输出信号S76以及被电子开关71接收且由延迟元件77生成的控制信号S71的信号图。在图20所示的示例中，当驱动电压V_GS的电压电平达到较高中间电压电平V_{INT_H}时，比较器电路76的输出信号S76从截止电平变为导通电平。延迟元件77生成控制信号S71的导通电平，以在比较器信号S76的信号电平已从截止电平变为导通电平后的预定延迟时间之后接通电子开关71。在该示例中，可以配置中间电压电路6，使得中间电压电平V_INT在该延迟时间期间基本恒定，如图20中的实线所示。然而，还可以实施中间电压电路6，使得在该延迟时间期间，中间电压电平降至中间电压阈值V_{INT_L}。这如图20中的点虚线所示。根据一个示例，选择由比较器电路76使用的较高阈值，使其等于之前解释的较高中间电压阈值V_{IN'T_H}。在该示例中，中间电压相位的预定时间段T_INT等于延迟元件77的延迟时间。根据一个示例，延迟元件77是非对称延迟元件。备选地，可以实施参考图9解释的锁存器。

图21示出了本文前面解释的方法的修改的流程图。根据图21的方法包括将驱动电压V_GS从最大电压电平V_MAX依次降低到至少两个不同的中间电压电平。参考图21，该方法包括将驱动电压V_GS从最大电压电平V_MAX降低到第一中间电压电平V_INT1，并且在预定的第一时间段T_INT1内保持第一中间电压电平V_INT1(参见图21中的方法步骤101₁、102₁)。此外，该方法包括将驱动电压V_DS从第一中间电压电平V_INT1降低到高于阈值电压V_TH的附加中间电压电平V_INTn，并且在附加预定的时间段T_INTn内保持附加中间电压电平V_INTn(参见图21中的方法步骤101_n、102_n)。最后，该方法包括在附加预定时间段T_INTn之后将驱动电压V_GS降低到阈值电压V_TH以下(参见图21中的方法步骤103)。

图21所示的方法包括经由两个不同的中间电压电平V_INT1、V_INTn将驱动电压从最大电压电平V_MAX降低到阈值电压V_TH以下，其中这些中间电压电平V_INT1、V_INTn中的每一个都保持相应的时间段T_INT1、T_INTn。然而，使用两个不同的中间电压V_INT1、V_INTn只是一个示例。一般地，可以实施任意数量的中间电压。根据一个示例，从2和5之间选择不同中间电压的数量。

图22示出了根据图21所示方法操作的晶体管器件1的驱动电压V_GS的信号图的一个示例。从图22可以看出，在该示例中，驱动电压V_GS从最大电平V_MAX降低到第一中间电平V_INT1，其在第一时间段T_INT1内保持基本不变。此外，在第一时间段T_INT1之后，驱动电压V_GS从第一中间电平V_INT1降低到附加中间电平V_INTn，其在驱动电压V_GS降低到阈值电压V_TH以下以断开晶体管器件之前在附加时间段T_INTn内保持基本不变。

图23示出了断开电路5的一个示例，该电路被配置为根据参考图21和图22解释的方法断开晶体管器件。该断开电路5包括多个中间电压电路6₁-6_n，其中这些中间电压电路6₁-6_n中的每一个根据前面描述的中间电压电路来实施，并且包括中间电压生成电路62₁-62_n和与中间电压生成电路62₁-62_n串联连接的电子开关61₁-61_n。这些中间电压生成电路62₁-62_n被实施为使得它们生成不同的中间电压V_INT1、V_INT2、V_INTn。这些中间电压电路6₁-6_n中的每一个都通过由相应的电子开关61₁-61_n从控制电路3接收的相应控制信号S51₁-S51_n来激活(图23中未示出)。

仅为了说明的目的，图23所示的断开电路5包括三个中间电压电路6₁-6_n，使得当断开晶体管器件1时，使用该断开电路5可连续生成多至三个不同的中间电压电平。然而，实施三个中间电压电路仅是一个示例。可以实施任意数量的不同中间电压电平6₁-6_n。

在图23所示的断开电路5中，通过控制电路3限定激活不同中间电压电路6₁-6_n的定时。此外，在该示例中，控制电路3通过生成被放电电路7的电子开关71接收的驱动信号S52来控制放电电路7。因此，相对于激活中间电压电路6₁-6_n，激活放电电路7的定时也由控制电路3限定。

图24示出了根据另一示例的断开电路5。该断开电路5基于图23所示的断开电路，并且与图23所示的断开电路不同之处在于：只有多个中间电压电路6₁-6_n中的第一中间电压电路6₁从控制电路接收控制信号S5(图24中未示出)，而多个中间电压电路6₁-6_n中的其他电路6₂-6_n以及放电电路7是压控的。即，这些中间电压电路6₂-6_n中的每一个都包括比较器电路63₂-63_n，比较器电路检测驱动电压V_GS并且在驱动电压V_GS降至相应的较低中间电压电平V_{INT1_L}、V_{INT2_L}以下时激活相应的中间电压电路6₂-6_n。放电电路7包括比较器电路73，其检测驱动电压V_GS并且在驱动电压V_GS达到另一中间电压电平V_{INTn_L}时激活放电电路7。图24所示的中间电压电路6₁-6_n在下文称为第一、第二和第三中间电压电路。

在图25中示出图24所示断开电路5的功能，图25示出了驱动电压V_GS以及由中间电压电路6₂、6₃中的比较器电路63₂、63_n生成的开关控制信号S61₂、S61_n、和由放电电路7中的比较器电路73生成的开关控制信号S71的信号图。参考图25，当驱动电压V_GS降至由第一中间电压电路6₁生成的中间电压V_INT1的低电平V_{INT1_L}以下时，第二中间电压电路6₂中的比较器电路63₂激活第二中间电压电路6₂。此外，当驱动电压V_GS降至由第二中间电压电路6₂生成的中间电压的低电平V_{INT2_L}时，第三中间电压电路6_n中的比较器电路63_n激活第三中间电压电路6_n。最后，当驱动电压V_GS降至由第三中间电压电路6_n生成的中间电压V_INTn的较低电平V_{INTn_L}以下时，放电电路7的比较器电路73激活放电电路。仅用于说明的目的，在图25所示的示例中，激活中间电压电路6₂、6_n和放电电路7等同于相应控制信号S61₂、S61_n、S71的高信号电平。

图26示出了参照图4解释的方法的进一步修改。在将驱动电压V_GS从最大电压电平V_MAX降低到中间电压V_INT之前，根据图26所述的方法包括测量晶体管器件的负载电流I_DS(参见方法步骤104)，并基于测量的负载电流I_DS选择中间电压。在之前解释的类型的电子电路中，存储在寄生电感L_p2、L_p2中的能量随负载电流I_DS的增加而增加。根据一个示例，从多个不同的中间电压中选择中间电压V_INT，使得中间电压随负载电流I_DS的增加而增加。如上所述，中间电压越低，中间阶段期间晶体管器件1的导通电阻越高。因此，较高的负载电流I_DS与中间阶段期间较低的导通电阻相关联，以在中间阶段期间消耗存储在晶体管器件1的寄生电感L_p1、L_p2中的功率。

图27示出了当常规地断开晶体管器件1时(即，没有中间阶段(参见图27中的曲线203、202))以及当使用多个不同中间电压中的一个断开晶体管器件时驱动电压V_GS和负载路径电压V_DS的信号图。曲线303₁示出使用第一中间电压断开晶体管器件V_GS，以及曲线302₁示出相关联的负载路径电压V_DS。曲线303₂示出使用低于第一中间电压303₁的第二中间电压断开晶体管器件，以及曲线302₂示出相关联的负载路径电压V_DS。此外，曲线303_n示出使用低于第二中间电压303₂的第三中间电压断开晶体管器件，以及曲线302_n示出相关联的负载路径电压V_DS。从图27可以看出，随着中间电压的增加，寄生振荡的幅度减小。应注意，图27所示曲线通过相同的负载电流I_DS和不同的中间电压获得。

图28示出了驱动电路2的一个示例，该驱动电路被配置为根据图26和图27所示的方法操作晶体管器件。该驱动电路与本文之前解释的驱动电路的不同之处在于：控制电路3接收表示通过晶体管器件1的负载电流I_DS的负载电流信号S_IDS。该负载电流信号S_IDS可使用被配置为测量通过晶体管器件1的电流的任何类型的常规电流测量电路来获得。这种电流测量电路是众所周知的，因此关于这点不需要进一步的解释。在图28中示意性示出了测量负载电流I_DS并生成负载电流信号S_IDS的电流测量电路8。

此外，参考图28，断开电路5包括多个中间电压电路6₁-6_n，其中控制电路3进一步被配置为根据负载电流信号S_IDS激活这些中间电压电路6₁-6_n中的一个。使用图28所示的断开电路5，晶体管器件1根据流过在断开晶体管器件1之前处于接通状态的晶体管器件1的负载电流I_DS而断开。

根据一个示例，不只是断开晶体管器件1，接通晶体管器件1也取决于在断开晶体管器件1之前测量的负载电流I_DS。在图29中示出了被配置为根据负载电流I_DS接通晶体管器件1的接通电路4的示例。在该示例中，接通电路4包括多个电子开关41₁-41_m。这些电子开关41₁-41_m并联连接在电源节点23和第一输出节点21之间。此外，这些电子开关41₁-41_m具有不同的导通电阻。根据一个示例，这些电子开关41₁-41_m被实施为MOSFET，诸如p型MOFSET。接收负载电流信号S_IDS的控制电路3被配置为当驱动信号S_DRV指示期望接通晶体管器件1时接通这些电子开关41₁-41_m中的至少一个。根据一个示例，控制电路3被配置为选择通过控制电路3接通的至少一个电子开关41₁-41_m，使得在断开晶体管器件1之前检测的负载电流I_DS越大，由控制电路3选择的至少一个电子开关的接通状态中电源节点与第一输出节点21之间的电阻越高。以这种方式，负载电流I_DS越大，晶体管器件1接通得越慢。

图30示出了断开电路5的一个示例。在该示例中，每个中间电压电路6₁-6_n以参照图9解释的方式来实施。放电电路7可根据前面解释的任何示例来实施。在图13所示的示例中，通过控制电路3来控制激活中间电压电路6₁-6_n之一和放电电路7的定时。

图31示出了根据另一示例的断开电路5。在该示例中，放电电路7包括具有不同导通电阻的多个电子开关71₁-71_n，它们并联连接在第一输出节点21和第二输出节点22之间。在该示例中，当激活放电电路7时，控制电路接通这些电子开关71₁-71_n中的至少一个。根据一个示例，控制电路3被配置为一个接一个地接通不同的开关组，以形成放电电流和驱动电压V_GS，其中“不同的开关组”中的每一个都包括一个或多个电子开关71₁-71_n。

根据另一示例，控制电路3被配置为同时接通一个或多个电子开关71₁-71_n，并且在完整时间段内，放电电路7被激活。关于哪个/哪些开关71₁-71_n被接通的信息可存储在控制电路3的存储器(诸如寄存器)中。可根据连接至驱动电路的晶体管器件1的类型来选择将被接通的开关。

根据一个示例，控制电路3接收表示驱动电压V_GS的驱动电压信号S_VGS，并且被配置为基于驱动电压信号S_VGS激活放电电路7。根据一个示例，例如，控制电路3监控驱动电压S_VG，并且在驱动电压信号S_VG达到第一阈值时激活第一中间电压发生器62₁，在驱动电压信号S_VG达到低于第一阈值的第二阈值时激活第二中间电压发生器62₂，以及在驱动电压信号S_VG达到低于第二阈值的第三阈值时激活第三中间电压发生器62_n，以获得图25所示的驱动电压曲线。

无须赘述，参照图26和图21解释的方法可以如下方式来组合：在参照图26解释的方法中，存在具有不同中间电压电平的两个或多个中间电压阶段，每一个都高于阈值电压电平V_TH。根据负载电流信号S_IDS选择这些不同的中间电压电平中的至少一个。

尽管本公开不如此限制，但以下编号的示例表明本公开的一个或多个方面。

示例1.一种方法，包括：在晶体管器件的导通状态下，将晶体管器件的驱动电压从最大电压电平降低到高于晶体管器件的阈值电压电平的中间电压电平；在预定时间段内保持中间电压电平；以及在预定时间段之后将驱动电压降至阈值电压电平以下，以将晶体管器件切换到截止状态。

示例2.根据示例1的方法，其中从0.1纳秒和10纳秒之间的范围中选择预定时间段。

示例3.根据示例1至2的任意组合的方法，其中在预定时间段期间，中间电压电平从较高中间电压电平降低到较低中间电压电平，其中较高中间电压电平小于较低中间电压电平的1.3倍。

示例4.根据示例1至3的任何组合的方法，其中晶体管器件包括与中间电压电平相关联的中间负载路径电阻，选择中间电压，使得中间负载路径电阻在0.01欧姆和1000欧姆之间。

示例5.根据示例1至4的任意组合的方法，其中至少一个寄生电感与晶体管器件串联连接，并且寄生电容与晶体管器件的负载路径并联连接，其中晶体管器件包括与中间电压电平相关联的中间负载路径电阻，并且选择中间电压，使得中间负载路径电阻由以下等式给出：

其中Lp_TOT是与晶体管器件串联连接的至少一个寄生电感的电感值，C_DS是寄生电容的电容值，并且c是从0.01和100之间选择的比例系数。

示例6.根据示例1至5的任意组合的方法，进一步包括：测量通过晶体管器件的负载电流；以及根据测量的负载电流从多个中间电压中选择中间电压。

示例7.根据示例1至6的任意组合的方法，其中保持中间电压包括：激活连接在晶体管器件的驱动节点之间的中间电压电路，并且中间电压电路包括中间电压生成电路以及与中间电压生成电路串联连接的电子开关。

示例8.根据示例1至7的任意组合的方法，其中中间电压生成电路包括至少一个二极管。

示例9.根据示例1至8的任意组合的方法，其中将驱动电压降至阈值电压电平以下包括：激活连接在晶体管器件的驱动节点之间的放电电路。

示例10.根据示例1至9的任何组合的方法，进一步包括：在将驱动电压降至阈值电压以下之前，将驱动电压从中间电压电平降低到至少一个附加中间电压电平，并且在附加预定时间段内保持至少一个附加中间电压。

示例11.根据示例1至10的任意组合的方法，其中晶体管器件是MOSFET。

示例12.一种电子电路，包括：驱动电路，驱动电路被配置为在晶体管器件的导通状态下将晶体管器件的驱动电压从最大电压电平降至高于晶体管器件的阈值电压电平的中间电压电平；在预定时间段内保持中间电压电平；以及在预定时间段之后将驱动电压降至阈值电压以下，以将晶体管器件切换到截止状态。

示例13.根据示例12的电子电路，其中驱动电路包括：输出节点，被配置为耦合至晶体管器件的驱动节点；中间电压电路，连接在输出节点之间，并且包括中间电压生成电路和与中间电压生成电路串联连接的电子开关；放电电路，连接在输出节点之间。

示例14.根据示例12至13的任意组合的电子电路，其中中间电压生成电路包括至少一个二极管。

示例15.根据示例12至14的任何组合的电子电路，进一步包括晶体管器件。

虽然参考说明性实施例描述了本发明，但本说明书并用于限制。本领域技术人员在参考说明书之后将明白说明性实施例以及本发明其他实施例的各种修改和组合。

Claims (15)

1.一种方法，包括：

在晶体管器件(1)的导通状态下，将所述晶体管器件(1)的驱动电压(V_GS)从最大电压电平(V_MAX)降至高于所述晶体管器件(1)的阈值电压电平(V_TH)的中间电压电平(V_INT)；

在预定时间段(T_INT)内保持所述中间电压电平(V_INT)；以及

在所述预定时间段(T_INT)之后将所述驱动电压(V_GS)降至所述阈值电压电平(V_TH)以下，以将所述晶体管器件切换到截止状态。

2.根据权利要求1所述的方法，其中从0.1纳秒和10纳秒之间的范围中选择所述预定时间段(T_INT)。

3.根据权利要求1或2所述的方法，

其中在所述预定时间段(T_INT)期间，所述中间电压电平(V_INT)从较高中间电压电平(V_{INT_H})降至较低中间电压电平(V_{INT_L})，

其中所述较高中间电压电平(V_{INT_H})小于所述较低中间电压电平(V_{INT_L})的1.3倍。

4.根据权利要求1至3中任一项所述的方法，

其中所述晶体管器件(1)包括与所述中间电压电平(V_INT)相关联的中间负载路径电阻(R_{DS_INT})，

其中选择所述中间电压(V_INT)，使得所述中间负载路径电阻在0.01欧姆和1000欧姆之间。

5.根据权利要求1至3中任一项所述的方法，

其中至少一个寄生电感与所述晶体管器件(1)串联连接，并且寄生电容与所述晶体管器件的负载路径并联连接，

其中所述晶体管器件包括与所述中间电压电平(V_INT)相关联的中间负载路径电阻(R_{DS_INT})，并且

其中选择所述中间电压(V_INT)，使得所述中间负载路径电阻由以下等式给出：

其中Lp_TOT是与所述晶体管器件(1)串联连接的所述至少一个寄生电感的电感值，C_DS是所述寄生电容的电容值，并且c是从0.01和100之间选择的比例系数。

6.根据前述权利要求中任一项所述的方法，进一步包括：

测量通过所述晶体管器件(1)的负载电流(I_DS)；以及

根据测量的所述负载电流(I_DS)从多个中间电压中选择所述中间电压(V_INT)。

7.根据前述权利要求中任一项所述的方法，

其中保持所述中间电压(V_INT)包括：激活连接在所述晶体管器件(1)的驱动节点(G、S)之间的中间电压电路(6)，并且

其中所述中间电压电路(6)包括中间电压生成电路(62)以及与所述中间电压生成电路(62)串联连接的电子开关(61)。

8.根据权利要求7所述的方法，

其中所述中间电压生成电路(62)包括至少一个二极管(621；621₁-621_n；622₁-622_n)。

9.根据权利要求7或8所述的方法，

其中将所述驱动电压(V_GS)降至所述阈值电压电平以下包括：激活连接在所述晶体管器件(1)的所述驱动节点(G、S)之间的放电电路。

10.根据前述权利要求中任一项所述的方法，进一步包括：

在将所述驱动电压(V_GS)降至所述阈值电压电平(V_TH)以下之前，将所述驱动电压(V_GS)从所述中间电压电平(V_INT)降至至少一个附加中间电压电平，并且在附加预定时间段内保持所述至少一个附加中间电压电平。

11.根据前述权利要求中任一项所述的方法，其中所述晶体管器件是MOSFET。

12.一种电子电路，包括：

驱动电路(2)，

其中所述驱动电路被配置为，

在晶体管器件(1)的导通状态下，将所述晶体管器件(1)的驱动电压(V_GS)从最大电压电平(V_MAX)降至高于所述晶体管器件(1)的阈值电压电平(V_TH)的中间电压电平(V_INT)；

在预定时间段(T_INT)内保持所述中间电压电平(V_INT)；以及

在所述预定时间段(T_INT)之后将所述驱动电压(V_GS)降至所述阈值电压电平(V_TH)以下，以将所述晶体管器件切换到截止状态。

13.根据权利要求12所述的电子电路，其中所述驱动电路包括：

输出节点(21、22)，被配置为耦合至所述晶体管器件(1)的驱动节点；

中间电压电路(6)，连接在所述输出节点(21、22)之间，并且包括中间电压生成电路(62)和与所述中间电压生成电路(62)串联连接的电子开关(61)；

放电电路(7)，连接在所述输出节点(21、22)之间。

14.根据权利要求13所述的电子电路，

其中所述中间电压生成电路(62)包括至少一个二极管(621；621₁-621_n；622₁-622_n)。

15.根据权利要求11至14中任一项所述的电子电路，进一步包括所述晶体管器件(1)。

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