WO2023181633A1 - スイッチング装置及びｄｃ／ｄｃコンバータ - Google Patents

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WO2023181633A1
WO2023181633A1 PCT/JP2023/002642 JP2023002642W WO2023181633A1 WO 2023181633 A1 WO2023181633 A1 WO 2023181633A1 JP 2023002642 W JP2023002642 W JP 2023002642W WO 2023181633 A1 WO2023181633 A1 WO 2023181633A1
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修 柳田
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ローム株式会社
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors

Definitions

  • the present disclosure relates to a switching device and a DC/DC converter.
  • An object of the present disclosure is to provide a switching device and a DC/DC converter that contribute to optimization of dead time.
  • the switching device includes a first transistor, a second transistor disposed on a lower potential side than the first transistor and connected in series with the first transistor, and a second transistor that is connected to the first transistor based on a drive control signal.
  • the first transistor is controlled to turn on or off by supplying a first gate signal to the transistor, and the second transistor is turned on or off by supplying a second gate signal to the second transistor.
  • a switching control circuit configured to control off, the switching control circuit configured to turn off the drive control signal after a first delay time in response to a change in level of the drive control signal from a first level to a second level.
  • the switching control circuit detects a first timing at which the first transistor is turned on based on the first gate signal, and the switching control circuit detects a first timing at which the first transistor is turned on based on the first gate signal.
  • a second detection circuit that detects a second timing at which the second transistor is turned off based on the second gate signal; and a reference state in which the first delay time is longer than the second delay time.
  • FIG. 1 is a schematic configuration diagram of a switching IC according to an embodiment of the present disclosure.
  • FIG. 2 is an external perspective view of a switching IC according to an embodiment of the present disclosure.
  • FIG. 3 is a relationship diagram between a drive control signal, the state of each transistor, and a plurality of signals according to an embodiment of the present disclosure.
  • FIG. 4 is a schematic configuration diagram of a DC/DC converter according to an embodiment of the present disclosure.
  • FIG. 5 is a configuration diagram of a switching control circuit according to Example EX1_A of the present disclosure.
  • FIG. 6 is an explanatory diagram of an operation related to an up edge (rising edge) of a drive control signal according to the embodiment EX1_A of the present disclosure.
  • FIG. 1 is a schematic configuration diagram of a switching IC according to an embodiment of the present disclosure.
  • FIG. 2 is an external perspective view of a switching IC according to an embodiment of the present disclosure.
  • FIG. 3 is a relationship diagram between a drive control
  • FIG. 7 is a timing chart relating to an up edge (rising edge) of a drive control signal according to the embodiment EX1_A of the present disclosure.
  • FIG. 8 is an explanatory diagram of the operation related to the down edge (falling edge) of the drive control signal according to the embodiment EX1_A of the present disclosure.
  • FIG. 9 is a timing chart related to the down edge (falling edge) of the drive control signal according to the embodiment EX1_A of the present disclosure.
  • FIG. 10 is an internal configuration diagram of each delay setting circuit according to Example EX1_A of the present disclosure.
  • FIG. 11 is a configuration diagram of a switching control circuit according to Example EX1_B of the present disclosure.
  • FIG. 12 is a diagram illustrating several signals and voltage waveforms at the time of heavy load, according to Example EX1_B of the present disclosure.
  • FIG. 13 is a diagram illustrating some signals and voltage waveforms at a light load according to the embodiment EX1_B of the present disclosure.
  • FIG. 14 is a diagram showing several signals and voltage waveforms when a virtual operation is performed at a light load according to the embodiment EX1_B of the present disclosure.
  • FIG. 15 is an explanatory diagram of a method for adjusting the added delay time according to the embodiment EX1_B of the present disclosure.
  • FIG. 16 is a configuration diagram of a switching control circuit according to Example EX2_A of the present disclosure.
  • FIG. 17 is an explanatory diagram of an operation related to an up edge (rising edge) of a drive control signal according to the embodiment EX2_A of the present disclosure.
  • FIG. 18 is a timing chart relating to an up edge (rising edge) of a drive control signal according to the embodiment EX2_A of the present disclosure.
  • FIG. 19 is an explanatory diagram of the operation related to the down edge (falling edge) of the drive control signal according to the embodiment EX2_A of the present disclosure.
  • FIG. 20 is a timing chart related to the down edge (falling edge) of the drive control signal according to the embodiment EX2_A of the present disclosure.
  • FIG. 21 is a configuration diagram of a switching control circuit according to Example EX2_B of the present disclosure.
  • FIG. 22 is an explanatory diagram of a method for adjusting the added delay time according to Example EX2_B of the present disclosure.
  • IC is an abbreviation for integrated circuit.
  • the ground refers to a reference conductive portion having a reference potential of 0V (zero volts), or refers to the 0V potential itself.
  • the reference conductive part may be formed using a conductor such as metal.
  • the potential of 0V is sometimes referred to as a ground potential.
  • voltages shown without particular reference represent potentials as seen from ground.
  • Level refers to the level of potential, and for any signal or voltage of interest, a high level has a higher potential than a low level.
  • a signal or voltage being at a high level strictly means that the level of the signal or voltage is at a high level, and a signal or voltage being at a low level does not strictly mean that the level of the signal or voltage is at a high level. It means that the signal or voltage level is at low level.
  • the level of a signal may be expressed as a signal level, and the level of a voltage may be expressed as a voltage level.
  • any signal of interest when the signal is at a high level, the inverted signal of the signal takes a low level, and when the signal is at a low level, the inverted signal of the signal takes a high level.
  • the period during which the level of the signal is high level is referred to as a high level period
  • the period during which the level of the signal is at low level is referred to as a low level period. The same applies to any voltage that takes a high or low voltage level.
  • any signal or voltage of interest switching from a low level to a high level is called an up edge, and the timing of switching from a low level to a high level is called an up edge timing. You can read up edge as rising edge.
  • switching from a high level to a low level is called a down edge, and the timing of switching from a high level to a low level is called a down edge timing. You can read down edge as falling edge.
  • an on state refers to a state in which the drain and source of the transistor are electrically connected
  • an off state refers to a state in which the drain and source of the transistor are electrically connected. Refers to the state where there is no conduction between the two (blocked state).
  • the MOSFET is understood to be an enhancement type MOSFET unless otherwise specified.
  • MOSFET is an abbreviation for "metal-oxide-semiconductor field-effect transistor.”
  • the back gate of any MOSFET may be considered to be short-circuited to the source.
  • MOSFET The electrical characteristics of MOSFET include gate threshold voltage.
  • the gate potential of the transistor is higher than the source potential of the transistor, and the magnitude of the gate-source voltage of the transistor is equal to the gate threshold voltage of the transistor. When this is the case, the transistor is turned on, and when it is not, the transistor is turned off.
  • the gate-source voltage represents the gate potential viewed from the source potential.
  • the gate potential of the transistor is lower than the source potential of the transistor, and the magnitude of the gate-source voltage of the transistor is equal to the gate threshold voltage of the transistor. When this is the case, the transistor is turned on, and when it is not, the transistor is turned off.
  • the gate threshold voltage is the gate threshold voltage required to flow a predetermined amount of drain current when a predetermined voltage is applied between the drain and source of the MOSFET under a predetermined ambient temperature environment. – defined as the source-to-source voltage.
  • IGBT insulated gate bipolar transistors
  • the on state and off state of any transistor may be simply expressed as on and off.
  • switching from an off state to an on state is expressed as turn-on, and switching from an on state to an off state is expressed as turn-off.
  • Connections between multiple parts forming a circuit such as arbitrary circuit elements, wiring, nodes, etc., may be understood to refer to electrical connections, unless otherwise specified.
  • FIG. 1 is a schematic overall configuration diagram of a switching IC 1 according to an embodiment of the present disclosure.
  • FIG. 2 is an external perspective view of the switching IC 1.
  • the switching IC 1 includes a semiconductor chip having a semiconductor integrated circuit formed on a semiconductor substrate, a housing (package) that houses the semiconductor chip, and a plurality of external terminals exposed to the outside of the switching IC 1 from the housing. It is an electronic component equipped with The switching IC 1 is formed by enclosing a semiconductor chip in a housing (package) made of resin. Note that the number of external terminals of the switching IC 1 and the type of housing of the switching IC 1 shown in FIG. 2 are merely examples, and they can be designed arbitrarily.
  • Terminals T VIN , T LX , and T GND are shown in FIG. 1 as some of the plurality of external terminals provided in the switching IC 1 .
  • Terminal T VIN is a power input terminal that receives input voltage V VIN .
  • the input voltage V VIN is input from a voltage source (not shown) provided outside the switching IC 1 to the power input terminal T VIN .
  • the input voltage V VIN has a predetermined positive DC voltage value.
  • Each circuit in the switching IC 1 (including the switching control circuit 10) is driven based on the input voltage V VIN or a power supply voltage different from the input voltage V VIN .
  • the terminal T GND is a ground terminal and is connected to the ground having a potential of 0V.
  • a sense resistor (not shown) may be inserted between the terminal T GND and ground.
  • Terminal T LX is a switch terminal. The switch terminal T LX will be described later.
  • the switching IC 1 includes transistors MH and ML, which are switching elements, and a switching control circuit 10.
  • Transistors MH and ML are connected in series with each other.
  • a series circuit of transistors MH and ML is provided between terminals T VIN and T GND .
  • the transistor MH is a high-side transistor (high-side switching element) arranged at a higher potential than the transistor ML
  • the transistor ML is a low-side transistor (low-side switching element) arranged at a lower potential than the transistor MH.
  • Transistors MH and ML each have a first electrode, a second electrode, and a control electrode.
  • the control electrode is the gate.
  • the transistor MH or ML is a FET (field effect transistor)
  • one of the first electrode and the second electrode is the drain and the other is the source.
  • the FET is turned on or off depending on the gate-source voltage (gate potential seen from the source potential).
  • the transistor MH or ML is an IGBT
  • one of the first electrode and the second electrode is the collector and the other is the emitter.
  • the IGBT is turned on or off depending on the gate-emitter voltage (gate potential seen from the emitter potential).
  • one electrode is connected to the power input terminal T VIN to receive the input voltage V IN , and the other electrode is connected to the switch terminal T LX .
  • One of the first and second electrodes of the transistor ML is connected to the switch terminal T LX , and the other electrode is connected to the ground terminal T GND .
  • the voltage at the switch terminal T LX is represented by the symbol "V LX ".
  • a drive control signal CNT is input to the switching control circuit 10.
  • the drive control signal CNT is a binary signal that takes either a high level or a low level. The level of the drive control signal CNT repeatedly changes between high level and low level.
  • the drive control signal CNT may be generated within the switching IC1.
  • the drive control signal CNT may be generated by an external circuit (not shown) provided outside the switching IC 1. In this case, an external terminal for receiving the drive control signal CNT is provided in the switching IC1, and the drive control signal CNT is supplied from the external circuit to the switching IC1.
  • the switching control circuit 10 generates gate signals GH and GL based on the drive control signal CNT, and supplies the gate signal GH to the gate of the transistor MH while supplying the gate signal GL to the gate of the transistor ML.
  • Transistor MH is turned on or off according to gate signal GH
  • transistor ML is turned on or off according to gate signal GL. That is, the switching control circuit 10 controls turning on or off of the transistor MH by supplying a gate signal GH to the gate of the transistor MH, and controls turning on or off of the transistor ML by supplying a gate signal GL to the gate of the transistor ML. control.
  • a half-bridge circuit is configured by transistors MH and ML.
  • a state in which the transistor MH is on and the transistor ML is off is referred to as an output high state, and a period in which the output high state is achieved is referred to as an output high period.
  • a state in which the transistor MH is in an off state and the transistor ML is in an on state is referred to as an output low state, and a period in which the output low state is realized is referred to as an output low period.
  • a state in which both transistors MH and ML are off is referred to as a double-off state, and a period in which both transistors are off is referred to as a double-off period.
  • the transistors MH and ML are never turned on at the same time.
  • the states of the half bridge circuits (MH, ML) alternately switch between an output high state and an output low state.
  • the output normally transitions from the output high period to the output low period after passing through both off periods, and when switching from the output low state to the output high state, normally the output low period transitions to the output low period. After a period of time, a transition occurs to an output high period. Both off periods themselves or the time length of both off periods is called dead time.
  • FIG. 3 schematically shows the relationship between the level of the drive control signal CNT and the states of the transistors MH and ML. Assume that the level of the drive control signal CNT changes from the first level to the second level at time t1, and then the level of the drive control signal CNT changes from the second level to the first level at time t2.
  • the switching control circuit 10 turns on the transistor MH after a delay time Td_Hon in response to a change in the level of the drive control signal CNT from the first level to the second level, and changes the level of the drive control signal CNT from the first level to the second level.
  • the transistor ML is turned off after a delay time Td_Loff. That is, the switching control circuit 10 generates the gate signal GH so that the transistor MH is switched from the off state to the on state at a time after the delay time Td_Hon from the time t1, and the gate signal GH is generated so that the transistor MH is switched from the off state to the on state at a time after the delay time Td_Hon from the time t1.
  • a gate signal GL is generated so that ML switches from an on state to an off state.
  • the switching control circuit 10 turns off the transistor MH after a delay time Td_Hoff in response to the change in the level of the drive control signal CNT from the second level to the first level, and changes the level of the drive control signal CNT from the second level to the first level.
  • the transistor ML is turned on after a delay time Td_Lon. That is, the switching control circuit 10 generates the gate signal GH so that the transistor MH is switched from the on state to the off state at a time after the delay time Td_Hoff from the time t2, and the gate signal GH is generated so that the transistor MH is switched from the on state to the off state at a time after the delay time Td_Lon from the time t2.
  • a gate signal GL is generated so that ML switches from an off state to an on state.
  • either the first level or the second level may be a high level, but in the following, it is assumed that the first level is a low level and the second level is a high level. do.
  • the switching control circuit 10 is provided with circuits 11H, 11L, 12H, 12L, 21 and 22 (see FIG. 1).
  • the circuits 11H and 12H are connected to the gate of the transistor MH (in other words, connected to the wiring to which the gate signal GH is applied) to receive the gate signal GH.
  • the circuits 11L and 12L are connected to the gate of the transistor ML (in other words, connected to the wiring to which the gate signal GL is applied) to receive the gate signal GL.
  • Circuits 11H, 11L, 12H, and 12L output signals Hon, Loff, Hoff, and Lon, respectively.
  • the signals Hon, Loff, Hoff, and Lon each have a value of "0" or "1" (logical value).
  • it is assumed that in each of the signals Hon, Loff, Hoff, and Lon a logic value of "1" is associated with a high level, and a logic value of "0" is associated with a low level.
  • the circuit 11H is a high-side turn-on detection circuit, which detects the timing at which the transistor MH turns on based on the gate signal GH, and outputs a signal Hon as a binary signal indicating the detection result.
  • the circuit 11H detects that the transistor MH is switched from the off state to the on state, the circuit 11H generates an up edge in the signal Hon at the detection timing (see FIG. 3). Therefore, the up edge timing of the signal Hon represents the turn-on timing of the transistor MH (specifically, the turn-on detection timing of the transistor MH), and an up edge occurs in the signal Hon at a time after the delay time Td_Hon from time t1. Note that when the transistor MH turns off, a down edge occurs in the signal Hon.
  • the up edge timing of the signal Hon will be represented by the symbol "tHon” and may be referred to as edge timing tHon or timing tHon.
  • the circuit 11L is a low-side turn-off detection circuit, which detects the timing at which the transistor ML turns off based on the gate signal GL, and outputs a signal Loff as a binary signal indicating the detection result.
  • the circuit 11L detects that the transistor ML has switched from the on state to the off state, the circuit 11L generates an up edge in the signal Loff at the detection timing (see FIG. 3). Therefore, the up edge timing of the signal Loff represents the turn-off timing of the transistor ML (specifically, the turn-off detection timing of the transistor ML), and an up edge occurs in the signal Loff at a time after the delay time Td_Loff from time t1. Note that when the transistor ML is turned on, a down edge occurs in the signal Loff.
  • the up edge timing of the signal Loff will be represented by the symbol "tLoff" and may be referred to as edge timing tLoff or timing tLoff.
  • the circuit 12H is a high-side turn-off detection circuit, which detects the timing at which the transistor MH turns off based on the gate signal GH, and outputs a signal Hoff as a binary signal indicating the detection result.
  • the circuit 12H detects that the transistor MH has switched from the on state to the off state, the circuit 12H generates an up edge in the signal Hoff at the detection timing (see FIG. 3). Therefore, the up edge timing of the signal Hoff represents the turn-off timing of the transistor MH (specifically, the turn-off detection timing of the transistor MH), and an up edge occurs in the signal Hoff at a time after the delay time Td_Hoff from time t2. Note that when the transistor MH turns on, a down edge occurs in the signal Hoff.
  • the up edge timing of the signal Hoff will be represented by the symbol "tHoff" and may be referred to as edge timing tHoff or timing tHoff.
  • the circuit 12L is a low-side turn-on detection circuit that detects the timing at which the transistor ML turns on based on the gate signal GL, and outputs a signal Lon as a binary signal indicating the detection result.
  • the circuit 12L detects that the transistor ML has switched from the off state to the on state, the circuit 12L generates an up edge in the signal Lon at the detection timing (see FIG. 3). Therefore, the up edge timing of the signal Lon represents the turn-on timing of the transistor ML (specifically, the turn-on detection timing of the transistor ML), and an up edge occurs in the signal Lon at a time after the delay time Td_Lon from time t2. Note that when the transistor ML is turned off, a down edge occurs in the signal Lon.
  • the up edge timing of the signal Lon will be represented by the symbol "tLon” and may be referred to as edge timing tLon or timing tLon.
  • the adjustment circuit 21 can adjust at least one of the delay times Td_Hon and Td_Loff based on the signals Hon and Loff (that is, can increase or decrease at least one of the delay times Td_Hon and Td_Loff).
  • the first delay applying circuit can be inserted in a circuit that generates the gate signal GH for turning on the transistor MH in response to the up edge of the drive control signal CNT, and the first delay applying circuit can be inserted at a stage subsequent to the up edge of the drive control signal CNT.
  • the propagation to the circuit may be delayed by the first variable delay time in the first delay applying circuit.
  • the delay time Td_Hon can be increased or decreased.
  • a second delay applying circuit can be inserted in a circuit that generates a gate signal GL for turning off the transistor ML in response to an up edge of the drive control signal CNT.
  • the propagation to the subsequent circuit may be delayed by the second variable delay time in the second delay applying circuit.
  • the delay time Td_Loff can be increased or decreased.
  • the adjustment circuit 22 can adjust at least one of the delay times Td_Hoff and Td_Lon based on the signals Hoff and Lon (that is, can increase or decrease at least one of the delay times Td_Hoff and Td_Lon).
  • a third delay applying circuit can be inserted in the circuit that generates the gate signal GH for turning off the transistor MH in response to the down edge of the drive control signal CNT, and the third delay applying circuit can be inserted at a stage subsequent to the down edge of the drive control signal CNT.
  • the propagation to the circuit may be delayed by a third variable delay time in a third delay applying circuit.
  • the delay time Td_Hoff can be increased or decreased.
  • a fourth delay applying circuit can be inserted in a circuit that generates a gate signal GL for turning on the transistor ML in response to a down edge of the drive control signal CNT.
  • the propagation to the subsequent circuit may be delayed by the fourth variable delay time in the fourth delay applying circuit.
  • the delay time Td_Lon can be increased or decreased.
  • the switching IC 1 is activated by transitioning from a state in which the input voltage V IN is not supplied to the switching IC 1 to a state in which the input voltage V IN is supplied to the switching IC 1.
  • the state of the delay times Td_Hon, Td_Loff, Td_Hoff, and Td_Lon immediately after the switching IC 1 is activated is referred to as an initial delay state.
  • the switching IC 1 is configured such that the delay time Td_Hon is always longer than the delay time Td_Loff, and the delay time Td_Lon is always longer than the delay time Td_Hoff.
  • the first dead time T DEAD1 corresponds to the time from the up edge timing tLoff of the signal Loff to the up edge timing tHon of the signal Hon.
  • the time from when the transistor MH is turned off until when the transistor ML is turned on is called a second dead time, and has the symbol "T DEAD2 ".
  • the second dead time T DEAD2 corresponds to the time from the up edge timing tHoff of the signal Hoff to the up edge timing tLon of the signal Lon.
  • the adjustment circuit 21 is configured to reduce the first dead time T DEAD1 based on the difference between the up edge timing tHon of the signal Hon and the up edge timing tLoff of the signal Loff, that is, based on the difference between the edge timings tHon and tLoff. 1 dead time reduction operation can be performed. Therefore, the adjustment circuit 21 can also be referred to as a first dead time adjustment circuit.
  • the adjustment circuit 21 related to the first dead time reduction operation changes at least one of the delay times Td_Hon and Td_Loff based on the difference between the edge timings tHon and tLoff, starting from the initial delay state, thereby reducing the first dead time. Decrease time T DEAD1 .
  • the adjustment circuit 22 is configured to reduce the second dead time T DEAD2 based on the difference between the up edge timing tHoff of the signal Hoff and the up edge timing tLon of the signal Lon, that is, based on the difference between the edge timings tHoff and tLon. 2 dead time reduction operations can be performed. Therefore, the adjustment circuit 22 can also be referred to as a second dead time adjustment circuit.
  • the adjustment circuit 22 related to the second dead time reduction operation changes at least one of the delay times Td_Hoff and Td_Lon based on the difference between the edge timings tHoff and tLon, starting from the initial delay state, thereby reducing the second dead time. Time T Decrease DEAD2 .
  • FIG. 4 shows a configuration diagram of a DC/DC converter 2 as an example of a device incorporating the switching IC 1.
  • the DC/DC converter 2 is configured as a step-down DC/DC converter that generates an output voltage V OUT lower than the input voltage V IN by converting the input voltage V IN to power.
  • the input voltage V IN and the output voltage V OUT are positive DC voltages.
  • the DC/DC converter 2 includes a switching IC1, a coil LOUT , a capacitor COUT , and resistors R1 and R2.
  • the switching IC 1 incorporated in the DC/DC converter 2 is provided with a feedback control circuit 30 in addition to the above-described transistors MH and ML and the switching control circuit 10.
  • Transistors MH and ML are alternately turned on in response to drive control signal CNT, so that a rectangular wave voltage that fluctuates approximately between input voltage V IN and ground potential is generated at switch terminal T LX as voltage V LX .
  • the output voltage V OUT is generated by rectifying and smoothing the rectangular wave voltage (V LX ) at the switch terminal T LX in a rectifying and smoothing circuit consisting of a coil L OUT and a capacitor C OUT .
  • a rectifying and smoothing circuit consisting of a coil L OUT and a capacitor C OUT .
  • one end of the coil L OUT is connected to the switch terminal T LX
  • the other end of the coil L OUT is connected to the output terminal OUT.
  • the output terminal OUT is connected to ground via a capacitor C OUT .
  • Output voltage V OUT is applied to output terminal OUT.
  • the output terminal OUT is connected to one end of a resistor R1, and the other end of the resistor R1 is connected to ground via a resistor R2. Therefore, a feedback voltage V FB proportional to the output voltage V OUT is generated at the connection node between the resistors R1 and R2.
  • the switching IC 1 is provided with a feedback terminal FB that receives a feedback voltage VFB as one of the external terminals.
  • the feedback control circuit 30 generates a drive control signal CNT based on the feedback voltage V FB so that the output voltage V OUT is stabilized at a predetermined target voltage.
  • the feedback control circuit 30 may generate the drive control signal CNT by also referring to the detection result of the current flowing through the coil L OUT .
  • the feedback control circuit 30 can generate the drive control signal CNT using, for example, pulse width modulation, and in this case, the drive control signal CNT becomes a rectangular wave signal having a predetermined switching frequency.
  • a load LD is connected to an output terminal OUT of the DC/DC converter 2.
  • the load LD is any load that is driven based on the output voltage V OUT .
  • the load LD draws its own current consumption from the switch terminal T LX through the coil L OUT .
  • the current consumption of the load LD is hereinafter referred to as load current I LD .
  • load current I LD In such a DC/DC converter 2, it is important to improve efficiency (power conversion efficiency).
  • first and second reference methods are being considered as methods for avoiding simultaneous turning on of high-side and low-side transistors.
  • the low-side transistor is turned on after a predetermined delay is added to the turn-off detection signal of the high-side transistor, and the high-side transistor is turned on after a predetermined delay is added to the turn-off detection signal of the low-side transistor.
  • a gate signal for a high-side transistor is generated based on a signal obtained by adding a delay of a first fixed delay amount to the drive control signal CNT, and a delay of a second fixed delay amount is added to the drive control signal CNT.
  • a gate signal for the low-side transistor is generated based on the added signal. Simultaneous turning on can also be avoided by the second reference method. However, with the second reference method, it is difficult to optimize efficiency under various conditions. I will add an explanation to this.
  • the DC/DC converter 2 and a DC/DC converter similar to the DC/DC converter 2 can operate in a CCM (Continuous Conduction Mode) region or a DCM (Discontinuous Conduction Mode) region.
  • the optimum delay amount in the CCM region is adjusted to the fixed delay amount, so that efficiency deteriorates in the DCM region.
  • the switching IC 1 By using the switching IC 1 according to the present embodiment, it is possible to optimize the efficiency of the DC/DC converter 2 under various conditions through execution of each dead time reduction operation. Further, not only the DC/DC converter but also any device incorporating the switching IC 1 can optimize efficiency (in other words, reduce loss) by reducing dead time.
  • FIG. 5 shows a part of the internal circuit of the switching IC 1 according to the embodiment EX1_A.
  • the switching control circuit 10 (see FIG. 1) is the switching control circuit 100, and the transistors MH and ML are transistors MH1 and ML1, respectively.
  • the transistor MH1 is composed of a P-channel type MOSFET, and the transistor ML1 is composed of an N-channel type MOSFET.
  • the source of transistor MH1 is connected to power input terminal T VIN and receives input voltage V IN .
  • the drain of transistor MH1 is connected to switch terminal T LX .
  • the drain of transistor ML1 is connected to switch terminal T LX . That is, the drains of the transistors MH1 and ML1 are commonly connected at the switch terminal T LX .
  • the source of the transistor ML1 is connected to a ground terminal T GND , and is connected to the ground through the ground terminal T GND .
  • Gate signals GH and GL described in Example EX1_A refer to gate signals applied to the gates of transistors MH1 and ML1, respectively (the same applies to Examples EX1_B and EX1_C described later).
  • the switching control circuit 100 includes circuits or elements referenced by 110 to 117, 120 to 127, and 131 to 134.
  • the circuits 110 to 115, 120 to 125, and 131 to 134 are digital or analog circuits driven by an input voltage V IN or an internal power supply voltage different from the input voltage V IN with reference to the ground potential.
  • the internal power supply voltage has a predetermined positive DC voltage.
  • the internal power supply voltage may be generated by an internal power supply circuit (not shown) within the switching IC 1 based on the input voltage V IN .
  • the output signals of the circuits 111 to 115, 121 to 125, and 131 to 134 are binary signals that take either a high level or a low level.
  • Transistors 116 and 126 are P-channel MOSFETs, and transistors 117 and 127 are N-channel MOSFETs.
  • Circuits 111, 112, 121 and 122 are delay applying circuits.
  • a drive control signal CNT is input to each of the delay applying circuits 111, 112, 121, and 122.
  • the delay applying circuits 111, 112, 121, and 122 apply delays by delay times Tdly_H1, Tdly_fix, Tdly_fix, and Tdly_L1 to the drive control signal CNT, respectively, and output the delayed signals. Since the delay times Tdly_H1, Tdly_fix, and Tdly_L1 are delay times that are actively added, they can also be referred to as added delay times or insertion delay times.
  • the delay applying circuit 111 outputs a signal obtained by delaying the drive control signal CNT by a delay time Tdly_H1 as a signal S111. Therefore, an up edge occurs in the signal S111 at a timing after the delay time Tdly_H1 from the up edge timing of the drive control signal CNT. Similarly, a down edge occurs in the signal S111 at a timing that is a delay time Tdly_H1 after the down edge timing of the drive control signal CNT.
  • the delay applying circuit 112 outputs a signal obtained by delaying the drive control signal CNT by the delay time Tdly_fix as the signal S112. Therefore, an up edge occurs in the signal S112 at a timing after the delay time Tdly_fix from the up edge timing of the drive control signal CNT. Similarly, a down edge occurs in the signal S112 at a timing after the down edge timing of the drive control signal CNT by the delay time Tdly_fix.
  • the delay applying circuit 121 outputs a signal obtained by delaying the drive control signal CNT by the delay time Tdly_fix as the signal S121. Therefore, an up edge occurs in the signal S121 at a timing after the delay time Tdly_fix from the up edge timing of the drive control signal CNT. Similarly, a down edge occurs in the signal S121 at a timing after the down edge timing of the drive control signal CNT by the delay time Tdly_fix.
  • the delay applying circuit 122 outputs a signal obtained by delaying the drive control signal CNT by a delay time Tdly_L1 as a signal S122. Therefore, an up edge occurs in the signal S122 at a timing after the delay time Tdly_L1 from the up edge timing of the drive control signal CNT. Similarly, a down edge occurs in the signal S122 at a timing that is a delay time Tdly_L1 after the down edge timing of the drive control signal CNT.
  • the delay time Tdly_fix has a fixed time that is predetermined at the design stage of the switching IC 1. Note that the delay time Tdly_fix given by the delay adding circuit 112 and the delay time Tdly_fix given by the delay adding circuit 121 may be the same or slightly different. In the initial delay state immediately after the switching IC 1 is activated, the delay times Tdly_H1 and Tdly_L1 are sufficiently longer than the delay time Tdly_fix. Further, a lower limit may be set for the delay times Tdly_H1 and Tdly_L1. At this time, each of the delay times Tdly_H1 and Tdly_L1 may be configured to never become less than or equal to the delay time Tdly_fix.
  • the circuit 113 is a two-input NAND circuit.
  • the circuit 113 outputs a NAND signal of the signals S111 and S112 as a signal S113. Therefore, only when the signals S111 and S112 are both high level, the signal S113 is low level. If at least one of the signals S111 and S112 is at a low level, the signal S113 is at a high level.
  • the circuit 123 is a 2-input NOR circuit.
  • the circuit 123 outputs a NOR signal of the signals S121 and S122 as a signal S123. Therefore, the signal S123 becomes high level only when the signals S121 and S122 are both low level. If at least one of the signals S121 and S122 is at a high level, the signal S123 becomes a low level.
  • Circuits 114 and 115 and transistors 116 and 117 constitute a high-side predriver for driving the gate of transistor MH1.
  • the high-side pre-driver turns on the transistor MH1 by applying a low-level gate signal GH to the gate of the transistor MH1 during a low-level period of the signal S113, and applies a high-level gate signal GH during a high-level period of the signal S113.
  • the transistor MH1 is turned off by applying it to the gate of the transistor MH1.
  • the high-level gate signal GH has the potential of the input voltage V IN
  • the low-level gate signal GH has the ground potential.
  • the input voltage V IN is greater than the gate threshold voltage of transistor MH1.
  • Circuits 124 and 125 and transistors 126 and 127 constitute a low-side predriver for driving the gate of transistor ML1.
  • the low-side predriver turns on the transistor ML1 by applying a high-level gate signal GL to the gate of the transistor ML1 during the high-level period of the signal S123, and applies the low-level gate signal GL to the transistor during the low-level period of the signal S123. By applying it to the gate of ML1, transistor ML1 is turned off.
  • the high-level gate signal GL has the potential of the input voltage V IN
  • the low-level gate signal GL has the ground potential.
  • the input voltage V IN is greater than the gate threshold voltage of transistor ML1.
  • circuits 114, 115, 124 and 125 are inverter circuits. Circuits 114 and 115 each receive signal S113 and output an inverted signal of signal S113. The output signal of circuit 114 is provided to the gate of transistor 116 and the output signal of circuit 115 is provided to the gate of transistor 117. Circuits 124 and 125 each receive signal S123 and output an inverted signal of signal S123. The output signal of circuit 124 is provided to the gate of transistor 126 and the output signal of circuit 125 is provided to the gate of transistor 127. The sources of transistors 116 and 126 are connected to a power input terminal T VIN to receive an input voltage V IN . Each source of transistors 117 and 127 is connected to a ground terminal T GND .
  • the drains of transistors 116 and 117 are connected to each other and to the gate of transistor MH1 through gate wiring 118.
  • the signal generated on the gate wiring 118 is the gate signal GH.
  • the drains of transistors 126 and 127 are connected to each other and to the gate of transistor ML1 through gate wiring 128.
  • the signal generated on the gate wiring 128 is the gate signal GL.
  • the circuits 131 and 132 are Schmitt trigger type inverter circuits (in other words, inverter circuits with hysteresis).
  • circuits 131 and 132 correspond to the circuits 11H and 11L shown in FIG. 1, respectively, and the output signals of the circuits 131 and 132 correspond to the signals Hon and Loff, respectively. Therefore, in the switching control circuit 100, the up edge timings of the output signals of the circuits 131 and 132 correspond to the edge timings tHon and tLoff, respectively (see FIG. 3).
  • An input terminal of the circuit 131 is connected to the gate wiring 118 and receives the gate signal GH.
  • the circuit 131 outputs a signal Hon according to the gate signal GH.
  • the voltage (potential) of the gate signal GH is referred to as a gate voltage, and is represented by the symbol "V GH ".
  • ⁇ V HYS is a positive hysteresis voltage.
  • the threshold voltage V TH131 may be determined so that the voltage (V IN ⁇ V TH131 ) matches or is approximately the same as the gate threshold voltage of the transistor MH1 .
  • An input terminal of the circuit 132 is connected to the gate wiring 128 and receives the gate signal GL.
  • the circuit 132 outputs a signal Loff according to the gate signal GL.
  • the voltage (potential) of the gate signal GL is referred to as a gate voltage, and is expressed by the symbol "V GL ".
  • the threshold voltage V TH132 may be determined so that the voltage V TH132 matches or is approximately the same as the gate threshold voltage of the transistor ML1.
  • the circuits 133 and 134 are Schmitt trigger type buffer circuits (in other words, buffer circuits with hysteresis).
  • circuits 133 and 134 correspond to the circuits 12H and 12L in FIG. 1, respectively, and output signals of the circuits 133 and 134 correspond to the signals Hoff and Lon, respectively. Therefore, in the switching control circuit 100, the up edge timings of the output signals of the circuits 133 and 134 correspond to the edge timings tHoff and tLon, respectively (see FIG. 3).
  • An input terminal of the circuit 133 is connected to the gate wiring 118 and receives the gate signal GH.
  • the circuit 133 outputs a signal Hoff according to the gate signal GH.
  • a signal Hoff is generated by the gate voltage V GH.
  • V TH133 exceeds a predetermined positive threshold voltage V TH133
  • an up edge occurs in the signal Hoff
  • the gate voltage V GH becomes the voltage (V TH133 - ⁇ V HYS )
  • a down edge occurs in the signal Hoff.
  • the inequality “0 ⁇ V TH133 - ⁇ V HYS ⁇ V TH133 ⁇ V IN” holds true.
  • the threshold voltage V TH133 may be determined so that the voltage (V IN ⁇ V TH133 ) matches or is approximately the same as the gate threshold voltage of the transistor MH1.
  • An input terminal of the circuit 134 is connected to the gate wiring 128 and receives the gate signal GL.
  • the circuit 134 outputs a signal Lon according to the gate signal GL.
  • a signal Lon is generated by the gate voltage V GL.
  • V TH134 may be determined so that the threshold voltage V TH134 matches or is approximately the same as the gate threshold voltage of the transistor ML1.
  • the delay setting circuit 110 generates a signal S110 that specifies and controls the delay time Tdly_H1 in the delay applying circuit 111 based on the signals Hon and Loff from the circuits 131 and 132, and outputs the generated signal S110 to the delay applying circuit 111. .
  • a delay time Tdly_H1 corresponding to the signal S110 is applied to the drive control signal CNT.
  • the adjustment circuit 21 of FIG. 1 is configured by the circuits 110 to 112 or the circuits 110 to 113.
  • the delay setting circuit 120 generates a signal S120 that specifies and controls the delay time Tdly_L1 in the delay applying circuit 122 based on the signals Hoff and Lon from the circuits 133 and 134, and outputs the generated signal S120 to the delay applying circuit 122. .
  • a delay time Tdly_L1 according to the signal S120 is applied to the drive control signal CNT.
  • the adjustment circuit 22 of FIG. 1 is configured by the circuits 120 to 122 or the circuits 120 to 123.
  • the delay setting circuit 110 detects the relationship between the up edge timing tHon of the signal Hon based on the up edge of the drive control signal CNT and the up edge timing tLoff of the signal Loff (see FIG. 3), and sets the signal S110 according to the detection result. Generate and output.
  • the content detected by the delay setting circuit 110 includes not only the difference between the edge timings tHon and tLoff, but also the context of the edge timings tHon and tLoff.
  • the delay time Tdly_H1 in the delay applying circuit 111 follows the signal S110.
  • the circuits 110 and 111 can change the delay time Tdly_H1 so that the first dead time reduction operation described above is realized.
  • the difference between the edge timings tHon and tLoff can also be interpreted as the difference between the phase of the up edge in the signal Hon and the phase of the up edge in the signal Loff.
  • the delay setting circuit 120 detects the relationship between the up edge timing tHoff of the signal Hoff based on the down edge of the drive control signal CNT and the up edge timing tLon of the signal Lon (see FIG. 3), and sets the signal S120 according to the detection result. Generate and output.
  • the content detected by the delay setting circuit 120 includes not only the difference between the edge timings tHoff and tLon, but also the context of the edge timings tHoff and tLon.
  • the delay time Tdly_L1 in the delay applying circuit 122 follows the signal S120.
  • the circuits 120 and 122 can change the delay time Tdly_L1 so that the second dead time reduction operation described above is achieved.
  • the difference between the edge timings tHoff and tLon can also be interpreted as the difference between the phase of the up edge in the signal Hoff and the phase of the up edge in the signal Lon.
  • a solid line 610 with an arrow indicates a propagation path of a signal that causes the potential of the gate signal GH to decrease in response to an up edge of the drive control signal CNT.
  • a dashed line 612 with an arrow indicates how a signal corresponding to turning on the transistor MH1 is propagated to the delay setting circuit 110.
  • a solid line 620 with an arrow indicates a propagation path of a signal that causes the potential of the gate signal GL to decrease in response to an up edge of the drive control signal CNT.
  • a dashed line 622 with an arrow indicates how a signal corresponding to turning off the transistor ML1 is propagated to the delay setting circuit 110.
  • FIG. 7 is a timing chart of the switching control circuit 100 in response to the rising edge of the drive control signal CNT.
  • a sufficiently long predetermined delay time is set so that the delay time Td_Hon is always longer than the delay time Td_Loff (that is, "T DEAD1 >0": see FIG. 3).
  • the initial time is set to the delay time Tdly_H1.
  • FIG. 7 is a timing chart in an initial delay state or a timing chart when the first dead time T DEAD1 is sufficiently long.
  • an up edge occurs in the drive control signal CNT at time t1 (see also FIG. 3). Then, an up edge occurs in the signal S111 when the delay time Tdly_H1 has elapsed from the time t1, and an up edge occurs in the signal S112 when the delay time Tdly_fix has elapsed from the time t1. Since “Tdly_H1>Tdly_fix”, a down edge occurs in the signal S113 in synchronization with an up edge of the signal S111.
  • the high side predriver (114 to 117) lowers the potential of the gate signal GH from a high level (the level of the input voltage V IN ) to a low level (the level of the ground).
  • a high level the level of the input voltage V IN
  • a low level the level of the ground
  • an up edge occurs in the signal S121 when the delay time Tdly_fix has elapsed from the time t1
  • an up edge occurs in the signal S122 when the delay time Tdly_L1 has elapsed from the time t1. Since "Tdly_L1>Tdly_fix”, a down edge occurs in the signal S123 in synchronization with the up edge of the signal S121.
  • the low side predriver (124 to 127) lowers the potential of the gate signal GL from a high level (input voltage V IN level) to a low level (ground level).
  • an up edge occurs in the signal Loff at timing tLoff.
  • the delay applying circuit 111 reduces the delay time Tdly_H1.
  • the amount of decrease at this time may be greater as the difference between the edge timings tLoff and tHon is greater (that is, the greater the first dead time T DEAD1 is), or may be constant.
  • the delay time Tdly_H1 decreases according to the difference between the edge timings tLoff and tHon, and the edge timings tLoff and tHon decrease. It is stabilized in a state where the difference between them is zero or minute.
  • the delay applying circuit 111 is an example of a variable delay circuit that outputs an active signal after a variable delay time Tdly_H1 from the rising edge of the drive control signal CNT.
  • the active signal here corresponds to the high level signal S111.
  • the switching control circuit 100 turns off the transistor MH1 by supplying the transistor MH1 with a gate signal GH that lowers the gate potential of the transistor MH1 based on the active signal (triggered by the output of the active signal). Then, the adjustment circuit (21) including the delay setting circuit 110 and the delay applying circuit 111 starts from the state where "Td_Hon>Td_Loff" (see FIGS.
  • the delay time Tdly_H1 can be reduced, and thereby the first dead time T DEAD1 can be reduced.
  • the delay time Tdly_H1 corresponding to the given delay time is a part of the total delay time (i.e., delay time Td_Hon) when the transistor MH1 is turned on. Therefore, as the delay time Tdly_H1 increases or decreases, the delay time Td_Hon also increases or decreases. Furthermore, the delay time Tdly_fix provided by the delay providing circuit 121 is a part of the delay time Td_Loff. If the delay time Tdly_H1 becomes short enough that the edge timing tHon is earlier than the edge timing tLoff, the delay time Tdly_H1 is corrected to increase by the delay setting circuit 110 and the delay adding circuit 111 based on the signals Hon and Loff. Ru.
  • a solid line 630 with an arrow indicates a propagation path of a signal that causes the potential of the gate signal GL to rise in response to the down edge of the drive control signal CNT.
  • a dashed line 632 with an arrow indicates how a signal corresponding to turning on the transistor ML1 is propagated to the delay setting circuit 120.
  • a solid line 640 with an arrow indicates a propagation path of a signal that causes the potential of the gate signal GH to rise in response to the down edge of the drive control signal CNT.
  • a dashed line 642 with an arrow indicates how a signal corresponding to turning off the transistor MH1 is propagated to the delay setting circuit 120.
  • FIG. 9 is a timing chart of the switching control circuit 100 in response to the down edge of the drive control signal CNT.
  • a sufficiently long predetermined delay time is set so that the delay time Td_Lon is always longer than the delay time Td_Hoff (that is, "T DEAD2 >0": see FIG. 3).
  • the initial time is set to the delay time Tdly_L1.
  • FIG. 9 is a timing chart in the initial delay state or a timing chart when the second dead time T DEAD2 is sufficiently long.
  • a down edge occurs in drive control signal CNT at time t2 (see also FIG. 3). Then, a down edge occurs in the signal S111 when the delay time Tdly_H1 has elapsed from time t2, and a down edge occurs in the signal S112 when the delay time Tdly_fix has elapsed from the time t2. Since “Tdly_H1>Tdly_fix”, an up edge occurs in the signal S113 in synchronization with a down edge of the signal S112. In response to the rising edge of the signal S113, the high side predriver (114 to 117) increases the potential of the gate signal GH from a low level (ground level) to a high level (input voltage V IN level). In the process of increasing the potential of the gate signal GH, an up edge occurs in the signal Hoff at timing tHoff.
  • a down edge occurs in the signal S121 when the delay time Tdly_fix has elapsed from the time t2, and a down edge occurs in the signal S122 when the delay time Tdly_L1 has elapsed from the time t2. Since “Tdly_L1>Tdly_fix”, an up edge occurs in the signal S123 in synchronization with a down edge of the signal S122.
  • the low side predriver (124 to 127) increases the potential of the gate signal GL from a low level (ground level) to a high level (input voltage V IN level). In the process of increasing the potential of the gate signal GL, an up edge occurs in the signal Lon at timing tLon.
  • the delay applying circuit 122 reduces the delay time Tdly_L1.
  • the amount of decrease at this time may be larger as the difference between the edge timings tHoff and tLon is larger (that is, the larger the second dead time T DEAD2 is), or it may be constant.
  • the delay time Tdly_L1 decreases according to the difference between the edge timings tHoff and tLon, and the edge timings tHoff and tLon decrease. It is stabilized in a state where the difference between them is zero or minute.
  • the delay applying circuit 122 is an example of a variable delay circuit that outputs an active signal after a variable delay time Tdly_L1 from the down edge of the drive control signal CNT.
  • the active signal here corresponds to the low level signal S122.
  • the switching control circuit 100 turns on the transistor ML1 by supplying the transistor ML1 with a gate signal GL that increases the gate potential of the transistor ML1 based on the active signal (triggered by the output of the active signal). Then, the adjustment circuit (22) including the delay setting circuit 120 and the delay adding circuit 122 starts from the state where "Td_Lon>Td_Hoff" (see FIGS.
  • the delay time Tdly_L1 can be reduced, and thereby the second dead time T DEAD2 can be reduced.
  • the delay time Tdly_L1 corresponding to the given delay time is a part of the total delay time (i.e., delay time Td_Lon) when the transistor ML1 is turned on. Therefore, as the delay time Tdly_L1 increases or decreases, the delay time Td_Lon also increases or decreases. Further, the delay time Tdly_fix provided by the delay providing circuit 112 is a part of the delay time Td_Hoff. If the delay time Tdly_L1 becomes short enough that the edge timing tLon is earlier than the edge timing tHoff, the delay time Tdly_L1 is corrected to increase by the delay setting circuit 120 and the delay adding circuit 122 based on the signals Lon and Hoff. Ru.
  • FIG. 10 shows a configuration example of the delay setting circuits 110 and 120.
  • the delay setting circuit 110 includes an edge comparison circuit 110a and a conversion circuit 110b
  • the delay setting circuit 120 includes an edge comparison circuit 120a and a conversion circuit 120b.
  • the edge comparison circuit 110a detects the difference between the edge timings tLoff and tHon based on the signals Loff and Hon, and outputs a signal S110a according to the detection result.
  • a pulse is included in the signal S110a every time the edge comparison circuit 110a performs detection.
  • the pulse width corresponding to the time length of the pulse in the signal S110a depends on the context of the edge timings tLoff and tHon and the difference between the edge timings tLoff and tHon.
  • the conversion circuit 110b converts the pulse width of the signal S110a into a voltage, and outputs a signal having the obtained voltage as the signal S110.
  • the edge comparison circuit 120a detects the difference between the edge timings tHoff and tLon based on the signals Hoff and Lon, and outputs a signal S120a according to the detection result.
  • a pulse is included in the signal S120a every time the edge comparison circuit 120a performs detection.
  • the pulse width corresponding to the time length of the pulse in the signal S120a depends on the context of the edge timings tHoff and tLon and the difference between the edge timings tHoff and tLon.
  • the conversion circuit 120b converts the pulse width of the signal S120a into a voltage, and outputs a signal having the obtained voltage as the signal S120.
  • Example EX1_B is an example based on Example EX1_A, and with respect to matters not specifically described in Example EX1_B, the matters described in Example EX1_A also apply to Example EX1_B unless there is a contradiction.
  • FIG. 11 shows a part of the internal circuit of the switching IC 1 according to the embodiment EX1_B.
  • the switching control circuit 10 is a switching control circuit 100a, and the transistors MH and ML are transistors MH1 and ML1, respectively.
  • the switching control circuit 100a has a configuration in which circuits 135 and 136 are added to the switching control circuit 100 (FIG. 5) according to the embodiment EX1_A.
  • the configuration and operation of the switching control circuit 100a are the same as those of the switching control circuit 100, except for the addition and the matters described below in Example EX1_B.
  • the circuit 135 is a Schmitt trigger type inverter circuit (in other words, an inverter circuit with hysteresis).
  • the input terminal of circuit 135 is connected to switch terminal T LX and receives switch voltage V LX .
  • the circuit 135 outputs a signal S135 according to the switch voltage V LX .
  • V TH135 a predetermined positive threshold voltage
  • the switch voltage V LX becomes the voltage (V TH135 + ⁇ V HYS )
  • the value exceeds a down edge occurs in the signal S135.
  • the inequality "0 ⁇ V TH135 ⁇ V TH135 + ⁇ V HYS ⁇ V IN holds true.
  • the circuit 136 is a two-input AND circuit.
  • the circuit 136 outputs an AND signal of the signal S135 from the circuit 135 and the signal Hoff from the circuit 133 as a signal S136. Therefore, the signal S136 is at a high level only when the signals S135 and Hoff are both at a high level. If at least one of the signals S135 and Hoff is at a low level, the signal S136 is at a low level.
  • the signals S136 and Lon are input to the delay setting circuit 120 according to the embodiment EX1_B instead of the combination of the signals Hoff and Lon. That is, the delay setting circuit 120 according to the embodiment EX1_B generates and outputs the signal S120 based on the signals S136 and Lon instead of the signals Hoff and Lon.
  • the delay setting circuit 120 according to the embodiment EX1_B regards the signal S136 as the signal Hoff (that is, regards the up-edge timing of the signal S136 as the up-edge timing of the signal Hoff), and sets the signal in the same manner as in the embodiment EX1_A. By generating and outputting S120, the delay time Tdly_L1 to be added by the delay circuit 122 is specified and controlled.
  • a state in which the load current I LD is relatively large is referred to as a heavy load state, and a state in which the load current I LD is relatively small is referred to as a light load state. Under light load conditions, the load current I LD may be substantially zero.
  • FIG. 12 shows waveforms of some signals or voltages under heavy load conditions.
  • a down edge of the drive control signal CNT occurs, the potential of the gate signal GH rises from low level to high level through the signal transmission described in Example EX1_A, and rises to signal Hoff at edge timing tHoff in the rising process. Edges arise.
  • the switch voltage V LX decreases toward 0 V or It drops sharply towards negative voltage.
  • an up edge occurs in the signal S135 almost simultaneously with an up edge of the signal Hoff.
  • the up edge timing tHoff of the signal Hoff and the up edge timing of the signal S136 are substantially the same. Therefore, under heavy load conditions, the operation of switching control circuit 100a is substantially the same as that of switching control circuit 100.
  • the up edge timing of the signal S136 will be referred to by the symbol "t136" and will be referred to as edge timing t136 or timing t136.
  • FIG. 13 shows waveforms of some signals or voltages under light load conditions.
  • the potential of the gate signal GH rises from low level to high level through the signal transmission described in Example EX1_A, and rises to signal Hoff at edge timing tHoff in the rising process. Edges arise. There is no difference in this point between a heavy load state and a light load state.
  • the resistance value of the channel of the transistor MH1 increases, and although the channel of the transistor MH1 is eventually cut off, the switch voltage decreases because the load current I LD is small.
  • V LX decreases more slowly than in a heavy load state. Then, when the switch voltage V LX is sufficiently reduced, an up edge occurs in the signal S135, and an up edge occurs in the signal S136 triggered by the up edge of the signal S135.
  • the introduction of the circuits 135 and 136 prevents a decrease in efficiency in a light load state, in other words, improves efficiency in a light load state.
  • the efficiency improvement is realized by correcting the delay time Tdly_L1 based on the signals S136 and Lon.
  • the delay setting circuit 120 detects the relationship between the edge timings t136 and tLon, and generates and outputs a signal S120 according to the detection result.
  • the content detected by the delay setting circuit 120 includes not only the difference between the edge timings t136 and tLon, but also the context of the edge timings t136 and tLon.
  • the edge timing tHoff and the edge timing t136 are substantially the same, and the switching control circuit 100a performs the same operation as in the embodiment EX1_A. That is, in the first situation where the edge timing t136 is earlier than the edge timing tLon (the situation where the phase of the up edge of the signal S136 is ahead of the phase of the up edge of the signal Lon), the delay setting circuit 120 sets the delay time Tdly_L1. In response to the signal S120, the delay adding circuit 122 reduces the delay time Tdly_L1. The amount of decrease at this time may be greater as the difference between edge timing t136 and tLon is greater, or may be constant.
  • the drive control signal CNT is repeatedly switched between high and low levels. If the heavy load state is maintained, the delay time Tdly_L1 decreases according to the difference between the edge timings t136 and tLon, and becomes stable in a state where the difference between the edge timings t136 and tLon becomes zero or small. do.
  • the edge timing t136 is later than the edge timing tLon (the phase of the up edge of the signal S136 lags the phase of the up edge of the signal Lon).
  • the delay setting circuit 120 When the edge timing t136 is later than the edge timing tLon, the delay setting circuit 120 generates and outputs a signal S120 for increasing the delay time Tdly_L1, and upon receiving the signal S120, the delay adding circuit 122 increases the delay time. Increase Tdly_L1.
  • the amount of increase at this time may be an amount corresponding to the difference between edge timing t136 and tLon, or may be constant.
  • the second dead time T DEAD2 increases due to an increase in the delay time Tdly_L1, efficiency is increased in a light load state.
  • the delay time Tdly_L1 increases. As a result, the transistor ML1 is turned on after the switch voltage V LX has sufficiently decreased in a light load state, and the above-mentioned decrease in efficiency is suppressed. Note that an upper limit may be set on the increase in the delay time Tdly_L1 (an increase in the delay time Tdly_L1 beyond a predetermined upper limit time may be prohibited). Thereafter, if the light load state returns to the heavy load state, the delay time Tdly_L1 is reduced in accordance with the heavy load state. In other words, the delay time Tdly_L1 is appropriately adjusted according to the load current ILD .
  • the adjustment circuit 22 (see FIG. 1) including the delay setting circuit 120 and the delay applying circuit 122 adjusts the signal Hoff, the signal Lon, and the signal according to the switch voltage V LX .
  • the second dead time T DEAD2 is adjusted based on S135.
  • the delay time Td_Lon (FIG. 3) occurs corresponding to the propagation path 630 of FIG. 8, and therefore, the delay time Td_Lon related to turn-on of the transistor ML1 is increased or decreased by increasing or decreasing the delay time Tdly_L1.
  • the second dead time T DEAD2 also increases or decreases (see FIG. 3).
  • Example EX1_C ⁇ Example EX1_C>> Example EX1_C will be explained. In Example EX1_C, a modification technique to Example EX1_A or EX1_B will be described.
  • the delay setting circuit 110 can be any digital circuit or analog circuit as long as it can generate the signal S110 according to the relationship between the edge timings tLoff and tHon (the difference and the context). It may be configured as follows.
  • the delay setting circuit 120 may be configured with any digital circuit or analog circuit as long as it can generate a signal as the signal S120 according to the relationship between the edge timings tHoff and tLon (the difference and the context). It's good.
  • the delay setting circuit 120 may be configured with any digital circuit or analog circuit as long as it can generate a signal as the signal S120 according to the relationship between the edge timings t136 and tLon (the difference and the context). It's good.
  • Example EX1_A or EX1_B the transistor MH1 may be formed from a P-channel type IGBT, and the transistor ML1 may be formed from an N-channel type IGBT.
  • the source and drain of the transistor MH1 are replaced with the emitter and collector, respectively, and the source and drain of the transistor ML1 are replaced with the emitter and collector, respectively.
  • FIG. 16 shows a part of the internal circuit of the switching IC 1 according to the embodiment EX2_A.
  • the switching control circuit 10 (see FIG. 1) is the switching control circuit 200, and the transistors MH and ML are transistors MH2 and ML2, respectively. Both transistors MH2 and ML2 are constructed from N-channel type MOSFETs.
  • the drain of transistor MH2 is connected to power input terminal T VIN and receives input voltage V IN .
  • the source of transistor MH2 is connected to switch terminal T LX .
  • the drain of transistor ML2 is connected to switch terminal T LX . That is, the source of the transistor MH2 and the drain of the transistor ML2 are commonly connected at the switch terminal T LX .
  • the source of the transistor ML2 is connected to the ground terminal T GND , and is connected to the ground through the ground terminal T GND .
  • Gate signals GH and GL described in Example EX2_A refer to gate signals applied to the gates of transistors MH2 and ML2, respectively (the same applies to Examples EX2_B and EX2_C described later).
  • the switching IC 1 according to the embodiment EX2_A is provided with a boot terminal T BOOT .
  • the boot terminal T BOOT may be an external terminal of the switching IC 1.
  • a boot voltage V BOOT higher than the switch voltage V LX is applied to the boot terminal T BOOT .
  • the boot voltage V BOOT can be generated using a well-known bootstrap circuit (not shown) that utilizes fluctuations in the switch voltage V LX .
  • the boot voltage V BOOT may be generated by boosting the input voltage V IN using an arbitrary boost circuit (not shown).
  • the switching control circuit 200 includes circuits or elements referenced at 210-212, 220-222, 231-234, 241-247, 251-257, and 261.
  • the circuits 210 to 212, 220 to 222, 231 to 234, and 252 to 255 are digital or analog circuits driven by the internal power supply voltage Vreg with reference to the ground potential.
  • circuits 211 to 212, 221 to 222, 231 to 234, and 252 to 255 output binary signals that take either a high level or a low level.
  • the low level has the ground potential
  • the high level has the internal power supply voltage Vreg.
  • the internal power supply voltage Vreg is a positive DC voltage generated based on the input voltage V IN by an internal power supply circuit (not shown) provided in the switching IC 1.
  • the input voltage V IN itself may be used as the internal power supply voltage Vreg.
  • the circuits 242 to 245 are digital circuits driven by a boot voltage V BOOT based on the potential of the switch terminal T LX .
  • Circuits 242 to 245 output binary signals that take either a high level or a low level. In each input signal and each output signal of the circuits 242-245, the low level has the potential at the switch terminal T LX (ie, the potential of the switch voltage V LX ), and the high level has the potential of the boot voltage V BOOT .
  • Transistors 246 and 256 are P-channel MOSFETs, and transistors 247 and 257 are N-channel MOSFETs.
  • Circuits 211 and 221 are delay applying circuits.
  • a drive control signal CNT is input to each of the delay applying circuits 211 and 221.
  • the delay applying circuits 211 and 221 apply delays by delay times Tdly_H2 and Tdly_L2 to the drive control signal CNT, respectively, and output the delayed signals. Since the delay times Tdly_H2 and Tdly_L2 are delay times that are actively added, they can also be referred to as added delay times or insertion delay times.
  • the delay applying circuit 211 outputs a signal obtained by delaying the drive control signal CNT by a delay time Tdly_H2 as a signal S211. Therefore, an up edge occurs in the signal S211 at a timing after the delay time Tdly_H2 from the up edge timing of the drive control signal CNT. Similarly, a down edge occurs in the signal S211 at a timing that is a delay time Tdly_H2 after the down edge timing of the drive control signal CNT.
  • the delay applying circuit 221 outputs a signal obtained by delaying the drive control signal CNT by a delay time Tdly_L2 as a signal S221. Therefore, an up edge occurs in the signal S221 at a timing after the delay time Tdly_L2 from the up edge timing of the drive control signal CNT. Similarly, a down edge occurs in the signal S221 at a timing that is a delay time Tdly_L2 after the down edge timing of the drive control signal CNT.
  • the delay times Tdly_H2 and Tdly_L2 are variable.
  • an upper limit may be set for the delay time Tdly_H2.
  • an upper limit is set for the delay time Tdly_H2 so that the delay time Tdly_H2 does not exceed the propagation delay time Tdly_LVS1 (described later) or exceeds the time (Tdly_LVS1- ⁇ T) (see FIG. 18). It is good that it is defined.
  • the time (Tdly_LVS1- ⁇ T) refers to a time shorter than the propagation delay time Tdly_LVS1 by a predetermined time ⁇ T.
  • a lower limit may be set for the delay time Tdly_L2.
  • an upper limit is set for the delay time Tdly_L2 so that the delay time Tdly_L2 does not become less than the propagation delay time Tdly_LVS2 (described later) or less than the time (Tdly_LVS2+ ⁇ T) (see FIG. 20). It's good to be able to do it.
  • the time (Tdly_LVS2+ ⁇ T) refers to a time longer than the propagation delay time Tdly_LVS2 by a predetermined time ⁇ T.
  • the circuit 212 is a two-input AND circuit.
  • the circuit 212 outputs an AND signal of the signal S211 and CNT as a signal S212. Therefore, the signal S212 is at a high level only when both the signal S211 and CNT are at a high level. If at least one of the signals S211 and CNT is at a low level, the signal S212 is at a low level.
  • the circuit 222 is a two-input OR circuit.
  • the circuit 222 outputs a logical sum signal of the signal S221 and CNT as a signal S222. Therefore, the signal S222 is at a low level only when both the signal S221 and CNT are at a low level. If at least one of the signals S221 and CNT is at a high level, the signal S222 is at a high level.
  • the circuit 252 is a selector.
  • the selector 252 selects one of the signals S12 and S222 according to the drive control signal CNT, and outputs the selected signal as the signal S252.
  • the selector 252 selects and outputs the signal S212 as the signal S252 when the drive control signal CNT is at a high level, and selects and outputs the signal S222 as the signal S252 when the drive control signal CNT is at a low level.
  • Circuits 241, 251 and 261 are level shifters.
  • Each level shifter (241, 251, 261) is supplied with an internal power supply voltage Vreg, a boot voltage V BOOT , and a switch voltage V LX , and is connected to the ground, and inputs an input signal to itself to a high potential side or a low potential side. Shift the level and output the level-shifted signal. Since the structure of this type of level shifter is well known, a description of the internal structure of the level shifter will be omitted.
  • Each level shifter (241, 251, 261) is configured using a high voltage element that can withstand the application of the boot voltage V BOOT . In each level shifter (241, 251, 261), a relatively large signal propagation delay occurs within the level shifter because the level shift is performed using a high breakdown voltage element.
  • the level shifter 241 generates and outputs a low level or high level signal S241 based on the drive control signal CNT by level shifting the drive control signal CNT based on the ground potential to a signal based on the switch voltage V LX . . That is, the signal S241 is the drive control signal CNT (shift drive control signal) after level shifting.
  • the low level has the potential at the switch terminal T LX (ie, the potential of the switch voltage V LX ), and the high level has the potential of the boot voltage V BOOT .
  • an up edge also occurs in the signal S241, causing the signal S241 to go high; in response to the down edge of the drive control signal CNT, a down edge also occurs in the signal S241, resulting in the signal S241 becoming high level. S241 becomes low level.
  • an up edge occurs in the signal S241 at a timing after the propagation delay time Tdly_LVS1 from the up edge timing of the drive control signal CNT (see FIG. 18), and a down edge of the drive control signal CNT occurs.
  • a down edge occurs in the signal S241 at a timing after the propagation delay time Tdly_LVS2 (see FIG. 20).
  • the propagation delay times Tdly_LVS1 and Tdly_LVS2 are predetermined times that depend on the characteristics of the level shifter 241 and the like. Note that the propagation delay times Tdly_LVS1 and Tdly_LVS2 may be understood as the propagation delay times in the entire circuits 241 to 243.
  • Circuits 242 and 243 are inverter circuits.
  • the circuit 242 receives the signal S241 and outputs an inverted signal S242 of the signal S241, and the circuit 243 receives the signal S242 and outputs an inverted signal S243 of the signal S242. Therefore, if the signal S241 is at a high level, the signal S243 is also at a high level, and if the signal S241 is at a low level, the signal S243 is also at a low level.
  • Circuits 244 and 245 and transistors 246 and 247 constitute a high-side predriver for driving the gate of transistor MH2.
  • the high-side predriver turns on the transistor MH2 by applying a high-level gate signal GH to the gate of the transistor MH2 during the high-level period of the signal S243, and applies the low-level gate signal GH during the low-level period of the signal S243.
  • the transistor MH2 is turned off by applying it to the gate of the transistor MH2.
  • the high-level gate signal GH has the potential of the boot voltage V BOOT
  • the low-level gate signal GH has the potential of the switch voltage V LX .
  • the potential difference between voltages V BOOT and V LX is greater than the gate threshold voltage of transistor MH2.
  • circuits 244 and 245 are inverter circuits. Circuits 244 and 245 each receive signal S243 and output an inverted signal of signal S243. The output signal of circuit 244 is provided to the gate of transistor 246 and the output signal of circuit 245 is provided to the gate of transistor 247.
  • the source of transistor 246 is connected to boot terminal T BOOT and receives boot voltage V BOOT .
  • the source of transistor 247 is connected to switch terminal T LX .
  • the drains of transistors 246 and 247 are connected to each other and to the gate of transistor MH2 through gate wiring 248.
  • the signal generated on the gate wiring 248 is the gate signal GH.
  • the level shifter 251 level-shifts the signal S241 based on the switch voltage V LX to a signal based on the ground potential, thereby generating and outputting a low level or high level signal S251 based on the signal S241.
  • the low level has the ground potential
  • the high level has the potential of the internal power supply voltage Vreg.
  • an up edge also occurs in the signal S251, causing the signal S251 to go high
  • a down edge also occurs in the signal S251, causing the signal S251 to go low. becomes.
  • a corresponding signal propagation delay occurs within the level shifter 251 as well.
  • the circuit 253 is a 2-input NOR circuit.
  • the circuit 253 outputs a NOR signal of the signals S251 and S252 as a signal S253. Therefore, the signal S253 becomes high level only when both signals S251 and S252 are low level. If at least one of the signals S251 and S252 is at a high level, the signal S253 becomes a low level.
  • the circuits 254 and 255 and the transistors 256 and 257 constitute a low-side predriver for driving the gate of the transistor ML2.
  • the low-side predriver turns on the transistor ML2 by applying a high-level gate signal GL to the gate of the transistor ML2 during the high-level period of the signal S253, and applies the low-level gate signal GL to the transistor during the low-level period of the signal S253. By applying this to the gate of ML2, transistor ML2 is turned off.
  • the high-level gate signal GL has the potential of the internal power supply voltage Vreg
  • the low-level gate signal GL has the ground potential. Internal power supply voltage Vreg is higher than the gate threshold voltage of transistor MH2.
  • circuits 254 and 255 are inverter circuits. Circuits 254 and 255 each receive signal S253 and output an inverted signal of signal S253. The output signal of circuit 254 is provided to the gate of transistor 256 and the output signal of circuit 255 is provided to the gate of transistor 257.
  • the source of transistor 256 is connected to a wiring to which internal power supply voltage Vreg is applied, and receives supply of internal power supply voltage Vreg.
  • the source of transistor 257 is connected to ground terminal T GND .
  • the drains of transistors 256 and 257 are connected to each other and to the gate of transistor ML2 through gate wiring 258.
  • the signal generated on the gate wiring 258 is the gate signal GL.
  • Level shifter 261 is connected to gate wiring 248 and receives gate signal GH.
  • the level shifter 261 level-shifts the gate signal GH based on the switch voltage V LX to a signal based on the ground potential, and outputs the level-shifted gate signal GH as a signal GH'.
  • Signal GH' may hereinafter be referred to as shift gate signal GH'.
  • the high level has the potential of the internal power supply voltage Vreg
  • the low level has the ground potential.
  • the shift gate signal GH' is also at a high level
  • the shift gate signal GH' is also at a low level.
  • the potential of the shift gate signal GH' varies between the ground potential and the potential of the internal power supply voltage Vreg.
  • the potential of the shift gate signal GH' decreases from the potential of the internal power supply voltage Vreg to the ground potential.
  • the potential of the shift gate signal GH' rises from the ground potential to the potential of the internal power supply voltage Vreg.
  • the potential difference between the switch voltage V LX and the boot voltage V BOOT may be the same as the magnitude of the internal power supply voltage Vreg.
  • the potential of the signal GH' viewed from the ground potential may be the same as the potential of the signal GH viewed from the potential of the switch terminal T LX .
  • a corresponding signal propagation delay occurs within the level shifter 261 as well.
  • the circuit 231 is a Schmitt trigger type buffer circuit
  • the circuit 232 is a Schmitt trigger type inverter circuit.
  • circuits 231 and 232 correspond to the circuits 11H and 11L shown in FIG. 1, respectively, and the output signals of the circuits 231 and 232 correspond to the signals Hon and Loff, respectively. Therefore, in the switching control circuit 200, the up edge timings of the output signals of the circuits 231 and 232 correspond to the edge timings tHon and tLoff, respectively (see FIG. 3).
  • the input terminal of the circuit 231 receives the shift gate signal GH'.
  • the circuit 231 outputs a signal Hon according to the shift gate signal GH'.
  • the voltage (potential) of the shift gate signal GH' is referred to as a shift gate voltage, and is expressed by the symbol "V GH '".
  • ⁇ V HYS is a positive hysteresis voltage.
  • the threshold voltage V TH231 is adjusted so that the shift gate voltage V GH ' in a state where the gate-source voltage of the transistor MH2 matches the gate threshold voltage of the transistor MH2 and the threshold voltage V TH231 match or are approximately the same. It is good that it is determined.
  • the input terminal of the circuit 232 is connected to the gate wiring 258 and receives the gate signal GL.
  • the circuit 232 outputs a signal Loff according to the gate signal GL.
  • the voltage (potential) of the gate signal GL is referred to as a gate voltage, and is represented by the symbol "V GL ".
  • the threshold voltage V TH232 may be determined so that the voltage V TH232 matches or is approximately the same as the gate threshold voltage of the transistor ML2.
  • the circuit 233 is a Schmitt trigger type inverter circuit
  • the circuit 234 is a Schmitt trigger type buffer circuit.
  • circuits 233 and 234 correspond to the circuits 12H and 12L in FIG. 1, respectively, and output signals of the circuits 233 and 234 correspond to the signals Hoff and Lon, respectively. Therefore, in the switching control circuit 200, the up edge timings of the output signals of the circuits 233 and 234 correspond to the edge timings tHoff and tLon, respectively (see FIG. 3).
  • a shift gate signal GH' is received at an input terminal of the circuit 233.
  • the circuit 233 outputs a signal Hoff according to the shift gate signal GH'.
  • a signal Hoff is received at an input terminal of the circuit 233.
  • the circuit 233 outputs a signal Hoff according to the shift gate signal GH'.
  • V TH233 + ⁇ V HYS the shift gate voltage V GH ' becomes the voltage (V TH233 + ⁇ V HYS )
  • Vreg the inequality "0 ⁇ V TH233 ⁇ V TH233 + ⁇ V HYS ⁇ Vreg" holds true.
  • the threshold voltage V TH233 is adjusted so that the shift gate voltage V GH ' in a state where the gate-source voltage of the transistor MH2 matches the gate threshold voltage of the transistor MH2 and the threshold voltage V TH233 match or are approximately the same. It is good that it is determined.
  • An input terminal of the circuit 234 is connected to a gate wiring 258 to receive a gate signal GL.
  • the circuit 234 outputs a signal Lon according to the gate signal GL.
  • a signal Lon is generated by the gate voltage V GL.
  • V TH234 exceeds a predetermined positive threshold voltage V TH234
  • an up edge occurs in the signal Lon
  • the gate voltage V GL becomes the voltage (V TH234 - ⁇ V HYS )
  • a down edge occurs in the signal Lon.
  • the inequality "0 ⁇ V TH234 - ⁇ V HYS ⁇ V TH234 ⁇ Vreg" holds true.
  • the threshold voltage V TH234 may be determined so that the threshold voltage V TH234 matches or is approximately the same as the gate threshold voltage of the transistor ML2.
  • the delay setting circuit 210 generates a signal S210 that specifies and controls the delay time Tdly_H2 in the delay applying circuit 211 based on the signals Hon and Loff from the circuits 231 and 232, and outputs the generated signal S210 to the delay applying circuit 211. .
  • a delay time Tdly_H2 corresponding to the signal S210 is applied to the drive control signal CNT.
  • Adjustment circuit 21 (see FIG. 1) according to Example EX2_A includes circuits 210 to 212, and may also include all or part of circuits 251 to 253.
  • the delay setting circuit 220 generates a signal S220 that specifies and controls the delay time Tdly_L2 in the delay applying circuit 221 based on the signals Hoff and Lon from the circuits 233 and 234, and outputs the generated signal S220 to the delay applying circuit 221. .
  • a delay time Tdly_L2 according to the signal S220 is applied to the drive control signal CNT.
  • Adjustment circuit 22 (see FIG. 1) according to Example EX2_A includes circuits 220 to 222, and may also include all or part of circuits 251 to 253.
  • the delay setting circuit 210 detects the relationship between the up edge timing tHon of the signal Hon based on the up edge of the drive control signal CNT and the up edge timing tLoff of the signal Loff (see FIG. 3), and sets the signal S210 according to the detection result. Generate and output.
  • the content detected by the delay setting circuit 210 includes not only the difference between the edge timings tHon and tLoff, but also the context of the edge timings tHon and tLoff.
  • the delay time Tdly_H2 in the delay applying circuit 211 follows the signal S210.
  • the circuits 210 and 211 can change the delay time Tdly_H2 so that the first dead time reduction operation described above is achieved.
  • the difference between the edge timings tHon and tLoff can also be interpreted as the difference between the phase of the up edge in the signal Hon and the phase of the up edge in the signal Loff.
  • the delay setting circuit 220 detects the relationship between the up edge timing tHoff of the signal Hoff based on the down edge of the drive control signal CNT and the up edge timing tLon of the signal Lon (see FIG. 3), and sets the signal S220 according to the detection result. Generate and output.
  • the content detected by the delay setting circuit 220 includes not only the difference between the edge timings tHoff and tLon, but also the context of the edge timings tHoff and tLon.
  • the delay time Tdly_L2 in the delay applying circuit 221 follows the signal S220.
  • the circuits 220 and 221 can change the delay time Tdly_L2 so that the second dead time reduction operation described above is achieved.
  • the difference between the edge timings tHoff and tLon can also be interpreted as the difference between the phase of the up edge in the signal Hoff and the phase of the up edge in the signal Lon.
  • a solid line 710 with an arrow indicates a propagation path of a signal that causes the potential of the gate signal GH to rise in response to an up edge of the drive control signal CNT.
  • a dashed line 712 with an arrow indicates how a signal corresponding to turning on transistor MH2 is propagated to delay setting circuit 210.
  • a solid line 720 with an arrow indicates a propagation path of a signal that causes the potential of the gate signal GL to decrease in response to an up edge of the drive control signal CNT.
  • a dashed line 722 with an arrow indicates how a signal corresponding to turning off the transistor ML2 is propagated to the delay setting circuit 210.
  • FIG. 18 is a timing chart of the switching control circuit 200 in response to the rising edge of the drive control signal CNT.
  • a sufficiently short predetermined delay time is set so that the delay time Td_Hon is always longer than the delay time Td_Loff (that is, so that "T DEAD1 >0" is always satisfied: see FIG. 3).
  • the initial time is set to the delay time Tdly_H2. That is, in the initial delay state, the delay time Tdly_H2 is set to be sufficiently shorter than the propagation delay time Tdly_LVS1 in the level shifter 241.
  • FIG. 18 is a timing chart in the initial delay state or a timing chart when the first dead time T DEAD1 is sufficiently long.
  • an up edge occurs in the drive control signal CNT at time t1 (see also FIG. 3). Then, an up edge occurs in the signal S241 when the propagation delay time Tdly_LVS1 has elapsed from the time t1. On the other hand, an up edge occurs in the signal S211 when the delay time Tdly_H2 has elapsed from the time t1. An up edge also occurs in the signal S212 in synchronization with the up edge of the signal S211. As described above, when the drive control signal CNT is at a high level, the selector 252 selects the signal S212. Therefore, an up edge of the signal S211 causes an up edge of the signal S252 through the circuit 212 and the selector 252.
  • the up edge of the signal S241 has not yet occurred, and the up edge of the signal S251 occurs after the up edge of the signal S241. Therefore, due to the function of the NOR circuit 253, a down edge occurs in the signal S253 in synchronization with the up edge of the signal S252.
  • the low side predriver (254 to 257) lowers the potential of the gate signal GL from a high level (the level of the internal power supply voltage Vreg) to a low level (the level of the ground). In the process of lowering the potential of the gate signal GL, an up edge occurs in the signal Loff at timing tLoff.
  • the rising edge of the signal S241 causes an rising edge of the signal S243 through circuits 242 and 243.
  • the high side predriver (244 to 247) raises the potential of the gate signal GH from a low level (the level of the switch voltage V LX ) to a high level (the level of the boot voltage V BOOT ).
  • V LX the level of the switch voltage
  • V BOOT the level of the boot voltage
  • the delay applying circuit 211 increases the delay time Tdly_H2.
  • the amount of increase at this time may be larger as the difference between the edge timings tLoff and tHon is larger (that is, the larger the first dead time T DEAD1 is), or may be constant.
  • the delay time Tdly_H2 increases according to the difference between the edge timings tLoff and tHon, and the edge timings tLoff and tHon increase. It is stabilized in a state where the difference between them is zero or minute.
  • the delay applying circuit 211 is an example of a variable delay circuit that outputs an active signal after a variable delay time Tdly_H2 from the rising edge of the drive control signal CNT.
  • the active signal here corresponds to the high level signal S211.
  • the switching control circuit 200 turns off the transistor ML2 by supplying the transistor ML2 with a gate signal GL that lowers the gate potential of the transistor ML2 based on the active signal (triggered by the output of the active signal).
  • the switching control circuit 200 supplies the transistor MH2 with a gate signal GH that increases the gate potential of the transistor MH2 in response to a level change of the signal S241 (shift drive control signal) based on the rising edge of the drive control signal CNT. , which turns on transistor MH2.
  • the adjustment circuit (21) including the delay setting circuit 210 and the delay applying circuit 211 starts from the state where "Td_Hon>Td_Loff" (see FIGS. 3 and 18), and based on the difference between the edge timings tHon and tLoff.
  • Tdly_H2 By increasing the delay time Tdly_H2, the delay time Td_Loff can be increased, thereby decreasing the first dead time T DEAD1 .
  • the delay time Tdly_H2 corresponding to the given delay time is a part of the total delay time (that is, the delay time Td_Loff) when the transistor ML2 is turned off. Therefore, as the delay time Tdly_H2 increases or decreases, the delay time Td_Loff also increases or decreases. Further, the propagation delay time Tdly_LVS1 in the LVS241 is a part of the total delay time (ie, delay time Td_Hon) when the transistor MH2 is turned on.
  • the delay time Tdly_H2 becomes long enough that the edge timing tHon is earlier than the edge timing tLoff, the delay time Tdly_H2 is corrected to decrease by the delay setting circuit 210 and the delay adding circuit 211 based on the signals Hon and Loff. Ru.
  • a solid line 730 with an arrow indicates a propagation path of a signal that causes the potential of the gate signal GL to rise in response to a down edge of the drive control signal CNT.
  • a dashed line 732 with an arrow indicates how a signal corresponding to turning on transistor ML2 is propagated to delay setting circuit 220.
  • a solid line 740 with an arrow indicates a propagation path of a signal that causes the potential of the gate signal GH to decrease in response to a down edge of the drive control signal CNT.
  • a dashed line 742 with an arrow indicates how a signal corresponding to turning off transistor MH2 is propagated to delay setting circuit 220.
  • FIG. 20 is a timing chart of the switching control circuit 200 in response to the down edge of the drive control signal CNT.
  • a sufficiently long predetermined delay time is set so that the delay time Td_Lon is always longer than the delay time Td_Hoff (that is, "T DEAD2 >0": see FIG. 3).
  • the initial time is set to the delay time Tdly_L2. That is, in the initial delay state, the delay time Tdly_L2 is set to be sufficiently longer than the propagation delay time Tdly_LVS2 in the level shifter 241.
  • FIG. 20 is a timing chart in the initial delay state or a timing chart when the second dead time T DEAD2 is sufficiently long.
  • a down edge occurs in drive control signal CNT at time t2 (see also FIG. 3). Then, a down edge occurs in the signal S241 when the propagation delay time Tdly_LVS2 has elapsed from time t2.
  • the down edge of signal S241 causes a down edge of signal S243 through circuits 242 and 243.
  • the high side predriver (244 to 247) lowers the potential of the gate signal GH from a high level (the level of the boot voltage V BOOT ) to a low level (the level of the switch voltage V LX ). let In the process of lowering the potential of the gate signal GH, an up edge occurs in the signal Hoff at timing tHoff through the level shifter 261 and the circuit 233.
  • a down edge occurs in the signal S221 when the delay time Tdly_L2 has elapsed from the time t2.
  • a down edge also occurs in the signal S222 in synchronization with the down edge of the signal S221.
  • the selector 252 selects the signal S222. Therefore, the down edge of the signal S221 causes a down edge of the signal S252 through the circuit 222 and the selector 252.
  • the down edge of the signal S251 occurs after the down edge of the signal S252, at least in the initial delay state, the down edge of the signal S252 occurs after the down edge of the signal S251.
  • an up edge occurs in the signal S253 in synchronization with a down edge of the signal S252.
  • the low side predriver (254 to 257) raises the potential of the gate signal GL from a low level (ground level) to a high level (internal power supply voltage Vreg level).
  • an up edge occurs in the signal Lon at timing tLon.
  • the delay applying circuit 221 reduces the delay time Tdly_L2.
  • the amount of decrease at this time may be larger as the difference between the edge timings tHoff and tLon is larger (that is, the larger the second dead time T DEAD2 is), or it may be constant.
  • the delay time Tdly_L2 decreases according to the difference between the edge timings tHoff and tLon, and the edge timings tHoff and tLon decrease. It is stabilized in a state where the difference between them is zero or minute.
  • the delay applying circuit 221 is an example of a variable delay circuit that outputs an active signal after a variable delay time Tdly_L2 from the down edge of the drive control signal CNT.
  • the active signal here corresponds to the low level signal S221.
  • the switching control circuit 200 turns on the transistor ML2 by supplying the transistor ML2 with a gate signal GL that increases the gate potential of the transistor ML2 based on the active signal (triggered by the output of the active signal).
  • the switching control circuit 200 supplies the transistor MH2 with a gate signal GH that lowers the gate potential of the transistor MH2 in response to a level change of the signal S241 (shift drive control signal) based on the down edge of the drive control signal CNT. , thereby turning off transistor MH2.
  • the adjustment circuit (22) including the delay setting circuit 220 and the delay applying circuit 221 starts from the state where "Td_Lon>Td_Hoff" (see FIGS. 3 and 20), and based on the difference between the edge timings tHoff and tLon.
  • Tdly_L2 By reducing the delay time Tdly_L2, the delay time Td_Lon can be reduced, and thereby the second dead time T DEAD2 can be reduced.
  • the delay time Tdly_L2 corresponding to the given delay time is a part of the total delay time (i.e., delay time Td_Lon) when the transistor ML2 is turned on. Therefore, as the delay time Tdly_L2 increases or decreases, the delay time Td_Lon also increases or decreases. Further, the propagation delay time Tdly_LVS2 in the LVS241 is a part of the total delay time (ie, delay time Td_Hoff) when the transistor MH2 is turned off.
  • the delay time Tdly_L2 becomes short enough that the edge timing tLon is earlier than the edge timing tHoff, the delay time Tdly_L2 is increased and corrected by the delay setting circuit 220 and the delay adding circuit 221 based on the signals Lon and Hoff. Ru.
  • the configurations of the delay setting circuits 210 and 220 may be similar to the configurations of the delay setting circuits 110 and 120 described in Example EX1_A (see FIG. 10). For this reason, illustration of a configuration example of the delay setting circuits 210 and 220 is omitted.
  • Example EX2_B is an example based on Example EX2_A, and with respect to matters not specifically described in Example EX2_B, the matters described in Example EX2_A also apply to Example EX2_B unless there is a contradiction.
  • FIG. 21 shows a part of the internal circuit of the switching IC 1 according to the embodiment EX2_B.
  • the switching control circuit 10 is the switching control circuit 200a, and the transistors MH and ML are transistors MH2 and ML2, respectively.
  • the switching control circuit 200a has a configuration in which circuits 235 and 236 are added to the switching control circuit 200 (FIG. 16) according to the embodiment EX2_A.
  • the configuration and operation of the switching control circuit 200a are the same as those of the switching control circuit 200, except for the addition and the matters described below in Example EX2_B.
  • the circuit 235 is a Schmitt trigger type inverter circuit (in other words, an inverter circuit with hysteresis).
  • the input terminal of circuit 235 is connected to switch terminal T LX and receives switch voltage V LX .
  • the circuit 235 outputs a signal S235 according to the switch voltage V LX .
  • V TH235 + ⁇ V HYS a voltage
  • V TH235 + ⁇ V HYS ⁇ Vreg holds true.
  • the circuit 236 is a two-input AND circuit.
  • the circuit 236 outputs an AND signal of the signal S235 from the circuit 235 and the signal Hoff from the circuit 233 as a signal S236. Therefore, the signal S236 is at a high level only when the signals S235 and Hoff are both at a high level. If at least one of the signals S235 and Hoff is at a low level, the signal S236 is at a low level.
  • the signals S236 and Lon are input to the delay setting circuit 220 according to the embodiment EX2_B instead of the combination of the signals Hoff and Lon. That is, the delay setting circuit 220 according to the embodiment EX2_B generates and outputs the signal S220 based on the signals S236 and Lon instead of the signals Hoff and Lon.
  • the delay setting circuit 220 according to the embodiment EX2_B regards the signal S236 as the signal Hoff (that is, regards the up-edge timing of the signal S236 as the up-edge timing of the signal Hoff), and sets the signal in the same manner as in the embodiment EX2_A. By generating and outputting S220, the delay time Tdly_L2 to be added by the delay circuit 221 is specified and controlled.
  • the switching IC 1 according to the embodiment EX2_B is incorporated into the DC/DC converter 2 (FIG. 4).
  • the circuits 235 and 236 provide the same effect as the circuits 135 and 136 (FIG. 11) according to the embodiment EX1_B. That is, in a heavy load state where the load current I LD is relatively large, the operation of the switching control circuit 200a is substantially the same as the operation of the switching control circuit 200. On the other hand, in a light load state where the load current I LD is relatively small, the switch voltage V LX decreases more slowly as the transistor MH2 turns off than in a heavy load state.
  • the introduction of the circuits 235 and 236 prevents a decrease in efficiency in a light load state, in other words, improves the efficiency in a light load state.
  • the efficiency improvement is realized by correcting the delay time Tdly_L2 based on the signals S236 and Lon.
  • the up edge timing of the signal S236 will be referred to by the symbol "t236” and will be referred to as edge timing t236 or timing t236.
  • the delay setting circuit 220 detects the relationship between the edge timings t236 and tLon, and generates and outputs a signal S220 according to the detection result.
  • the content detected by the delay setting circuit 220 includes not only the difference between the edge timings t236 and tLon, but also the context of the edge timings t236 and tLon.
  • the operations of the delay setting circuit 220 and the delay adding circuit 221 in the switching control circuit 200a will be described with reference to FIG. 22.
  • the edge timing tHoff and the edge timing t236 are substantially the same, and the switching control circuit 200a performs the same operation as in the embodiment EX2_A. That is, in the third situation where the edge timing t236 is earlier than the edge timing tLon (the situation where the phase of the up edge of the signal S236 is ahead of the phase of the up edge of the signal Lon), the delay setting circuit 220 sets the delay time Tdly_L2. In response to the signal S220, the delay adding circuit 221 reduces the delay time Tdly_L2. The amount of decrease at this time may be greater as the difference between edge timing t236 and tLon is greater, or may be constant.
  • the drive control signal CNT is repeatedly switched between high and low levels. If the heavy load state is maintained, the delay time Tdly_L2 decreases according to the difference between the edge timing t236 and tLon, and becomes stable in a state where the difference between the edge timing t236 and tLon becomes zero or small. do.
  • the switch voltage V LX does not drop sufficiently just by turning off the transistor MH2, so the signal S235 is maintained at a low level.
  • the transistor ML2 is turned on by the gate signal GL in the propagation path 730 (FIG.
  • the edge timing t236 is later than the edge timing tLon (the phase of the up edge of the signal S236 lags the phase of the up edge of the signal Lon).
  • the delay setting circuit 220 When the edge timing t236 is later than the edge timing tLon, the delay setting circuit 220 generates and outputs a signal S220 for increasing the delay time Tdly_L2, and upon receiving the signal S220, the delay adding circuit 221 increases the delay time. Increase Tdly_L2.
  • the amount of increase at this time may be an amount corresponding to the difference between edge timing t236 and tLon, or may be constant.
  • the second dead time T DEAD2 increases due to the increase in the delay time Tdly_L2, efficiency is increased in a light load state.
  • the delay time Tdly_L2 increases. As a result, the transistor ML2 is turned on after the switch voltage V LX has sufficiently decreased in a light load state, and the above-described decrease in efficiency is suppressed. Note that an upper limit may be set on the increase in the delay time Tdly_L2 (an increase in the delay time Tdly_L2 beyond a predetermined upper limit time may be prohibited). Thereafter, if the light load state returns to the heavy load state, the delay time Tdly_L2 is reduced in accordance with the heavy load state. In other words, the delay time Tdly_L2 is appropriately adjusted according to the load current ILD .
  • the adjustment circuit 22 (see FIG. 1) including the delay setting circuit 220 and the delay applying circuit 221 adjusts the signal Hoff, the signal Lon, and the signal according to the switch voltage V LX .
  • the second dead time T DEAD2 is adjusted based on S235.
  • the delay time Td_Lon (FIG. 3) occurs corresponding to the propagation path 730 in FIG. 19, and therefore, the delay time Td_Lon related to turn-on of the transistor ML2 is increased or decreased by increasing or decreasing the delay time Tdly_L2.
  • the second dead time T DEAD2 also increases or decreases (see FIG. 3).
  • Example EX2_C ⁇ Example EX2_C>> Example EX2_C will be explained. In Example EX2_C, a modification technique to Example EX2_A or EX2_B will be described.
  • the configurations of the delay setting circuits 210 and 220 may be similar to the configurations of the delay setting circuits 110 and 120.
  • the delay setting circuit 210 may be any digital circuit or It may be configured with an analog circuit.
  • the delay setting circuit 220 may be formed of any digital circuit or analog circuit as long as it can generate a signal as the signal S220 according to the relationship between the edge timings tHoff and tLon (the difference and the context). It's good.
  • the delay setting circuit 220 may be formed of any digital circuit or analog circuit as long as it can generate a signal as the signal S220 according to the relationship between the edge timings t236 and tLon (the difference and the context). It's good.
  • each of the transistors MH2 and ML2 may be formed of an N-channel type IGBT.
  • the source and drain of the transistor MH2 are replaced with the emitter and collector, respectively, and the source and drain of the transistor ML2 are replaced with the emitter and collector, respectively.
  • Example EX3 ⁇ Example EX3>> Example EX3 will be explained.
  • Example EX3 applied techniques, modified techniques, supplementary matters, etc. for each of the above-mentioned matters will be explained.
  • the switching IC 1 is an example of a switching device according to the present disclosure. Although the example in which the switching IC 1 is incorporated into the DC/DC converter 2 has been described above, the application of the switching IC 1 is not limited to the DC/DC converter.
  • the switching IC 1 can also be used as a motor driver.
  • a motor driver IC including a block including a half-bridge circuit consisting of transistors MH and ML and a switching control circuit 10 for three phases may be formed, and the motor driver IC may drive a three-phase motor. good.
  • the motor driver IC is also an example of a switching device.
  • channels of FETs field effect transistors
  • the channel type of any FET may be varied between P-channel and N-channel.
  • Any transistor mentioned above may be any type of transistor as long as no inconvenience occurs.
  • any transistors mentioned above as MOSFETs can be replaced by junction FETs, IGBTs or bipolar transistors, as long as no disadvantage arises.
  • Any transistor has a first electrode, a second electrode, and a control electrode.
  • a FET one of the first and second electrodes is the drain, the other is the source, and the control electrode is the gate.
  • IGBT one of the first and second electrodes is the collector, the other is the emitter, and the control electrode is the gate.
  • a bipolar transistor that does not belong to an IGBT one of the first and second electrodes is the collector, the other is the emitter, and the control electrode is the base.
  • the expression that an arbitrary first physical quantity and an arbitrary second physical quantity are "the same” is understood to be a concept that includes an error.
  • the first physical quantity and the second physical quantity being “the same” means that the design or manufacturing is done with the aim of making the first physical quantity and the second physical quantity “the same”; Even if there is a slight error between the first physical quantity and the second physical quantity, it should be understood that the first physical quantity and the second physical quantity are "the same”. This should be interpreted similarly for expressions similar to "same” (eg, "same” or “match”).
  • a switching device (1; see FIGS. 1 and 3) includes a first transistor (MH), which is arranged on a lower potential side than the first transistor, and is connected in series with the first transistor. controlling the on or off of the first transistor by supplying a first gate signal (GH) to the first transistor based on the second transistor (ML) and the drive control signal (CNT); and a switching control circuit (10) configured to control on or off of the second transistor by supplying a second gate signal (GL) to the second transistor,
  • the circuit turns on the first transistor after a first delay time (Td_Hon) in response to a change in the level of the drive control signal from a first level to a second level, and turns on the first transistor after a second delay time (Td_Loff).
  • the switching control circuit detects a first timing (tHon) at which the first transistor is turned on based on the first gate signal; a first detection circuit (11H); a second detection circuit (11L) that detects a second timing (tLoff) at which the second transistor turns off based on the second gate signal; and a reference state in which the first delay time is longer than the second delay time as a starting point. and turning off the second transistor and turning off the first transistor by changing at least one of the first delay time and the second delay time based on the difference between the first timing and the second timing. and an adjustment circuit (21) configured to reduce the dead time (T DEAD1 ) between turn-on of the device (first configuration).
  • dead time can be reduced under various conditions. By reducing the dead time, it is possible to reduce loss (or conversely, improve efficiency).
  • the first transistor (MH1) is a P-channel field effect transistor or a P-channel insulated gate bipolar transistor
  • the second transistor (ML1) is an N-channel field effect transistor or an N-channel insulated gate bipolar transistor
  • the adjustment circuit (110 to 112) is configured to control the change of the drive control signal to the second level.
  • the switching control circuit includes a variable delay circuit (111) configured to output an active signal (high level S111 in the example of FIG. 6) after a variable time (Tdly_H1), and the switching control circuit is configured to output the first active signal based on the active signal.
  • the first transistor is turned on by supplying the first gate signal that lowers the gate potential of the transistor to the first transistor, and the adjustment circuit adjusts the first timing and the second timing starting from the reference state.
  • a configuration in which the first delay time (Td_Hon) is reduced by reducing the variable time (Tdly_H1) in the variable delay circuit based on the difference between timings, thereby reducing the dead time (T DEAD1 ). 2) may also be used.
  • the first transistor (MH2) and the second transistor (MHL) are each an N-channel field effect transistor. or an N-channel type insulated gate bipolar transistor, and the switching control circuit changes the drive control signal (CNT) from a level with a ground potential as a reference to a potential of a connection node between the first transistor and the second transistor
  • the level shifter (241) is configured to generate a shift drive control signal (S241) by level shifting the drive control signal (S241) to a level based on V LX turning on the first transistor by supplying the first gate signal that increases the gate potential of the first transistor to the first transistor in response to a level change of the shift drive control signal based on the adjustment circuit;
  • (210 to 212) are variable delay circuits ( 211), the switching control circuit turns off the second transistor by supplying the second gate signal that lowers the gate potential of the second transistor to the second transistor based on the active signal;
  • the adjustment circuit increases the second delay
  • the adjustment circuit is a first adjustment circuit (21), and the switching control circuit adjusts the level of the drive control signal to the second level. and turning off the first transistor after a third delay time (Td_Hoff) and turning on the second transistor after a fourth delay time (Td_Lon) in response to the change from to the first level;
  • the switching control circuit includes a third detection circuit (12H) that detects a third timing (tHoff) at which the first transistor turns off based on the first gate signal, and a third detection circuit (12H) that detects a third timing (tHoff) at which the first transistor turns off based on the second gate signal.
  • a fourth detection circuit (12L) that detects a fourth turn-on timing (tLon); By changing at least one of the third delay time and the fourth delay time based on the difference between the timings, a second dead time (T A configuration (fourth configuration) further including a second adjustment circuit (22) configured to reduce DEAD2 ) may also be used.
  • the second dead time can be reduced under various conditions.
  • the first transistor (MH1) is a P-channel field effect transistor or a P-channel insulated gate bipolar transistor.
  • the second transistor (ML1) is an N-channel field effect transistor or an N-channel insulated gate bipolar transistor, and the second adjustment circuit (120 to 122) adjusts the first control signal of the drive control signal.
  • the switching control circuit includes a variable delay circuit (122) configured to output an active signal (low level S122 in the example of FIG. 8) after a variable time (Tdly_L1) after the change to the active signal level.
  • the second adjustment circuit turns on the second transistor by supplying the second gate signal that increases the gate potential of the second transistor based on the second transistor, and the second adjustment circuit starts from the second reference state.
  • the fourth delay time (Td_Lon) is decreased by decreasing the variable time (Tdly_L1) in the variable delay circuit based on the difference between the third timing and the fourth timing;
  • a configuration (fifth configuration) that reduces the time (T DEAD2 ) may also be used.
  • the second dead time can be reduced under various conditions.
  • the first transistor (MH2) and the second transistor (ML2) are each of an N-channel type.
  • the switching control circuit is a field effect transistor or an N-channel type insulated gate bipolar transistor, and the switching control circuit changes the drive control signal from a level based on a ground potential to a potential of a connection node between the first transistor and the second transistor (
  • the level shifter (241) is configured to generate a shift drive control signal (S241) by level shifting the drive control signal (S241) to a level based on V LX ), turning off the first transistor by supplying the first gate signal that lowers the gate potential of the first transistor to the first transistor in response to a level change of the shift drive control signal based on the second transistor;
  • the adjustment circuits (220 to 222) have a variable delay configured to output an active signal (low level S221 in the example of FIG.
  • the switching control circuit has a circuit (221), and the switching control circuit turns on the second transistor by supplying the second gate signal to the second transistor that increases the gate potential of the second transistor based on the active signal. let me, The second adjustment circuit reduces the variable time (Tdly_L2) in the variable delay circuit based on the difference between the third timing and the fourth timing, starting from the second reference state.
  • a configuration (sixth configuration) may be adopted in which the delay time (Td_Lon) is decreased, thereby decreasing the second dead time (T DEAD2 ).
  • the second dead time can be reduced under various conditions.
  • the adjustment circuit is a first adjustment circuit (21), and the switching control circuit is In response to a change in the level of the drive control signal from the second level to the first level, the first transistor is turned off after a third delay time (Td_Hoff), and a fourth delay time (Td_Lon) is turned off.
  • Td_Hoff third delay time
  • Td_Lon fourth delay time
  • the switching control circuit includes a third detection circuit (12H) that detects a third timing (tHoff) at which the first transistor is turned off based on the first gate signal; a fourth detection circuit (12L) that detects a fourth timing (tLon) at which the second transistor turns on based on the second gate signal; a signal indicating the third timing; a signal indicating the fourth timing; A second transistor configured to adjust a second dead time between turn-off of the first transistor and turn-on of the second transistor based on a signal corresponding to a potential of a connection node between the first transistor and the second transistor.
  • the configuration (seventh configuration) may further include an adjustment circuit (22; 120 to 122 in FIG. 11, 220 to 222 in FIG. 21).
  • the second dead time can be adjusted appropriately under various conditions.
  • the first transistor (MH1) is a P-channel field effect transistor or a P-channel insulated gate bipolar transistor
  • the second The transistor (ML1) is an N-channel field effect transistor or an N-channel insulated gate bipolar transistor
  • the second adjustment circuit (120 to 122) adjusts the drive control signal from a change to the first level. It has a variable delay circuit (122) configured to output an active signal (low level S122 in the example of FIG. 8) after a time (Tdly_L1), and the switching control circuit controls the second transistor based on the active signal.
  • the second adjustment circuit turns on the second transistor by supplying the second gate signal that increases the gate potential of the second transistor to the second transistor.
  • Tdly_L1 variable time (Tdly_L1) based on a signal (Lon) indicating the timing and a signal (S135) corresponding to the potential (V LX ) of the connection node between the first transistor and the second transistor.
  • the fourth delay time (Td_Lon) may be adjusted, thereby adjusting the second dead time (V DEAD2 ) (eighth configuration).
  • the second dead time can be adjusted appropriately under various conditions.
  • the first transistor (MH2) and the second transistor (ML2) are each an N-channel field effect transistor or an N-channel field effect transistor.
  • the switching control circuit is a type of insulated gate bipolar transistor, and the switching control circuit changes the drive control signal from a level based on a ground potential to a potential (V LX ) of a connection node between the first transistor and the second transistor.
  • a level shifter 241 configured to generate a shift drive control signal (S241) by level shifting the drive control signal to the first level;
  • the first transistor is turned off by supplying the first gate signal that lowers the gate potential of the first transistor to the first transistor in response to a change in the level of the second adjustment circuit (220 to 222).
  • the switching control circuit turns on the second transistor by supplying the second gate signal that increases the gate potential of the second transistor based on the active signal, and controls the second adjustment.
  • the circuit includes a signal (Hoff) indicating the third timing, a signal (Lon) indicating the fourth timing, and a signal corresponding to a potential (V LX ) of a connection node between the first transistor and the second transistor. (S235), the fourth delay time (Td_Lon) is adjusted through the variable time adjustment (Tdly_L2), and the second dead time (V DEAD2 ) is thereby adjusted (ninth configuration). It may be.
  • the second dead time can be adjusted appropriately under various conditions.
  • a DC/DC converter (2; see FIG. 4) includes a switching device (1) according to any one of the first to ninth configurations, and a switch between the first transistor and the second transistor.
  • the switching device includes a rectifying and smoothing circuit (L OUT , C OUT ) configured to generate an output voltage (V OUT ) by rectifying and smoothing the voltage (V LX ) generated at the connection node.
  • This is a configuration (tenth configuration) including a feedback control circuit (30) configured to generate the drive control signal based on a feedback voltage (V FB ) corresponding to the output voltage.
  • the dead time can be optimized under various conditions, and the efficiency of the DC/DC converter can be increased.
  • Switching IC 2 DC/DC converter 10 Switching control circuit 11H High-side turn-on detection circuit 11L Low-side turn-off detection circuit 12H Low-side turn-off detection circuit 12L High-side turn-on detection circuit 21, 22 Adjustment circuit 30 Feedback control circuit L OUT coil C OUT capacitor R1, R2 Resistor T VIN power input terminal T LX switch terminal T GND ground terminal T FB feedback terminal MH Transistor (high side transistor) ML transistor (low side transistor) GH, GL Gate signal 100 Switching control circuit 110, 120 Delay setting circuit 111, 112, 121, 122 Delay applying circuit MH1 Transistor (high side transistor) ML1 transistor (low side transistor) 200 Switching control circuit 210, 220 Delay setting circuit 211, 221 Delay applying circuit 241, 251, 261 Level shifter MH2 Transistor (high side transistor) ML2 transistor (low side transistor)

Abstract

第１トランジスタと第１トランジスタよりも低電位側に設けられた第２トランジスタとが互いに直列接続される。駆動制御信号のレベル変化に基づき、第１トランジスタを第１遅延時間を経てからターンオンさせる一方、第２トランジスタを第２遅延時間を経てからターンオフさせる。第１及び第２トランジスタへのゲート信号に基づき、第１トランジスタのターンオンタイミング及び第２トランジスタのターンオフタイミングを検出する。それらのタイミング間の差に基づき第１及び第２遅延時間の少なくとも一方を変化させることで、デッドタイムを減少させる。

Description

スイッチング装置及びＤＣ／ＤＣコンバータ
　本開示は、スイッチング装置及びＤＣ／ＤＣコンバータに関する。
　第１及び第２トランジスタを有するハーフブリッジ回路に対して入力電圧を供給し、第１及び第２トランジスタを交互にオンさせるスイッチング方式がある。この種のスイッチング方式では、第１及び第２トランジスタの同時オンを回避するために、第１及び第２トランジスタの双方がオフ状態となるデッドタイムが設けられる（例えば下記特許文献１参照）。
特開２０１４－１０３４８５号公報
　必要以上に大きなデッドタイムは回路の効率等の低下につながる。デッドタイムの適正化は重要である。
　本開示は、デッドタイムの適正化に寄与するスイッチング装置及びＤＣ／ＤＣコンバータを提供することを目的とする。
　本開示に係るスイッチング装置は、第１トランジスタと、前記第１トランジスタよりも低電位側に配置され且つ前記第１トランジスタに対し直列接続された第２トランジスタと、駆動制御信号に基づき、前記第１トランジスタに対して第１ゲート信号を供給することで前記第１トランジスタのオン又はオフを制御し、且つ、前記第２トランジスタに対して第２ゲート信号を供給することで前記第２トランジスタのオン又はオフを制御するよう構成されたスイッチング制御回路と、を備え、前記スイッチング制御回路は、前記駆動制御信号のレベルの第１レベルから第２レベルへの変化に応答して、第１遅延時間を経てから前記第１トランジスタをターンオンさせる一方、第２遅延時間を経てから前記第２トランジスタをターンオフさせ、前記スイッチング制御回路は、前記第１ゲート信号に基づき前記第１トランジスタがターンオンする第１タイミングを検出する第１検出回路と、前記第２ゲート信号に基づき前記第２トランジスタがターンオフする第２タイミングを検出する第２検出回路と、前記第１遅延時間が前記第２遅延時間よりも長い基準状態を起点に、前記第１タイミング及び前記第２タイミング間の差に基づいて前記第１遅延時間及び前記第２遅延時間の内の少なくとも一方を変化させることにより、前記第２トランジスタのターンオフ及び前記第１トランジスタのターンオン間のデッドタイムを減少させるよう構成された調整回路と、を有する。
　本開示によれば、デッドタイムの適正化に寄与するスイッチング装置及びＤＣ／ＤＣコンバータを提供することが可能となる。
図１は、本開示の実施形態に係るスイッチングＩＣの概略構成図である。 図２は、本開示の実施形態に係るスイッチングＩＣの外観斜視図である。 図３は、本開示の実施形態に係り、駆動制御信号と各トランジスタの状態と複数の信号との関係図である。 図４は、本開示の実施形態に係るＤＣ／ＤＣコンバータの概略構成図である。 図５は、本開示の実施例ＥＸ１＿Ａに係るスイッチング制御回路の構成図である。 図６は、本開示の実施例ＥＸ１＿Ａに係り、駆動制御信号のアップエッジ（ライジングエッジ）に関わる動作説明図である。 図７は、本開示の実施例ＥＸ１＿Ａに係り、駆動制御信号のアップエッジ（ライジングエッジ）に関わるタイミングチャートある。 図８は、本開示の実施例ＥＸ１＿Ａに係り、駆動制御信号のダウンエッジ（フォーリングエッジ）に関わる動作説明図である。 図９は、本開示の実施例ＥＸ１＿Ａに係り、駆動制御信号のダウンエッジ（フォーリングエッジ）に関わるタイミングチャートある。 図１０は、本開示の実施例ＥＸ１＿Ａに係り、各遅延設定回路の内部構成図である。 図１１は、本開示の実施例ＥＸ１＿Ｂに係るスイッチング制御回路の構成図である。 図１２は、本開示の実施例ＥＸ１＿Ｂに係り、重負荷時における幾つかの信号及び電圧波形を示す図である。 図１３は、本開示の実施例ＥＸ１＿Ｂに係り、軽負荷時における幾つかの信号及び電圧波形を示す図である。 図１４は、本開示の実施例ＥＸ１＿Ｂに係り、軽負荷時に仮想動作を行った際の幾つかの信号及び電圧波形を示す図である。 図１５は、本開示の実施例ＥＸ１＿Ｂに係り、付加される遅延時間の調整方法の説明図である。 図１６は、本開示の実施例ＥＸ２＿Ａに係るスイッチング制御回路の構成図である。 図１７は、本開示の実施例ＥＸ２＿Ａに係り、駆動制御信号のアップエッジ（ライジングエッジ）に関わる動作説明図である。 図１８は、本開示の実施例ＥＸ２＿Ａに係り、駆動制御信号のアップエッジ（ライジングエッジ）に関わるタイミングチャートある。 図１９は、本開示の実施例ＥＸ２＿Ａに係り、駆動制御信号のダウンエッジ（フォーリングエッジ）に関わる動作説明図である。 図２０は、本開示の実施例ＥＸ２＿Ａに係り、駆動制御信号のダウンエッジ（フォーリングエッジ）に関わるタイミングチャートある。 図２１は、本開示の実施例ＥＸ２＿Ｂに係るスイッチング制御回路の構成図である。 図２２は、本開示の実施例ＥＸ２＿Ｂに係り、付加される遅延時間の調整方法の説明図である。
　以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。
　まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ＩＣとは集積回路（Integrated　Circuit）の略称である。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
　レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。任意の注目した信号について、当該信号がハイレベルであるとき、当該信号の反転信号はローレベルをとり、当該信号がローレベルであるとき、当該信号の反転信号はハイレベルをとる。ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる期間をハイレベル期間と称し、当該信号のレベルがローレベルとなる期間をローレベル期間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。
　任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。アップエッジをライジングエッジに読み替えて良い。同様に、任意の注目した信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。ダウンエッジをフォーリングエッジに読み替えて良い。
　ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor  field-effect  transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
　ＭＯＳＦＥＴの電気的特性にはゲート閾電圧が含まれる。Ｎチャネル型且つエンハンスメント型のＭＯＳＦＥＴである任意のトランジスタについて、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも高く、且つ、当該トランジスタのゲート－ソース間電圧の大きさが当該トランジスタのゲート閾電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。ゲート－ソース間電圧はソース電位から見たゲート電位を表す。Ｐチャネル型且つエンハンスメント型のＭＯＳＦＥＴである任意のトランジスタについて、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも低く、且つ、当該トランジスタのゲート－ソース間電圧の大きさが当該トランジスタのゲート閾電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。
　任意のＭＯＳＦＥＴについて、ゲート閾電圧とは、所定の周辺温度環境下において、当該ＭＯＳＦＥＴのドレイン及びソース間に所定電圧を印加している際に所定の大きさのドレイン電流を流すために必要なゲート－ソース間電圧として定義される。ＭＯＳＦＥＴに注目してゲート閾電圧を説明したが、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などにおいても同様である。ＩＧＢＴは“Insulated  Gate  Bipolar　Transistor”の略称である。
　以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。
　任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
　本開示の実施形態を説明する。図１は本開示の実施形態に係るスイッチングＩＣ１の概略全体構成図である。図２はスイッチングＩＣ１の外観斜視図である。スイッチングＩＣ１は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体からスイッチングＩＣ１の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することでスイッチングＩＣ１が形成される。尚、図２に示されるスイッチングＩＣ１の外部端子の数及びスイッチングＩＣ１の筐体の種類は例示に過ぎず、それらを任意に設計可能である。
　スイッチングＩＣ１に設けられる複数の外部端子の一部として、図１には、端子ＴVIN、ＴLX及びＴGNDが示されている。端子ＴVINは入力電圧ＶVINを受ける電源入力端子である。入力電圧ＶVINは、スイッチングＩＣ１の外部に設けられた図示されない電圧源から電源入力端子ＴVINに入力される。入力電圧ＶVINは所定の正の直流電圧値を有する。スイッチングＩＣ１内の各回路（スイッチング制御回路１０を含む）は、入力電圧ＶVINに基づいて、又は、入力電圧ＶVINと異なる電源電圧に基づいて、駆動する。端子ＴGNDはグランド端子であって０Ｖの電位を有するグランドに接続される。端子ＴGNDとグラントとの間にセンス抵抗（不図示）が挿入されることもある。端子ＴLXはスイッチ端子である。スイッチ端子ＴLXについては後述される。
　スイッチングＩＣ１は、スイッチング素子であるトランジスタＭＨ及びＭＬと、スイッチング制御回路１０と、を備える。トランジスタＭＨ及びＭＬは互いに直列接続される。トランジスタＭＨ及びＭＬの直列回路は端子ＴVIN及びＴGND間に設けられる。トランジスタＭＨはトランジスタＭＬよりも高電位側に配置されるハイサイドトランジスタ（ハイサイドスイッチング素子）であり、トランジスタＭＬはトランジスタＭＨよりも低電位側に配置されるローサイドトランジスタ（ローサイドスイッチング素子）である。
　トランジスタＭＨ及びＭＬは、夫々、第１電極及び第２電極及び制御電極を有する。制御電極はゲートである。例えば、トランジスタＭＨ又はＭＬがＦＥＴ（電界効果トランジスタ）である場合、第１電極及び第２電極の内、一方はドレインであって且つ他方はソースである。この際、ＦＥＴはゲート－ソース間電圧（ソース電位から見たゲート電位）に応じて、オン状態又はオフ状態となる。或いは例えば、トランジスタＭＨ又はＭＬがＩＧＢＴである場合、第１電極及び第２電極の内、一方はコレクタであって且つ他方はエミッタである。ＩＧＢＴは、ゲート－エミッタ間電圧（エミッタ電位から見たゲート電位）に応じて、オン状態又はオフ状態となる。
　トランジスタＭＨにおける第１及び第２電極の内、一方の電極は電源入力端子ＴVINに接続されて入力電圧ＶINの供給を受け、他方の電極はスイッチ端子ＴLXに接続される。トランジスタＭＬにおける第１及び第２電極の内、一方の電極はスイッチ端子ＴLXに接続され、他方の電極はグランド端子ＴGNDに接続される。スイッチ端子ＴLXにおける電圧を記号“ＶLX”にて表す。
　スイッチング制御回路１０に対して駆動制御信号ＣＮＴが入力される。駆動制御信号ＣＮＴはハイレベル及びローレベルの何れかのレベルをとる二値化信号である。駆動制御信号ＣＮＴのレベルはハイレベル及びローレベル間で繰り返し変化する。駆動制御信号ＣＮＴはスイッチングＩＣ１内で生成されて良い。スイッチングＩＣ１の外部に設けられた外部回路（不図示）にて駆動制御信号ＣＮＴが生成されても良い。この場合、駆動制御信号ＣＮＴを受ける外部端子がスイッチングＩＣ１に設けられ、当該外部回路からスイッチングＩＣ１に対して駆動制御信号ＣＮＴが供給される。
　スイッチング制御回路１０は駆動制御信号ＣＮＴに基づいてゲート信号ＧＨ及びＧＬを生成し、ゲート信号ＧＨをトランジスタＭＨのゲートに供給する一方でゲート信号ＧＬをトランジスタＭＬのゲートに供給する。トランジスタＭＨはゲート信号ＧＨに応じてオン状態又はオフ状態となり、トランジスタＭＬはゲート信号ＧＬに応じてオン状態又はオフ状態となる。即ち、スイッチング制御回路１０は、ゲート信号ＧＨをトランジスタＭＨのゲートに供給することでトランジスタＭＨのオン又はオフを制御し、ゲート信号ＧＬをトランジスタＭＬのゲートに供給することでトランジスタＭＬのオン又はオフを制御する。
　トランジスタＭＨ及びＭＬによりハーフブリッジ回路が構成される。当該ハーフブリッジ回路において、トランジスタＭＨがオン状態及びトランジスタＭＬがオフ状態とされる状態を出力ハイ状態と称し、出力ハイ状態が実現される期間を出力ハイ期間と称する。当該ハーフブリッジ回路において、トランジスタＭＨがオフ状態及びトランジスタＭＬがオン状態とされる状態を出力ロー状態と称し、出力ロー状態が実現される期間を出力ロー期間と称する。当該ハーフブリッジ回路において、トランジスタＭＨ及びＭＬが共にオフ状態となる状態を両オフ状態と称し、両オフ状態が実現される期間を両オフ期間と称する。スイッチングＩＣ１においてトランジスタＭＨ及びＭＬが同時にオンとされることは無い。
　駆動制御信号ＣＮＴのレベル変化に応答してハーフブリッジ回路（ＭＨ、ＭＬ）の状態は出力ハイ状態及び出力ロー状態間で交互に切り替わる。但し、出力ハイ状態から出力ロー状態へ切り替わる際、通常は出力ハイ期間より両オフ期間を経て出力ロー期間に遷移し、出力ロー状態から出力ハイ状態へ切り替わる際、通常は出力ロー期間より両オフ期間を経て出力ハイ期間に遷移する。両オフ期間そのもの、又は、両オフ期間の時間長さは、デッドタイムと称される。
　図３に、駆動制御信号ＣＮＴのレベルとトランジスタＭＨ及びＭＬの状態との関係等を概略的に示す。時刻ｔ１において駆動制御信号ＣＮＴのレベルが第１レベルから第２レベルへの変化し、その後、時刻ｔ２において駆動制御信号ＣＮＴのレベルが第２レベルから第１レベルへ変化したとする。
　スイッチング制御回路１０は、駆動制御信号ＣＮＴのレベルにおける第１レベルから第２レベルへの変化に応答して遅延時間Ｔｄ＿Ｈｏｎを経てからトランジスタＭＨをターンオンさせ、駆動制御信号ＣＮＴのレベルにおける第１レベルから第２レベルへの変化に応答して遅延時間Ｔｄ＿Ｌｏｆｆを経てからトランジスタＭＬをターンオフさせる。即ち、スイッチング制御回路１０は、時刻ｔ１から遅延時間Ｔｄ＿Ｈｏｎだけ後の時刻においてトランジスタＭＨがオフ状態からオン状態に切り替わるようにゲート信号ＧＨを生成し、時刻ｔ１から遅延時間Ｔｄ＿Ｌｏｆｆだけ後の時刻においてトランジスタＭＬがオン状態からオフ状態に切り替わるようにゲート信号ＧＬを生成する。
　スイッチング制御回路１０は、駆動制御信号ＣＮＴのレベルにおける第２レベルから第１レベルへの変化に応答して遅延時間Ｔｄ＿Ｈｏｆｆを経てからトランジスタＭＨをターンオフさせ、駆動制御信号ＣＮＴのレベルにおける第２レベルから第１レベルへの変化に応答して遅延時間Ｔｄ＿Ｌｏｎを経てからトランジスタＭＬをターンオンさせる。即ち、スイッチング制御回路１０は、時刻ｔ２から遅延時間Ｔｄ＿Ｈｏｆｆだけ後の時刻においてトランジスタＭＨがオン状態からオフ状態に切り替わるようにゲート信号ＧＨを生成し、時刻ｔ２から遅延時間Ｔｄ＿Ｌｏｎだけ後の時刻においてトランジスタＭＬがオフ状態からオン状態に切り替わるようにゲート信号ＧＬを生成する。
　駆動制御信号ＣＮＴのレベルについて、第１レベル及び第２レベルの内、どちらがハイレベルであっても良いが、以下では、第１レベルがローレベルであって且つ第２レベルがハイレベルであるとする。
　スイッチング制御回路１０には、回路１１Ｈ、１１Ｌ、１２Ｈ、１２Ｌ、２１及び２２が設けられる（図１参照）。回路１１Ｈ及び１２ＨはトランジスタＭＨのゲートに接続されて（換言すればゲート信号ＧＨが加わる配線に接続されて）ゲート信号ＧＨを受ける。回路１１Ｌ及び１２ＬはトランジスタＭＬのゲートに接続されて（換言すればゲート信号ＧＬが加わる配線に接続されて）ゲート信号ＧＬを受ける。回路１１Ｈ、１１Ｌ、１２Ｈ、１２Ｌは、夫々、信号Ｈｏｎ、Ｌｏｆｆ、Ｈｏｆｆ、Ｌｏｎを出力する。信号Ｈｏｎ、Ｌｏｆｆ、Ｈｏｆｆ及びＬｏｎは夫々に“０”又は“１”の値（論理値）を持つ。ここでは、信号Ｈｏｎ、Ｌｏｆｆ、Ｈｏｆｆ及びＬｏｎの夫々において“１”の論理値にハイレベルが対応付けられ、“０”の論理値にローレベルが対応付けられているものとする。
　回路１１Ｈは、ハイサイドターンオン検出回路であり、ゲート信号ＧＨに基づいてトランジスタＭＨがターンオンするタイミングを検出し、その検出結果を示す二値化信号として信号Ｈｏｎを出力する。回路１１ＨにおいてトランジスタＭＨがオフ状態からオン状態に切り替わったと検出されたとき、当該検出タイミングにおいて回路１１Ｈは信号Ｈｏｎにアップエッジを発生させる（図３参照）。従って、信号ＨｏｎのアップエッジタイミングはトランジスタＭＨのターンオンタイミング（詳細にはトランジスタＭＨのターンオンの検出タイミング）を表し、時刻ｔ１から遅延時間Ｔｄ＿Ｈｏｎだけ後の時刻において信号Ｈｏｎにアップエッジが生じる。尚、トランジスタＭＨがターンオフするときには信号Ｈｏｎにダウンエッジが生じる。以下、信号Ｈｏｎのアップエッジタイミングを記号“ｔＨｏｎ”にて表し、エッジタイミングｔＨｏｎ又はタイミングｔＨｏｎと称することがある。
　回路１１Ｌは、ローサイドターンオフ検出回路であり、ゲート信号ＧＬに基づいてトランジスタＭＬがターンオフするタイミングを検出し、その検出結果を示す二値化信号として信号Ｌｏｆｆを出力する。回路１１ＬにおいてトランジスタＭＬがオン状態からオフ状態に切り替わったと検出されたとき、当該検出タイミングにおいて回路１１Ｌは信号Ｌｏｆｆにアップエッジを発生させる（図３参照）。従って、信号ＬｏｆｆのアップエッジタイミングはトランジスタＭＬのターンオフタイミング（詳細にはトランジスタＭＬのターンオフの検出タイミング）を表し、時刻ｔ１から遅延時間Ｔｄ＿Ｌｏｆｆだけ後の時刻において信号Ｌｏｆｆにアップエッジが生じる。尚、トランジスタＭＬがターンオンするときには信号Ｌｏｆｆにダウンエッジが生じる。以下、信号Ｌｏｆｆのアップエッジタイミングを記号“ｔＬｏｆｆ”にて表し、エッジタイミングｔＬｏｆｆ又はタイミングｔＬｏｆｆと称することがある。
　回路１２Ｈは、ハイサイドターンオフ検出回路であり、ゲート信号ＧＨに基づいてトランジスタＭＨがターンオフするタイミングを検出し、その検出結果を示す二値化信号として信号Ｈｏｆｆを出力する。回路１２ＨにおいてトランジスタＭＨがオン状態からオフ状態に切り替わったと検出されたとき、当該検出タイミングにおいて回路１２Ｈは信号Ｈｏｆｆにアップエッジを発生させる（図３参照）。従って、信号ＨｏｆｆのアップエッジタイミングはトランジスタＭＨのターンオフタイミング（詳細にはトランジスタＭＨのターンオフの検出タイミング）を表し、時刻ｔ２から遅延時間Ｔｄ＿Ｈｏｆｆだけ後の時刻において信号Ｈｏｆｆにアップエッジが生じる。尚、トランジスタＭＨがターンオンするときには信号Ｈｏｆｆにダウンエッジが生じる。以下、信号Ｈｏｆｆのアップエッジタイミングを記号“ｔＨｏｆｆ”にて表し、エッジタイミングｔＨｏｆｆ又はタイミングｔＨｏｆｆと称することがある。
　回路１２Ｌは、ローサイドターンオン検出回路であり、ゲート信号ＧＬに基づいてトランジスタＭＬがターンオンするタイミングを検出し、その検出結果を示す二値化信号として信号Ｌｏｎを出力する。回路１２ＬにおいてトランジスタＭＬがオフ状態からオン状態に切り替わったと検出されたとき、当該検出タイミングにおいて回路１２Ｌは信号Ｌｏｎにアップエッジを発生させる（図３参照）。従って、信号ＬｏｎのアップエッジタイミングはトランジスタＭＬのターンオンタイミング（詳細にはトランジスタＭＬのターンオンの検出タイミング）を表し、時刻ｔ２から遅延時間Ｔｄ＿Ｌｏｎだけ後の時刻において信号Ｌｏｎにアップエッジが生じる。尚、トランジスタＭＬがターンオフするときには信号Ｌｏｎにダウンエッジが生じる。以下、信号Ｌｏｎのアップエッジタイミングを記号“ｔＬｏｎ”にて表し、エッジタイミングｔＬｏｎ又はタイミングｔＬｏｎと称することがある。
　調整回路２１に対して信号Ｈｏｎ及びＬｏｆｆが入力される。調整回路２１は信号Ｈｏｎ及びＬｏｆｆに基づいて遅延時間Ｔｄ＿Ｈｏｎ及びＴｄ＿Ｌｏｆｆの内、少なくとも一方を調整できる（即ち遅延時間Ｔｄ＿Ｈｏｎ及びＴｄ＿Ｌｏｆｆの内、少なくとも一方を増大又は減少させることができる）。
　例えば、駆動制御信号ＣＮＴのアップエッジに応答してトランジスタＭＨをターンオンさせるためのゲート信号ＧＨを生成する回路内において第１遅延付与回路を挿入することができ、駆動制御信号ＣＮＴのアップエッジの後段回路への伝搬を第１遅延付与回路にて第１可変遅延時間分だけ遅らせて良い。この第１可変遅延時間を信号Ｈｏｎ及びＬｏｆｆに基づいて増大、減少させることで、遅延時間Ｔｄ＿Ｈｏｎを増大、減少させることができる。同様に例えば、駆動制御信号ＣＮＴのアップエッジに応答してトランジスタＭＬをターンオフさせるためのゲート信号ＧＬを生成する回路内において第２遅延付与回路を挿入することができ、駆動制御信号ＣＮＴのアップエッジの後段回路への伝搬を第２遅延付与回路にて第２可変遅延時間分だけ遅らせて良い。この第２可変遅延時間を信号Ｈｏｎ及びＬｏｆｆに基づいて増大、減少させることで、遅延時間Ｔｄ＿Ｌｏｆｆを増大、減少させることができる。
　調整回路２２に対して信号Ｈｏｆｆ及びＬｏｎが入力される。調整回路２２は信号Ｈｏｆｆ及びＬｏｎに基づいて遅延時間Ｔｄ＿Ｈｏｆｆ及びＴｄ＿Ｌｏｎの内、少なくとも一方を調整できる（即ち遅延時間Ｔｄ＿Ｈｏｆｆ及びＴｄ＿Ｌｏｎの内、少なくとも一方を増大又は減少させることができる）。
　例えば、駆動制御信号ＣＮＴのダウンエッジに応答してトランジスタＭＨをターンオフさせるためのゲート信号ＧＨを生成する回路内において第３遅延付与回路を挿入することができ、駆動制御信号ＣＮＴのダウンエッジの後段回路への伝搬を第３遅延付与回路にて第３可変遅延時間分だけ遅らせて良い。この第３可変遅延時間を信号Ｈｏｆｆ及びＬｏｎに基づいて増大、減少させることで、遅延時間Ｔｄ＿Ｈｏｆｆを増大、減少させることができる。同様に例えば、駆動制御信号ＣＮＴのダウンエッジに応答してトランジスタＭＬをターンオンさせるためのゲート信号ＧＬを生成する回路内において第４遅延付与回路を挿入することができ、駆動制御信号ＣＮＴのダウンエッジの後段回路への伝搬を第４遅延付与回路にて第４可変遅延時間分だけ遅らせて良い。この第４可変遅延時間を信号Ｈｏｆｆ及びＬｏｎに基づいて増大、減少させることで、遅延時間Ｔｄ＿Ｌｏｎを増大、減少させることができる。
　スイッチングＩＣ１に対して入力電圧ＶINが供給されていない状態からスイッチングＩＣ１に対して入力電圧ＶINが供給される状態へ遷移することで、スイッチングＩＣ１が起動する。スイッチングＩＣ１の起動直後における遅延時間Ｔｄ＿Ｈｏｎ、Ｔｄ＿Ｌｏｆｆ、Ｔｄ＿Ｈｏｆｆ及びＴｄ＿Ｌｏｎの状態を初期遅延状態と称する。初期遅延状態では、遅延時間Ｔｄ＿Ｈｏｎが遅延時間Ｔｄ＿Ｌｏｆｆよりも必ず長くなるように、且つ、遅延時間Ｔｄ＿Ｌｏｎが遅延時間Ｔｄ＿Ｈｏｆｆよりも必ず長くなるように、スイッチングＩＣ１が構成されている。
　駆動制御信号ＣＮＴのレベルにおける第１レベルから第２レベルへの変化に応答して、トランジスタＭＬがターンオフしてからトランジスタＭＨがターンオンするまでの時間を第１デッドタイムと称し、記号“ＴDEAD1”で参照する。第１デッドタイムＴDEAD1は、信号ＬｏｆｆのアップエッジタイミングｔＬｏｆｆから信号ＨｏｎのアップエッジタイミングｔＨｏｎまでの時間に相当する。
　駆動制御信号ＣＮＴのレベルにおける第２レベルから第１レベルへの変化に応答して、トランジスタＭＨがターンオフしてからトランジスタＭＬがターンオンするまでの時間を第２デッドタイムと称し、記号“ＴDEAD2”で参照する。第２デッドタイムＴDEAD2は、信号ＨｏｆｆのアップエッジタイミングｔＨｏｆｆから信号ＬｏｎのアップエッジタイミングｔＬｏｎまでの時間に相当する。
　調整回路２１は、信号ＨｏｎのアップエッジタイミングｔＨｏｎ及び信号ＬｏｆｆのアップエッジタイミングｔＬｏｆｆ間の差に基づいて、即ちエッジタイミングｔＨｏｎ及びｔＬｏｆｆ間の差に基づいて、第１デッドタイムＴDEAD1を減少させる第１デッドタイム減少動作を実行できる。このため、調整回路２１を第１デッドタイム調整回路と称することもできる。第１デッドタイム減少動作に係る調整回路２１は、初期遅延状態を起点に、エッジタイミングｔＨｏｎ及びｔＬｏｆｆ間の差に基づいて遅延時間Ｔｄ＿Ｈｏｎ及びＴｄ＿Ｌｏｆｆの内の少なくとも一方を変化させ、これによって第１デッドタイムＴDEAD1を減少させる。
　調整回路２２は、信号ＨｏｆｆのアップエッジタイミングｔＨｏｆｆ及び信号ＬｏｎのアップエッジタイミングｔＬｏｎ間の差に基づいて、即ちエッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の差に基づいて、第２デッドタイムＴDEAD2を減少させる第２デッドタイム減少動作を実行できる。このため、調整回路２２を第２デッドタイム調整回路と称することもできる。第２デッドタイム減少動作に係る調整回路２２は、初期遅延状態を起点に、エッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の差に基づいて遅延時間Ｔｄ＿Ｈｏｆｆ及びＴｄ＿Ｌｏｎの内の少なくとも一方を変化させ、これによって第２デッドタイムＴDEAD2を減少させる。
　図４に、スイッチングＩＣ１を組み込んだ装置の例としてＤＣ／ＤＣコンバータ２の構成図を示す。
　ＤＣ／ＤＣコンバータ２は、入力電圧ＶINを電力変換することにより入力電圧ＶINよりも低い出力電圧ＶOUTを生成する降圧型ＤＣ／ＤＣコンバータとして構成されている。入力電圧ＶIN及び出力電圧ＶOUTは正の直流電圧である。ＤＣ／ＤＣコンバータ２は、スイッチングＩＣ１と、コイルＬOUTと、コンデンサＣOUTと、抵抗Ｒ１及びＲ２を備える。ＤＣ／ＤＣコンバータ２に組み込まれるスイッチングＩＣ１には、上述のトランジスタＭＨ及びＭＬ並びにスイッチング制御回路１０に加えて、帰還制御回路３０が設けられる。
　駆動制御信号ＣＮＴに応じてトランジスタＭＨ及びＭＬが交互にオンとされることでスイッチ端子ＴLXに、概ね入力電圧ＶIN及びグランド電位間で変動する矩形波状の電圧が電圧ＶLXとして生じる。スイッチ端子ＴLXにおける矩形波状の電圧（ＶLX）を、コイルＬOUT及びコンデンサＣOUTから成る整流平滑回路にて整流及び平滑化することで出力電圧ＶOUTが生成される。具体的には、ＤＣ／ＤＣコンバータ２において、コイルＬOUTの一端がスイッチ端子ＴLXに接続され、コイルＬOUTの他端が出力端子ＯＵＴに接続される。出力端子ＯＵＴはコンデンサＣOUTを介してグランドに接続される。出力端子ＯＵＴに出力電圧ＶOUTが加わる。出力端子ＯＵＴは抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端は抵抗Ｒ２を介してグランドに接続される。故に、抵抗Ｒ１及びＲ２間の接続ノードに出力電圧ＶOUTに比例する帰還電圧ＶFBが発生する。ＤＣ／ＤＣコンバータ２において、スイッチングＩＣ１には帰還電圧ＶFBを受ける帰還端子ＦＢが外部端子の１つとして設けられている。
　帰還制御回路３０は帰還電圧ＶFBに基づき出力電圧ＶOUTが所定の目標電圧に安定化するよう、駆動制御信号ＣＮＴを生成する。帰還制御回路３０は、コイルＬOUTに流れる電流の検出結果も参照して駆動制御信号ＣＮＴを生成して良い。帰還制御回路３０は、例えばパルス幅変調を利用して駆動制御信号ＣＮＴを生成することができ、この際、駆動制御信号ＣＮＴは所定のスイッチング周波数を有する矩形波信号となる。
　ＤＣ／ＤＣコンバータ２における出力端子ＯＵＴに対し負荷ＬＤが接続される。負荷ＬＤは出力電圧ＶOUTに基づいて駆動する任意の負荷である。負荷ＬＤはスイッチ端子ＴLXからコイルＬOUTを通じ自身の消費電流を引き込む。負荷ＬＤの消費電流を以下では負荷電流ＩLDと称する。このようなＤＣ／ＤＣコンバータ２において効率（電力変換効率）の向上は重要である。
　他方、ハイサイド及びローサイドトランジスタの同時オンを回避する方法として以下の第１及び第２参考方法が検討される。
　第１参考方法では、ハイサイドトランジスタのターンオフ検出信号に所定遅延を付加してからローサイドトランジスタをターンオンさせ、且つ、ローサイドトランジスタのターンオフ検出信号に所定遅延を付加してからハイサイドトランジスタをターンオンさせる。第１参考方法により同時オンを回避できるが、効率の悪化が懸念される。
　第２参考方法では、駆動制御信号ＣＮＴに対し第１固定遅延量による遅延を付加した信号に基づきハイサイドトランジスタ用のゲート信号を生成し、駆動制御信号ＣＮＴに対し第２固定遅延量による遅延を付加した信号に基づきローサイドトランジスタ用のゲート信号を生成する。第２参考方法によっても同時オンを回避できる。しかしながら、第２参考方法では、様々な条件下で効率を最適なものにすることが難しい。これについて説明を加える。ＤＣ／ＤＣコンバータ２、及び、ＤＣ／ＤＣコンバータ２に類するＤＣ／ＤＣコンバータは、ＣＣＭ（Continuous　Conduction　Mode）の領域又はＤＣＭ（Discontinuous  Conduction  Mode）の領域で動作することができる。負荷ＬＤの消費電力が比較的大きいときにはＣＣＭの領域で動作し、負荷ＬＤがスリープ状態なるなど、負荷ＬＤの消費電力が比較的小さいときにはＤＣＭの領域で動作する。第２参考方法では、ＣＣＭの領域での最適な遅延量を上記固定遅延量にあわせこむため、ＤＣＭの領域において効率が悪化する。
　本実施形態に係るスイッチングＩＣ１を用いれば、各デッドタイム減少動作の実行を通じ、様々な条件下においてＤＣ／ＤＣコンバータ２の効率を最適化することが可能となる。また、ＤＣ／ＤＣコンバータに限らず、スイッチングＩＣ１を組み込んだ任意の装置において、デッドタイムの縮小を通じ効率を最適化（換言すれば損失を低減）することが可能となる。
　以下、複数の実施例の中で、スイッチングＩＣ１に関わる幾つかの具体的な動作例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
＜＜実施例ＥＸ１＿Ａ＞＞
　実施例ＥＸ１＿Ａを説明する。図５に実施例ＥＸ１＿Ａに係るスイッチングＩＣ１の一部内部回路を示す。実施例ＥＸ１＿Ａに係るスイッチングＩＣ１において、スイッチング制御回路１０（図１参照）はスイッチング制御回路１００であり、トランジスタＭＨ及びＭＬは夫々トランジスタＭＨ１及びＭＬ１である。トランジスタＭＨ１はＰチャネル型のＭＯＳＦＥＴにより構成され、トランジスタＭＬ１はＮチャネル型のＭＯＳＦＥＴにより構成される。
　トランジスタＭＨ１におけるソースは電源入力端子ＴVINに接続されて入力電圧ＶINの供給を受ける。トランジスタＭＨ１におけるドレインはスイッチ端子ＴLXに接続される。トランジスタＭＬ１におけるドレインはスイッチ端子ＴLXに接続される。即ち、トランジスタＭＨ１及びＭＬ１のドレイン同士はスイッチ端子ＴLXにて共通接続される。トランジスタＭＬ１におけるソースはグランド端子ＴGNDに接続され、グランド端子ＴGNDを通じてグランドに接続される。実施例ＥＸ１＿Ａにて述べるゲート信号ＧＨ、ＧＬは、夫々、トランジスタＭＨ１、ＭＬ１のゲートに加わるゲート信号を指す（後述の実施例ＥＸ１＿Ｂ及びＥＸ１＿Ｃでも同様）。
　スイッチング制御回路１００は、符号１１０～１１７、１２０～１２７及び１３１～１３４にて参照される回路又は素子を有する。
　回路１１０～１１５、１２０～１２５及び１３１～１３４は、グランド電位を基準に入力電圧ＶIN又は入力電圧ＶINと異なる内部電源電圧にて駆動するデジタル又はアナログ回路である。内部電源電圧は所定の正の直流電圧を有する。内部電源電圧は入力電圧ＶINに基づきスイッチングＩＣ１内の内部電源回路（不図示）にて生成されて良い。回路１１１～１１５、１２１～１２５及び１３１～１３４の夫々の出力信号は、ハイレベル及びローレベルの何れかをとる二値化信号である。トランジスタ１１６及び１２６はＰチャネル型のＭＯＳＦＥＴであり、トランジスタ１１７及び１２７はＮチャネル型のＭＯＳＦＥＴである。
　回路１１１、１１２、１２１及び１２２は遅延付与回路である。遅延付与回路１１１、１１２、１２１及び１２２の夫々に対し駆動制御信号ＣＮＴが入力される。遅延付与回路１１１、１１２、１２１、１２２は、駆動制御信号ＣＮＴに対し、夫々、遅延時間Ｔｄｌｙ＿Ｈ１、Ｔｄｌｙ＿ｆｉｘ、Ｔｄｌｙ＿ｆｉｘ、Ｔｄｌｙ＿Ｌ１による遅延を付与し、遅延付与後の信号を出力する。遅延時間Ｔｄｌｙ＿Ｈ１、Ｔｄｌｙ＿ｆｉｘ及びＴｄｌｙ＿Ｌ１は、積極的に付与される遅延時間であるため、それらを付与遅延時間又は挿入遅延時間と称することもできる。
　遅延付与回路１１１は、駆動制御信号ＣＮＴを遅延時間Ｔｄｌｙ＿Ｈ１だけ遅延させた信号を信号Ｓ１１１として出力する。従って、駆動制御信号ＣＮＴのアップエッジタイミングから遅延時間Ｔｄｌｙ＿Ｈ１だけ後のタイミングにおいて信号Ｓ１１１にアップエッジが生じる。同様に、駆動制御信号ＣＮＴのダウンエッジタイミングから遅延時間Ｔｄｌｙ＿Ｈ１だけ後のタイミングにおいて信号Ｓ１１１にダウンエッジが生じる。
　遅延付与回路１１２は、駆動制御信号ＣＮＴを遅延時間Ｔｄｌｙ＿ｆｉｘだけ遅延させた信号を信号Ｓ１１２として出力する。従って、駆動制御信号ＣＮＴのアップエッジタイミングから遅延時間Ｔｄｌｙ＿ｆｉｘだけ後のタイミングにおいて信号Ｓ１１２にアップエッジが生じる。同様に、駆動制御信号ＣＮＴのダウンエッジタイミングから遅延時間Ｔｄｌｙ＿ｆｉｘだけ後のタイミングにおいて信号Ｓ１１２にダウンエッジが生じる。
　遅延付与回路１２１は、駆動制御信号ＣＮＴを遅延時間Ｔｄｌｙ＿ｆｉｘだけ遅延させた信号を信号Ｓ１２１として出力する。従って、駆動制御信号ＣＮＴのアップエッジタイミングから遅延時間Ｔｄｌｙ＿ｆｉｘだけ後のタイミングにおいて信号Ｓ１２１にアップエッジが生じる。同様に、駆動制御信号ＣＮＴのダウンエッジタイミングから遅延時間Ｔｄｌｙ＿ｆｉｘだけ後のタイミングにおいて信号Ｓ１２１にダウンエッジが生じる。
　遅延付与回路１２２は、駆動制御信号ＣＮＴを遅延時間Ｔｄｌｙ＿Ｌ１だけ遅延させた信号を信号Ｓ１２２として出力する。従って、駆動制御信号ＣＮＴのアップエッジタイミングから遅延時間Ｔｄｌｙ＿Ｌ１だけ後のタイミングにおいて信号Ｓ１２２にアップエッジが生じる。同様に、駆動制御信号ＣＮＴのダウンエッジタイミングから遅延時間Ｔｄｌｙ＿Ｌ１だけ後のタイミングにおいて信号Ｓ１２２にダウンエッジが生じる。
　ここで、遅延時間Ｔｄｌｙ＿Ｈ１及びＴｄｌｙ＿Ｌ１は可変である一方、遅延時間Ｔｄｌｙ＿ｆｉｘは固定される。遅延時間Ｔｄｌｙ＿ｆｉｘはスイッチングＩＣ１の設計段階で予め定められた固定時間を有する。尚、遅延付与回路１１２で付与される遅延時間Ｔｄｌｙ＿ｆｉｘと、遅延付与回路１２１で付与される遅延時間Ｔｄｌｙ＿ｆｉｘとは、互いに同じであっても良いし、若干相違していても良い。スイッチングＩＣ１の起動直後における初期遅延状態において遅延時間Ｔｄｌｙ＿Ｈ１及びＴｄｌｙ＿Ｌ１は遅延時間Ｔｄｌｙ＿ｆｉｘよりも十分に長い。また、遅延時間Ｔｄｌｙ＿Ｈ１及びＴｄｌｙ＿Ｌ１には下限が定められていて良い。この際、遅延時間Ｔｄｌｙ＿Ｈ１及びＴｄｌｙ＿Ｌ１が夫々に遅延時間Ｔｄｌｙ＿ｆｉｘ以下となることが無いようにして良い。
　回路１１３は２入力の否定論理積回路である。回路１１３は信号Ｓ１１１及びＳ１１２の否定論理積信号を信号Ｓ１１３として出力する。従って、信号Ｓ１１１及びＳ１１２が共にハイレベルであるときに限り、信号Ｓ１１３はローレベルとなる。信号Ｓ１１１及びＳ１１２の内、少なくとも一方がローレベルであれば信号Ｓ１１３はハイレベルとなる。
　回路１２３は２入力の否定論理和回路である。回路１２３は信号Ｓ１２１及びＳ１２２の否定論理和信号を信号Ｓ１２３として出力する。従って、信号Ｓ１２１及びＳ１２２が共にローレベルであるときに限り、信号Ｓ１２３はハイレベルとなる。信号Ｓ１２１及びＳ１２２の内、少なくとも一方がハイレベルであれば信号Ｓ１２３はローレベルとなる。
　回路１１４及び１１５並びにトランジスタ１１６及び１１７により、トランジスタＭＨ１のゲートを駆動するためのハイサイドプリドライバが構成される。当該ハイサイドプリドライバは、信号Ｓ１１３のローレベル期間においてローレベルのゲート信号ＧＨをトランジスタＭＨ１のゲートに与えることでトランジスタＭＨ１をオン状態とし、信号Ｓ１１３のハイレベル期間においてハイレベルのゲート信号ＧＨをトランジスタＭＨ１のゲートに与えることでトランジスタＭＨ１をオフ状態とする。実施例ＥＸ１＿Ａにおいて、ハイレベルのゲート信号ＧＨは入力電圧ＶINの電位を有し、ローレベルのゲート信号ＧＨはグランド電位を有する。入力電圧ＶINはトランジスタＭＨ１のゲート閾電圧よりも大きい。
　回路１２４及び１２５並びにトランジスタ１２６及び１２７により、トランジスタＭＬ１のゲートを駆動するためのローサイドプリドライバが構成される。当該ローサイドプリドライバは、信号Ｓ１２３のハイレベル期間においてハイレベルのゲート信号ＧＬをトランジスタＭＬ１のゲートに与えることでトランジスタＭＬ１をオン状態とし、信号Ｓ１２３のローレベル期間においてローレベルのゲート信号ＧＬをトランジスタＭＬ１のゲートに与えることでトランジスタＭＬ１をオフ状態とする。実施例ＥＸ１＿Ａにおいて、ハイレベルのゲート信号ＧＬは入力電圧ＶINの電位を有し、ローレベルのゲート信号ＧＬはグランド電位を有する。入力電圧ＶINはトランジスタＭＬ１のゲート閾電圧よりも大きい。
　具体的には、回路１１４、１１５、１２４及び１２５はインバータ回路である。回路１１４及び１１５は夫々に信号Ｓ１１３を受けて信号Ｓ１１３の反転信号を出力する。回路１１４の出力信号がトランジスタ１１６のゲートに供給され、回路１１５の出力信号がトランジスタ１１７のゲートに供給される。回路１２４及び１２５は夫々に信号Ｓ１２３を受けて信号Ｓ１２３の反転信号を出力する。回路１２４の出力信号がトランジスタ１２６のゲートに供給され、回路１２５の出力信号がトランジスタ１２７のゲートに供給される。トランジスタ１１６及び１２６の各ソースは電源入力端子ＴVINに接続されて入力電圧ＶINの供給を受ける。トランジスタ１１７及び１２７の各ソースはグランド端子ＴGNDに接続される。トランジスタ１１６及び１１７の各ドレインは互いに接続され、ゲート配線１１８を通じてトランジスタＭＨ１のゲートに接続される。ゲート配線１１８に生じる信号がゲート信号ＧＨである。トランジスタ１２６及び１２７の各ドレインは互いに接続され、ゲート配線１２８を通じてトランジスタＭＬ１のゲートに接続される。ゲート配線１２８に生じる信号がゲート信号ＧＬである。
　回路１３１及び１３２はシュミットトリガ型のインバータ回路（換言すればヒステリシス付きのインバータ回路）である。スイッチング制御回路１００では、回路１３１、１３２が、夫々、図１に示される回路１１Ｈ、１１Ｌに相当し、回路１３１、１３２の出力信号が、夫々、信号Ｈｏｎ、Ｌｏｆｆに相当する。故に、スイッチング制御回路１００では、回路１３１、１３２の出力信号のアップエッジタイミングが、夫々、エッジタイミングｔＨｏｎ、ｔＬｏｆｆに相当する（図３参照）。
　回路１３１の入力端子はゲート配線１１８に接続されてゲート信号ＧＨを受ける。回路１３１はゲート信号ＧＨに応じた信号Ｈｏｎを出力する。ここでゲート信号ＧＨの電圧（電位）をゲート電圧と称し、記号“ＶGH”にて表す。信号Ｈｏｎがローレベルである状態を起点に、ゲート電圧ＶGHが所定の正の閾電圧ＶTH131を下回ると信号Ｈｏｎにアップエッジが生じ、その後、ゲート電圧ＶGHが電圧（ＶTH131＋ΔＶHYS）を上回ると信号Ｈｏｎにダウンエッジが生じる。ここで、不等式“０＜ＶTH131＜ＶTH131＋ΔＶHYS＜ＶIN”が成立する。ΔＶHYSは正のヒステリシス電圧である。電圧（ＶIN－ＶTH131）がトランジスタＭＨ１のゲート閾電圧と一致又は同程度となるように、閾電圧ＶTH131が定められて良い。
　回路１３２の入力端子はゲート配線１２８に接続されてゲート信号ＧＬを受ける。回路１３２はゲート信号ＧＬに応じた信号Ｌｏｆｆを出力する。ここでゲート信号ＧＬの電圧（電位）をゲート電圧と称し、記号“ＶGL”にて表す。信号Ｌｏｆｆがローレベルである状態を起点に、ゲート電圧ＶGLが所定の正の閾電圧ＶTH132を下回ると信号Ｌｏｆｆにアップエッジが生じ、その後、ゲート電圧ＶGLが電圧（ＶTH132＋ΔＶHYS）を上回ると信号Ｌｏｆｆにダウンエッジが生じる。ここで、不等式“０＜ＶTH132＜ＶTH132＋ΔＶHYS＜ＶIN”が成立する。電圧ＶTH132がトランジスタＭＬ１のゲート閾電圧と一致又は同程度となるように、閾電圧ＶTH132が定められて良い。
　回路１３３及び１３４はシュミットトリガ型のバッファ回路（換言すればヒステリシス付きのバッファ回路）である。スイッチング制御回路１００では、回路１３３、１３４が、夫々、図１の回路１２Ｈ、１２Ｌに相当し、回路１３３、１３４の出力信号が、夫々、信号Ｈｏｆｆ、Ｌｏｎに相当する。故に、スイッチング制御回路１００では、回路１３３、１３４の出力信号のアップエッジタイミングが、夫々、エッジタイミングｔＨｏｆｆ、ｔＬｏｎに相当する（図３参照）。
　回路１３３の入力端子はゲート配線１１８に接続されてゲート信号ＧＨを受ける。回路１３３はゲート信号ＧＨに応じた信号Ｈｏｆｆを出力する。信号Ｈｏｆｆがローレベルである状態を起点に、ゲート電圧ＶGHが所定の正の閾電圧ＶTH133を上回ると信号Ｈｏｆｆにアップエッジが生じ、その後、ゲート電圧ＶGHが電圧（ＶTH133－ΔＶHYS）を下回ると信号Ｈｏｆｆにダウンエッジが生じる。ここで、不等式“０＜ＶTH133－ΔＶHYS＜ＶTH133＜ＶIN”が成立する。電圧（ＶIN－ＶTH133）がトランジスタＭＨ１のゲート閾電圧と一致又は同程度となるように、閾電圧ＶTH133が定められて良い。
　回路１３４の入力端子はゲート配線１２８に接続されてゲート信号ＧＬを受ける。回路１３４はゲート信号ＧＬに応じた信号Ｌｏｎを出力する。信号Ｌｏｎがローレベルである状態を起点に、ゲート電圧ＶGLが所定の正の閾電圧ＶTH134を上回ると信号Ｌｏｎにアップエッジが生じ、その後、ゲート電圧ＶGLが電圧（ＶTH134－ΔＶHYS）を下回ると信号Ｌｏｎにダウンエッジが生じる。ここで、不等式“０＜ＶTH134－ΔＶHYS＜ＶTH134＜ＶIN”が成立する。閾電圧ＶTH134がトランジスタＭＬ１のゲート閾電圧と一致又は同程度となるように、閾電圧ＶTH134が定められて良い。
　遅延設定回路１１０は、回路１３１及び１３２からの信号Ｈｏｎ及びＬｏｆｆに基づき、遅延付与回路１１１における遅延時間Ｔｄｌｙ＿Ｈ１を指定及び制御する信号Ｓ１１０を生成し、生成した信号Ｓ１１０を遅延付与回路１１１に出力する。遅延付与回路１１１において、信号Ｓ１１０に応じた遅延時間Ｔｄｌｙ＿Ｈ１が駆動制御信号ＣＮＴに付与される。実施例ＥＸ１＿Ａでは、回路１１０～１１２により又は回路１１０～１１３により図１の調整回路２１が構成される。
　遅延設定回路１２０は、回路１３３及び１３４からの信号Ｈｏｆｆ及びＬｏｎに基づき、遅延付与回路１２２における遅延時間Ｔｄｌｙ＿Ｌ１を指定及び制御する信号Ｓ１２０を生成し、生成した信号Ｓ１２０を遅延付与回路１２２に出力する。遅延付与回路１２２において、信号Ｓ１２０に応じた遅延時間Ｔｄｌｙ＿Ｌ１が駆動制御信号ＣＮＴに付与される。実施例ＥＸ１＿Ａでは、回路１２０～１２２により又は回路１２０～１２３により図１の調整回路２２が構成される。
　駆動制御信号ＣＮＴにアップエッジが生じるごとに信号Ｈｏｎ及びＬｏｆｆに１回ずつアップエッジが発生する。遅延設定回路１１０は、駆動制御信号ＣＮＴのアップエッジに基づく信号ＨｏｎのアップエッジタイミングｔＨｏｎと信号ＬｏｆｆのアップエッジタイミングｔＬｏｆｆとの関係を検出し（図３参照）、検出結果に応じた信号Ｓ１１０を生成及び出力する。遅延設定回路１１０での検出内容は、エッジタイミングｔＨｏｎ及びｔＬｏｆｆ間の差を含む他、エッジタイミングｔＨｏｎ及びｔＬｏｆｆの前後関係を含む。遅延付与回路１１１における遅延時間Ｔｄｌｙ＿Ｈ１は信号Ｓ１１０に従う。この際、上述の第１デッドタイム減少動作が実現されるよう、回路１１０及び１１１は遅延時間Ｔｄｌｙ＿Ｈ１を変更することができる。尚、エッジタイミングｔＨｏｎ及びｔＬｏｆｆ間の差を、信号Ｈｏｎにおけるアップエッジの位相と信号Ｌｏｆｆにおけるアップエッジの位相との差と解することもできる。
　駆動制御信号ＣＮＴにダウンエッジが生じるごとに信号Ｈｏｆｆ及びＬｏｎに１回ずつアップエッジが発生する。遅延設定回路１２０は、駆動制御信号ＣＮＴのダウンエッジに基づく信号ＨｏｆｆのアップエッジタイミングｔＨｏｆｆと信号ＬｏｎのアップエッジタイミングｔＬｏｎとの関係を検出し（図３参照）、検出結果に応じた信号Ｓ１２０を生成及び出力する。遅延設定回路１２０での検出内容は、エッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の差を含む他、エッジタイミングｔＨｏｆｆ及びｔＬｏｎの前後関係を含む。遅延付与回路１２２における遅延時間Ｔｄｌｙ＿Ｌ１は信号Ｓ１２０に従う。この際、上述の第２デッドタイム減少動作が実現されるよう、回路１２０及び１２２は遅延時間Ｔｄｌｙ＿Ｌ１を変更することができる。尚、エッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の差を、信号Ｈｏｆｆにおけるアップエッジの位相と信号Ｌｏｎにおけるアップエッジの位相との差と解することもできる。
　図６及び図７を参照して、駆動制御信号ＣＮＴのアップエッジに応答したスイッチング制御回路１００の動作を説明する。図６において、矢印付き実線６１０は、駆動制御信号ＣＮＴのアップエッジに応答してゲート信号ＧＨの電位低下を生じさせる信号の伝搬経路を示す。図６において、矢印付き破線６１２は、トランジスタＭＨ１のターンオンに対応する信号が遅延設定回路１１０に伝搬される様子を示す。図６において、矢印付き実線６２０は、駆動制御信号ＣＮＴのアップエッジに応答してゲート信号ＧＬの電位低下を生じさせる信号の伝搬経路を示す。図６において、矢印付き破線６２２は、トランジスタＭＬ１のターンオフに対応する信号が遅延設定回路１１０に伝搬される様子を示す。
　図７は、駆動制御信号ＣＮＴのアップエッジに応答したスイッチング制御回路１００のタイミングチャートである。スイッチングＩＣ１の起動直後における初期遅延状態では、遅延時間Ｔｄ＿Ｈｏｎが遅延時間Ｔｄ＿Ｌｏｆｆよりも必ず長くなるように（即ち、必ず“ＴDEAD1＞０”となるように：図３参照）、十分に長い所定の初期時間が遅延時間Ｔｄｌｙ＿Ｈ１に設定されている。図７は、初期遅延状態でのタイミングチャート、又は、第１デッドタイムＴDEAD1が十分に長いときのタイミングチャートである。
　図７を参照し、時刻ｔ１にて駆動制御信号ＣＮＴにアップエッジが生じる（図３も参照）。すると、時刻ｔ１から遅延時間Ｔｄｌｙ＿Ｈ１が経過した時点で信号Ｓ１１１にアップエッジが生じ、時刻ｔ１から遅延時間Ｔｄｌｙ＿ｆｉｘが経過した時点で信号Ｓ１１２にアップエッジが生じる。“Ｔｄｌｙ＿Ｈ１＞Ｔｄｌｙ＿ｆｉｘ”であるので、信号Ｓ１１１のアップエッジに同期して信号Ｓ１１３にダウンエッジが生じる。信号Ｓ１１３のダウンエッジを受けて上記ハイサイドプリドライバ（１１４～１１７）はゲート信号ＧＨの電位をハイレベル（入力電圧ＶINのレベル）からローレベル（グランドのレベル）に向けて低下させる。ゲート信号ＧＨの電位低下過程において、タイミングｔＨｏｎにて信号Ｈｏｎにアップエッジが生じる。
　一方、時刻ｔ１から遅延時間Ｔｄｌｙ＿ｆｉｘが経過した時点で信号Ｓ１２１にアップエッジが生じ、時刻ｔ１から遅延時間Ｔｄｌｙ＿Ｌ１が経過した時点で信号Ｓ１２２にアップエッジが生じる。“Ｔｄｌｙ＿Ｌ１＞Ｔｄｌｙ＿ｆｉｘ”であるので、信号Ｓ１２１のアップエッジに同期して信号Ｓ１２３にダウンエッジが生じる。信号Ｓ１２３のダウンエッジを受けて上記ローサイドプリドライバ（１２４～１２７）はゲート信号ＧＬの電位をハイレベル（入力電圧ＶINのレベル）からローレベル（グランドのレベル）に向けて低下させる。ゲート信号ＧＬの電位低下過程において、タイミングｔＬｏｆｆにて信号Ｌｏｆｆにアップエッジが生じる。
　エッジタイミングｔＬｏｆｆがエッジタイミングｔＨｏｎよりも先である状況において（即ち信号Ｌｏｆｆのアップエッジの位相が信号Ｈｏｎのアップエッジの位相よりも進んでいる状況において）、エッジタイミングｔＬｏｆｆ及びｔＨｏｎ間の差に応じた信号Ｓ１１０が遅延付与回路１１１に与えられたとき、遅延付与回路１１１は遅延時間Ｔｄｌｙ＿Ｈ１を減少させる。この際の減少量は、エッジタイミングｔＬｏｆｆ及びｔＨｏｎ間の差が大きいほど（即ち第１デッドタイムＴDEAD1が大きいほど）大きくて良い、或いは、一定であっても良い。
　初期遅延状態を起点に駆動制御信号ＣＮＴのハイレベル及びローレベル間での切り替わりが繰り返されると、エッジタイミングｔＬｏｆｆ及びｔＨｏｎ間の差に応じて遅延時間Ｔｄｌｙ＿Ｈ１が減少してゆき、エッジタイミングｔＬｏｆｆ及びｔＨｏｎ間の差がゼロ又は微小となる状態にて安定化する。
　駆動制御信号ＣＮＴのアップエッジに注目した場合、遅延付与回路１１１は、駆動制御信号ＣＮＴのアップエッジから可変の遅延時間Ｔｄｌｙ＿Ｈ１後にアクティブ信号を出力する可変遅延回路の例である。ここにおけるアクティブ信号はハイレベルの信号Ｓ１１１に相当する。スイッチング制御回路１００は、アクティブ信号に基づき（アクティブ信号の出力を契機に）トランジスタＭＨ１のゲート電位を低下させるゲート信号ＧＨをトランジスタＭＨ１に供給することでトランジスタＭＨ１をターンオフさせる。そして、遅延設定回路１１０及び遅延付与回路１１１を含む調整回路（２１）は、“Ｔｄ＿Ｈｏｎ＞Ｔｄ＿Ｌｏｆｆ”である状態を起点に（図３及び図７参照）、エッジタイミングｔＨｏｎ及びｔＬｏｆｆ間の差に基づいて遅延時間Ｔｄｌｙ＿Ｈ１を減少させることにより遅延時間Ｔｄ＿Ｈｏｎを減少させ、これによって第１デッドタイムＴDEAD1を減少させることができる。
　付与遅延時間に相当する遅延時間Ｔｄｌｙ＿Ｈ１は、トランジスタＭＨ１のターンオン時の総遅延時間（即ち遅延時間Ｔｄ＿Ｈｏｎ）の一部である。故に、遅延時間Ｔｄｌｙ＿Ｈ１の増減に伴って遅延時間Ｔｄ＿Ｈｏｎも増減する。また、遅延付与回路１２１にて付与される遅延時間Ｔｄｌｙ＿ｆｉｘは遅延時間Ｔｄ＿Ｌｏｆｆの一部である。尚、仮に、エッジタイミングｔＨｏｎがエッジタイミングｔＬｏｆｆよりも先になる程度に遅延時間Ｔｄｌｙ＿Ｈ１が短くなった場合、信号Ｈｏｎ及びＬｏｆｆに基づき遅延設定回路１１０及び遅延付与回路１１１により遅延時間Ｔｄｌｙ＿Ｈ１が増大補正される。
　図８及び図９を参照して、駆動制御信号ＣＮＴのダウンエッジに応答したスイッチング制御回路１００の動作を説明する。図８において、矢印付き実線６３０は、駆動制御信号ＣＮＴのダウンエッジに応答してゲート信号ＧＬの電位上昇を生じさせる信号の伝搬経路を示す。図８において、矢印付き破線６３２は、トランジスタＭＬ１のターンオンに対応する信号が遅延設定回路１２０に伝搬される様子を示す。図８において、矢印付き実線６４０は、駆動制御信号ＣＮＴのダウンエッジに応答してゲート信号ＧＨの電位上昇を生じさせる信号の伝搬経路を示す。図８において、矢印付き破線６４２は、トランジスタＭＨ１のターンオフに対応する信号が遅延設定回路１２０に伝搬される様子を示す。
　図９は、駆動制御信号ＣＮＴのダウンエッジに応答したスイッチング制御回路１００のタイミングチャートである。スイッチングＩＣ１の起動直後における初期遅延状態では、遅延時間Ｔｄ＿Ｌｏｎが遅延時間Ｔｄ＿Ｈｏｆｆよりも必ず長くなるように（即ち、必ず“ＴDEAD2＞０”となるように：図３参照）、十分に長い所定の初期時間が遅延時間Ｔｄｌｙ＿Ｌ１に設定されている。図９は、初期遅延状態でのタイミングチャート、又は、第２デッドタイムＴDEAD2が十分に長いときのタイミングチャートである。
　図９を参照し、時刻ｔ２にて駆動制御信号ＣＮＴにダウンエッジが生じる（図３も参照）。すると、時刻ｔ２から遅延時間Ｔｄｌｙ＿Ｈ１が経過した時点で信号Ｓ１１１にダウンエッジが生じ、時刻ｔ２から遅延時間Ｔｄｌｙ＿ｆｉｘが経過した時点で信号Ｓ１１２にダウンエッジが生じる。“Ｔｄｌｙ＿Ｈ１＞Ｔｄｌｙ＿ｆｉｘ”であるので、信号Ｓ１１２のダウンエッジに同期して信号Ｓ１１３にアップエッジが生じる。信号Ｓ１１３のアップエッジを受けて上記ハイサイドプリドライバ（１１４～１１７）はゲート信号ＧＨの電位をローレベル（グランドのレベル）からハイレベル（入力電圧ＶINのレベル）に向けて上昇させる。ゲート信号ＧＨの電位上昇過程において、タイミングｔＨｏｆｆにて信号Ｈｏｆｆにアップエッジが生じる。
　一方、時刻ｔ２から遅延時間Ｔｄｌｙ＿ｆｉｘが経過した時点で信号Ｓ１２１にダウンエッジが生じ、時刻ｔ２から遅延時間Ｔｄｌｙ＿Ｌ１が経過した時点で信号Ｓ１２２にダウンエッジが生じる。“Ｔｄｌｙ＿Ｌ１＞Ｔｄｌｙ＿ｆｉｘ”であるので、信号Ｓ１２２のダウンエッジに同期して信号Ｓ１２３にアップエッジが生じる。信号Ｓ１２３のアップエッジを受けて上記ローサイドプリドライバ（１２４～１２７）はゲート信号ＧＬの電位をローレベル（グランドのレベル）からハイレベル（入力電圧ＶINのレベル）に向けて上昇させる。ゲート信号ＧＬの電位上昇過程において、タイミングｔＬｏｎにて信号Ｌｏｎにアップエッジが生じる。
　エッジタイミングｔＨｏｆｆがエッジタイミングｔＬｏｎよりも先である状況において（即ち信号Ｈｏｆｆのアップエッジの位相が信号Ｌｏｎのアップエッジの位相よりも進んでいる状況において）、エッジタイミングｔＨｏｆｆ及びＬｏｎ間の差に応じた信号Ｓ１２０が遅延付与回路１２２に与えられたとき、遅延付与回路１２２は遅延時間Ｔｄｌｙ＿Ｌ１を減少させる。この際の減少量は、エッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の差が大きいほど（即ち第２デッドタイムＴDEAD2が大きいほど）大きくて良い、或いは、一定であっても良い。
　初期遅延状態を起点に駆動制御信号ＣＮＴのハイレベル及びローレベル間での切り替わりが繰り返されると、エッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の差に応じて遅延時間Ｔｄｌｙ＿Ｌ１が減少してゆき、エッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の差がゼロ又は微小となる状態にて安定化する。
　駆動制御信号ＣＮＴのダウンエッジに注目した場合、遅延付与回路１２２は、駆動制御信号ＣＮＴのダウンエッジから可変の遅延時間Ｔｄｌｙ＿Ｌ１後にアクティブ信号を出力する可変遅延回路の例である。ここにおけるアクティブ信号はローレベルの信号Ｓ１２２に相当する。スイッチング制御回路１００は、アクティブ信号に基づき（アクティブ信号の出力を契機に）トランジスタＭＬ１のゲート電位を上昇させるゲート信号ＧＬをトランジスタＭＬ１に供給することでトランジスタＭＬ１をターンオンさせる。そして、遅延設定回路１２０及び遅延付与回路１２２を含む調整回路（２２）は、“Ｔｄ＿Ｌｏｎ＞Ｔｄ＿Ｈｏｆｆ”である状態を起点に（図３及び図９参照）、エッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の差に基づいて遅延時間Ｔｄｌｙ＿Ｌ１を減少させることにより遅延時間Ｔｄ＿Ｌｏｎを減少させ、これによって第２デッドタイムＴDEAD2を減少させることができる。
　付与遅延時間に相当する遅延時間Ｔｄｌｙ＿Ｌ１は、トランジスタＭＬ１のターンオン時の総遅延時間（即ち遅延時間Ｔｄ＿Ｌｏｎ）の一部である。故に、遅延時間Ｔｄｌｙ＿Ｌ１の増減に伴って遅延時間Ｔｄ＿Ｌｏｎも増減する。また、遅延付与回路１１２にて付与される遅延時間Ｔｄｌｙ＿ｆｉｘは遅延時間Ｔｄ＿Ｈｏｆｆの一部である。尚、仮に、エッジタイミングｔＬｏｎがエッジタイミングｔＨｏｆｆよりも先になる程度に遅延時間Ｔｄｌｙ＿Ｌ１が短くなった場合、信号Ｌｏｎ及びＨｏｆｆに基づき遅延設定回路１２０及び遅延付与回路１２２により遅延時間Ｔｄｌｙ＿Ｌ１が増大補正される。
　図１０に遅延設定回路１１０及び１２０の構成例を示す。図１０の構成例において、遅延設定回路１１０はエッジ比較回路１１０ａ及び変換回路１１０ｂを備え、遅延設定回路１２０はエッジ比較回路１２０ａ及び変換回路１２０ｂを備える。
　エッジ比較回路１１０ａは、信号Ｌｏｆｆ及びＨｏｎに基づいてエッジタイミングｔＬｏｆｆ及びｔＨｏｎ間の差を検出し、検出結果に応じた信号Ｓ１１０ａを出力する。エッジ比較回路１１０ａでの検出が行われるごとに信号Ｓ１１０ａにパルスが含められる。信号Ｓ１１０ａにおけるパルスの時間長さに相当するパルス幅は、エッジタイミングｔＬｏｆｆ及びｔＨｏｎの前後関係並びにエッジタイミングｔＬｏｆｆ及びｔＨｏｎ間の差に依存する。変換回路１１０ｂは信号Ｓ１１０ａのパルス幅を電圧に変換し、得られた電圧を有する信号を信号Ｓ１１０として出力する。
　エッジ比較回路１２０ａは、信号Ｈｏｆｆ及びＬｏｎに基づいてエッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の差を検出し、検出結果に応じた信号Ｓ１２０ａを出力する。エッジ比較回路１２０ａでの検出が行われるごとに信号Ｓ１２０ａにパルスが含められる。信号Ｓ１２０ａにおけるパルスの時間長さに相当するパルス幅は、エッジタイミングｔＨｏｆｆ及びｔＬｏｎの前後関係並びにエッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の差に依存する。変換回路１２０ｂは信号Ｓ１２０ａのパルス幅を電圧に変換し、得られた電圧を有する信号を信号Ｓ１２０として出力する。
＜＜実施例ＥＸ１＿Ｂ＞＞
　実施例ＥＸ１＿Ｂを説明する。実施例ＥＸ１＿Ｂは実施例ＥＸ１＿Ａを基礎とする実施例であり、実施例ＥＸ１＿Ｂにて特に記述しない事項に関しては、矛盾無き限り、実施例ＥＸ１＿Ａで述べた事項が実施例ＥＸ１＿Ｂにも適用される。
　図１１に実施例ＥＸ１＿Ｂに係るスイッチングＩＣ１の一部内部回路を示す。実施例ＥＸ１＿Ｂに係るスイッチングＩＣ１において、スイッチング制御回路１０はスイッチング制御回路１００ａであり、トランジスタＭＨ及びＭＬは夫々トランジスタＭＨ１及びＭＬ１である。スイッチング制御回路１００ａは、実施例ＥＸ１＿Ａに係るスイッチング制御回路１００（図５）に対し、回路１３５及び１３６を追加した構成を有する。当該追加及び実施例ＥＸ１＿Ｂ中で以下に示す事項を除き、スイッチング制御回路１００ａの構成及び動作は、スイッチング制御回路１００のそれらと同じである。
　回路１３５はシュミットトリガ型のインバータ回路（換言すればヒステリシス付きのインバータ回路）である。回路１３５の入力端子はスイッチ端子ＴLXに接続されてスイッチ電圧ＶLXを受ける。回路１３５はスイッチ電圧ＶLXに応じた信号Ｓ１３５を出力する。信号Ｓ１３５がローレベルである状態を起点に、スイッチ電圧ＶLXが所定の正の閾電圧ＶTH135を下回ると信号Ｓ１３５にアップエッジが生じ、その後、スイッチ電圧ＶLXが電圧（ＶTH135＋ΔＶHYS）を上回ると信号Ｓ１３５にダウンエッジが生じる。ここで、不等式“０＜ＶTH135＜ＶTH135＋ΔＶHYS＜ＶIN”が成立する。
　回路１３６は２入力の論理積回路である。回路１３６は回路１３５からの信号Ｓ１３５及び回路１３３からの信号Ｈｏｆｆの論理積信号を信号Ｓ１３６として出力する。従って、信号Ｓ１３５及びＨｏｆｆが共にハイレベルであるときに限り、信号Ｓ１３６はハイレベルとなる。信号Ｓ１３５及びＨｏｆｆの内、少なくとも一方がローレベルであれば信号Ｓ１３６はローレベルとなる。
　実施例ＥＸ１＿Ｂに係る遅延設定回路１２０には、信号Ｈｏｆｆ及びＬｏｎの組み合わせの代わりに信号Ｓ１３６及びＬｏｎが入力される。即ち、実施例ＥＸ１＿Ｂに係る遅延設定回路１２０は、信号Ｈｏｆｆ及びＬｏｎではなく、信号Ｓ１３６及びＬｏｎに基づいて信号Ｓ１２０を生成及び出力する。実施例ＥＸ１＿Ｂに係る遅延設定回路１２０は、信号Ｓ１３６を信号Ｈｏｆｆとみなして（即ち、信号Ｓ１３６のアップエッジタイミングを信号Ｈｏｆｆのアップエッジタイミングとみなして）、実施例ＥＸ１＿Ａと同様の方法にて信号Ｓ１２０を生成及び出力することにより、遅延回路１２２にて付加されるべき遅延時間Ｔｄｌｙ＿Ｌ１を指定及び制御する。
　実施例ＥＸ１＿Ｂに係るスイッチングＩＣ１をＤＣ／ＤＣコンバータ２（図４）に組み込むことを想定して回路１３５及び１３６の作用を説明する。負荷電流ＩLDが相対的に大きい状態を重負荷状態と称し、負荷電流ＩLDが相対的に小さい状態を軽負荷状態と称する。軽負荷状態では負荷電流ＩLDが実質的にゼロとなり得る。
　図１２に重負荷状態における幾つかの信号又は電圧の波形を示す。駆動制御信号ＣＮＴのダウンエッジが生じると、実施例ＥＸ１＿Ａで述べた信号伝達を経てゲート信号ＧＨの電位がローレベルからハイレベルへと上昇し、その上昇過程のエッジタイミングｔＨｏｆｆにて信号Ｈｏｆｆにアップエッジが生じる。重負荷状態では、ゲート信号ＧＨの電位上昇に伴うトランジスタＭＨ１のチャネルの抵抗値の増大過程で、比較的大きな負荷電流ＩLD及びコイルＬOUTの作用により、スイッチ電圧ＶLXが０Ｖに向けて又は負の電圧に向けて急峻に低下する。結果、重負荷状態では、信号Ｈｏｆｆのアップエッジと略同時に信号Ｓ１３５にアップエッジが生じる。このため、重負荷状態では、信号ＨｏｆｆのアップエッジタイミングｔＨｏｆｆと信号Ｓ１３６のアップエッジタイミングは、実質的に同じとなる。故に、重負荷状態において、スイッチング制御回路１００ａの動作は、スイッチング制御回路１００の動作のそれと実質的に同じとなる。以下、信号Ｓ１３６のアップエッジタイミングを記号“ｔ１３６”にて参照し、エッジタイミングｔ１３６又はタイミングｔ１３６と称する。
　図１３に軽負荷状態における幾つかの信号又は電圧の波形を示す。駆動制御信号ＣＮＴのダウンエッジが生じると、実施例ＥＸ１＿Ａで述べた信号伝達を経てゲート信号ＧＨの電位がローレベルからハイレベルへと上昇し、その上昇過程のエッジタイミングｔＨｏｆｆにて信号Ｈｏｆｆにアップエッジが生じる。この点は、重負荷状態と軽負荷状態とで変わりは無い。但し、軽負荷状態では、ゲート信号ＧＨの電位上昇に伴ってトランジスタＭＨ１のチャネルの抵抗値が増大し、遂にはトランジスタＭＨ１のチャネルが遮断されるものの、負荷電流ＩLDが小さいがためにスイッチ電圧ＶLXの低下は重負荷状態よりも緩やかとなる。そして、スイッチ電圧ＶLXが十分に低下した時点で信号Ｓ１３５にアップエッジが生し、信号Ｓ１３５のアップエッジを契機に信号Ｓ１３６にもアップエッジが生じる。
　尚、図１３の波形では、スイッチ電圧ＶLXが０Ｖに向けて低下する過程でトランジスタＭＬ１がオフに維持されることが想定されている。仮に、軽負荷状態でのスイッチ電圧ＶLXの低下過程において、スイッチ電圧ＶLXが入力電圧ＶIN近辺にあるときにトランジスタＭＬ１をターンオンしたならば、図１４に示す如く、トランジスタＭＬ１のチャネルを通じて電荷がグランドに引き込まれてスイッチ電圧ＶLXが急峻に０Ｖまで低下する。これは、電荷を不必要にグランドに引き込む（いわば電荷を捨てる）ことに相当し、効率の低下を招く。
　スイッチング制御回路１００ａでは、回路１３５及び１３６の導入により、軽負荷状態での効率低下を防止する、換言すれば軽負荷状態での効率を改善する。当該効率改善は、信号Ｓ１３６及びＬｏｎに基づく遅延時間Ｔｄｌｙ＿Ｌ１の補正により実現される。遅延設定回路１２０は、エッジタイミングｔ１３６及びｔＬｏｎの関係を検出し、検出結果に応じた信号Ｓ１２０を生成及び出力する。遅延設定回路１２０での検出内容は、エッジタイミングｔ１３６及びｔＬｏｎ間の差を含む他、エッジタイミングｔ１３６及びｔＬｏｎの前後関係を含む。図１５を参照して、スイッチング制御回路１００ａにおける遅延設定回路１２０及び遅延付与回路１２２の動作を説明する。
　上述したように重負荷状態においてエッジタイミングｔＨｏｆｆとエッジタイミングｔ１３６は実質的に同じであり、スイッチング制御回路１００ａでは実施例ＥＸ１＿Ａと同様の動作が行われる。即ち、エッジタイミングｔ１３６がエッジタイミングｔＬｏｎよりも先である第１状況（信号Ｓ１３６のアップエッジの位相が信号Ｌｏｎのアップエッジの位相よりも進んでいる状況）において、遅延設定回路１２０は遅延時間Ｔｄｌｙ＿Ｌ１を減少させるための信号Ｓ１２０を生成及び出力し、当該信号Ｓ１２０を受けて遅延付与回路１２２は遅延時間Ｔｄｌｙ＿Ｌ１を減少させる。この際の減少量は、エッジタイミングｔ１３６及びｔＬｏｎ間の差が大きいほど大きくて良い、或いは、一定であっても良い。
　初期遅延状態を起点に駆動制御信号ＣＮＴのハイレベル及びローレベル間での切り替わりが繰り返される。重負荷状態が維持されるのでれば、エッジタイミングｔ１３６及びｔＬｏｎ間の差に応じて遅延時間Ｔｄｌｙ＿Ｌ１が減少してゆき、エッジタイミングｔ１３６及びｔＬｏｎ間の差がゼロ又は微小となる状態にて安定化する。
　この後、重負荷状態から軽負荷状態に切り替わったことを想定する。軽負荷状態に切り替わることでエッジタイミングｔ１３６が重負荷状態よりも遅れて発生し、結果、エッジタイミングｔ１３６がエッジタイミングｔＨｏｆｆよりも相応に遅れる第２状況（信号Ｓ１３６のアップエッジの位相が信号Ｈｏｆｆのアップエッジの位相よりも遅れている状況）に至る。第２状況では、トランジスタＭＨ１がターンオフしただけではスイッチ電圧ＶLXが十分に低下しないため信号Ｓ１３５がローレベルに維持される。そして、伝搬経路６３０（図８）でのゲート信号ＧＬによりトランジスタＭＬ１がターンオンし、トランジスタＭＬ１のターンオンに基づくスイッチ電圧ＶLXの低下が信号Ｓ１３５にアップエッジを発生させ、続いて信号Ｓ１３６にアップエッジを発生させる。つまり、第２状況では、エッジタイミングｔＬｏｎよりもエッジタイミングｔ１３６の方が後となる（信号Ｓ１３６のアップエッジの位相が信号Ｌｏｎのアップエッジの位相よりも遅れている）。エッジタイミングｔＬｏｎよりもエッジタイミングｔ１３６の方が後であるとき、遅延設定回路１２０は遅延時間Ｔｄｌｙ＿Ｌ１を増大させるための信号Ｓ１２０を生成及び出力し、当該信号Ｓ１２０を受けて遅延付与回路１２２は遅延時間Ｔｄｌｙ＿Ｌ１を増大させる。この際の増大量は、エッジタイミングｔ１３６及びｔＬｏｎ間の差に応じた量であっても良いし、一定であっても良い。遅延時間Ｔｄｌｙ＿Ｌ１の増大によって第２デッドタイムＴDEAD2が増大することになるが、軽負荷状態では、その方が効率が高まる。
　第２状況への遷移後、軽負荷状態が維持されるのであれば遅延時間Ｔｄｌｙ＿Ｌ１が増大してゆく。これにより、軽負荷状態においてスイッチ電圧ＶLXが十分に低下した後にトランジスタＭＬ１がターンオンされるようになり、上述したような効率低下が抑制される。尚、遅延時間Ｔｄｌｙ＿Ｌ１の増大に上限を設けても良い（所定の上限時間を超えて遅延時間Ｔｄｌｙ＿Ｌ１が増大することを禁止しても良い）。以後、軽負荷状態から重負荷状態に戻ったのであれば、重負荷状態に適応して遅延時間Ｔｄｌｙ＿Ｌ１が減少せしめられる。つまり、負荷電流ＩLDに応じて遅延時間Ｔｄｌｙ＿Ｌ１が適正に調整されることになる。
　このように、実施例ＥＸ１＿Ｂでは、遅延設定回路１２０及び遅延付与回路１２２を含んで構成される調整回路２２（図１参照）により、信号Ｈｏｆｆと、信号Ｌｏｎと、スイッチ電圧ＶLXに応じた信号Ｓ１３５と、に基づいて、第２デッドタイムＴDEAD2が調整されることになる。遅延時間Ｔｄ＿Ｌｏｎ（図３）は図８の伝搬経路６３０に対応して生じるものであり、故に遅延時間Ｔｄｌｙ＿Ｌ１の増減を通じてトランジスタＭＬ１のターンオンに関わる遅延時間Ｔｄ＿Ｌｏｎが増減される。遅延時間Ｔｄ＿Ｌｏｎの増減に伴って第２デッドタイムＴDEAD2も増減する（図３参照）。
＜＜実施例ＥＸ１＿Ｃ＞＞
　実施例ＥＸ１＿Ｃを説明する。実施例ＥＸ１＿Ｃでは、実施例ＥＸ１＿Ａ又はＥＸ１＿Ｂに対する変形技術等を説明する。
　図１０に示した遅延設定回路１１０及び１２０の構成は例示に過ぎない。実施例ＥＸ１＿Ａ又は実施例ＥＸ１＿Ｂにおいて、エッジタイミングｔＬｏｆｆ及びｔＨｏｎ間の関係（それらの差及び前後関係）に応じた信号を信号Ｓ１１０として生成できる限り、遅延設定回路１１０は、任意のデジタル回路又はアナログ回路にて構成されて良い。実施例ＥＸ１＿Ａにおいて、エッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の関係（それらの差及び前後関係）に応じた信号を信号Ｓ１２０として生成できる限り、遅延設定回路１２０は、任意のデジタル回路又はアナログ回路にて構成されて良い。実施例ＥＸ１＿Ｂにおいて、エッジタイミングｔ１３６及びｔＬｏｎ間の関係（それらの差及び前後関係）に応じた信号を信号Ｓ１２０として生成できる限り、遅延設定回路１２０は、任意のデジタル回路又はアナログ回路にて構成されて良い。
　実施例ＥＸ１＿Ａ又はＥＸ１＿Ｂにおいて、トランジスタＭＨ１をＰチャネル型のＩＧＢＴにて形成し、トランジスタＭＬ１をＮチャネル型のＩＧＢＴにて形成しても良い。この場合、実施例ＥＸ１＿Ａ又はＥＸ１＿Ｂにおいて、トランジスタＭＨ１のソース、ドレインは、夫々、エミッタ、コレクタに読み替えられ、トランジスタＭＬ１のソース、ドレインは、夫々、エミッタ、コレクタに読み替えられる。
＜＜実施例ＥＸ２＿Ａ＞＞
　実施例ＥＸ２＿Ａを説明する。図１６に実施例ＥＸ２＿Ａに係るスイッチングＩＣ１の一部内部回路を示す。実施例ＥＸ２＿Ａに係るスイッチングＩＣ１において、スイッチング制御回路１０（図１参照）はスイッチング制御回路２００であり、トランジスタＭＨ及びＭＬは夫々トランジスタＭＨ２及びＭＬ２である。トランジスタＭＨ２及びＭＬ２は共にＮチャネル型のＭＯＳＦＥＴにより構成される。
　トランジスタＭＨ２におけるドレインは電源入力端子ＴVINに接続されて入力電圧ＶINの供給を受ける。トランジスタＭＨ２におけるソースはスイッチ端子ＴLXに接続される。トランジスタＭＬ２におけるドレインはスイッチ端子ＴLXに接続される。即ち、トランジスタＭＨ２のソース及びトランジスタＭＬ２のドレインはスイッチ端子ＴLXにて共通接続される。トランジスタＭＬ２におけるソースはグランド端子ＴGNDに接続され、グランド端子ＴGNDを通じてグランドに接続される。実施例ＥＸ２＿Ａにて述べるゲート信号ＧＨ、ＧＬは、夫々、トランジスタＭＨ２、ＭＬ２のゲートに加わるゲート信号を指す（後述の実施例ＥＸ２＿Ｂ及びＥＸ２＿Ｃでも同様）。
　実施例ＥＸ２＿Ａに係るスイッチングＩＣ１にはブート端子ＴBOOTが設けられる。ブート端子ＴBOOTはスイッチングＩＣ１の外部端子であって良い。ブート端子ＴBOOTにはスイッチ電圧ＶLXよりも高いブート電圧ＶBOOTが加わる。例えば、スイッチングＩＣ１が図４のＤＣ／ＤＣコンバータ２に組み込まれる場合、スイッチ電圧ＶLXの変動を利用した周知のブートストラップ回路（不図示）を用いてブート電圧ＶBOOTを生成することができる。入力電圧ＶINを任意の昇圧回路（不図示）にて昇圧することでブート電圧ＶBOOTが生成されても良い。
　スイッチング制御回路２００は、符号２１０～２１２、２２０～２２２、２３１～２３４、２４１～２４７、２５１～２５７及び２６１参照される回路又は素子を有する。
　回路２１０～２１２、２２０～２２２、２３１～２３４及び２５２～２５５は、グランド電位を基準に内部電源電圧Ｖｒｅｇにて駆動するデジタル又はアナログ回路である。それらの内、回路２１１～２１２、２２１～２２２、２３１～２３４及び２５２～２５５は、ハイレベル及びローレベルの何れかをとる二値化信号を出力する。回路２１１～２１２、２２１～２２２、２３１～２３４及び２５２～２５５の各入力信号及び各出力信号において、並びに、駆動制御信号ＣＮＴにおいて、ローレベルはグランド電位を有し、ハイレベルは内部電源電圧Ｖｒｅｇの電位を有する。内部電源電圧Ｖｒｅｇは、スイッチングＩＣ１内に設けられた内部電源回路（不図示）により入力電圧ＶINに基づいて生成される正の直流電圧である。但し、入力電圧ＶINそのものが内部電源電圧Ｖｒｅｇとして用いられても良い。
　回路２４２～２４５は、スイッチ端子ＴLXの電位を基準にブート電圧ＶBOOTにて駆動するデジタル回路である。回路２４２～２４５は、ハイレベル及びローレベルの何れかをとる二値化信号を出力する。回路２４２～２４５の各入力信号及び各出力信号において、ローレベルはスイッチ端子ＴLXでの電位（即ちスイッチ電圧ＶLXの電位）を有し、ハイレベルはブート電圧ＶBOOTの電位を有する。トランジスタ２４６及び２５６はＰチャネル型のＭＯＳＦＥＴであり、トランジスタ２４７及び２５７はＮチャネル型のＭＯＳＦＥＴである。
　回路２１１及び２２１は遅延付与回路である。遅延付与回路２１１及び２２１の夫々に対し駆動制御信号ＣＮＴが入力される。遅延付与回路２１１、２２１は、駆動制御信号ＣＮＴに対し、夫々、遅延時間Ｔｄｌｙ＿Ｈ２、Ｔｄｌｙ＿Ｌ２による遅延を付与し、遅延付与後の信号を出力する。遅延時間Ｔｄｌｙ＿Ｈ２及びＴｄｌｙ＿Ｌ２は、積極的に付与される遅延時間であるため、それらを付与遅延時間又は挿入遅延時間と称することもできる。
　遅延付与回路２１１は、駆動制御信号ＣＮＴを遅延時間Ｔｄｌｙ＿Ｈ２だけ遅延させた信号を信号Ｓ２１１として出力する。従って、駆動制御信号ＣＮＴのアップエッジタイミングから遅延時間Ｔｄｌｙ＿Ｈ２だけ後のタイミングにおいて信号Ｓ２１１にアップエッジが生じる。同様に、駆動制御信号ＣＮＴのダウンエッジタイミングから遅延時間Ｔｄｌｙ＿Ｈ２だけ後のタイミングにおいて信号Ｓ２１１にダウンエッジが生じる。
　遅延付与回路２２１は、駆動制御信号ＣＮＴを遅延時間Ｔｄｌｙ＿Ｌ２だけ遅延させた信号を信号Ｓ２２１として出力する。従って、駆動制御信号ＣＮＴのアップエッジタイミングから遅延時間Ｔｄｌｙ＿Ｌ２だけ後のタイミングにおいて信号Ｓ２２１にアップエッジが生じる。同様に、駆動制御信号ＣＮＴのダウンエッジタイミングから遅延時間Ｔｄｌｙ＿Ｌ２だけ後のタイミングにおいて信号Ｓ２２１にダウンエッジが生じる。
　ここで、遅延時間Ｔｄｌｙ＿Ｈ２及びＴｄｌｙ＿Ｌ２は可変である。但し、遅延時間Ｔｄｌｙ＿Ｈ２に対して上限が定められていて良い。例えば、遅延時間Ｔｄｌｙ＿Ｈ２が後述の伝搬遅延時間Ｔｄｌｙ＿ＬＶＳ１以上になることが無いように、又は、時間（Ｔｄｌｙ＿ＬＶＳ１－ΔＴ）以上になることが無いように（図１８参照）、遅延時間Ｔｄｌｙ＿Ｈ２に対して上限が定められていて良い。時間（Ｔｄｌｙ＿ＬＶＳ１－ΔＴ）は伝搬遅延時間Ｔｄｌｙ＿ＬＶＳ１よりも所定時間ΔＴだけ短い時間を指す。また、遅延時間Ｔｄｌｙ＿Ｌ２に対して下限が定められていて良い。例えば、遅延時間Ｔｄｌｙ＿Ｌ２が後述の伝搬遅延時間Ｔｄｌｙ＿ＬＶＳ２以下になることが無いように、又は、時間（Ｔｄｌｙ＿ＬＶＳ２＋ΔＴ）以下になることが無いように（図２０参照）、遅延時間Ｔｄｌｙ＿Ｌ２に対して上限が定められていて良い。時間（Ｔｄｌｙ＿ＬＶＳ２＋ΔＴ）は伝搬遅延時間Ｔｄｌｙ＿ＬＶＳ２よりも所定時間ΔＴだけ長い時間を指す。
　回路２１２は２入力の論理積回路である。回路２１２は信号Ｓ２１１及びＣＮＴの論理積信号を信号Ｓ２１２として出力する。従って、信号Ｓ２１１及びＣＮＴが共にハイレベルであるときに限り、信号Ｓ２１２はハイレベルとなる。信号Ｓ２１１及びＣＮＴの内、少なくとも一方がローレベルであれば信号Ｓ２１２はローレベルとなる。
　回路２２２は２入力の論理和回路である。回路２２２は信号Ｓ２２１及びＣＮＴの論理和信号を信号Ｓ２２２として出力する。従って、信号Ｓ２２１及びＣＮＴが共にローレベルであるときに限り、信号Ｓ２２２はローレベルとなる。信号Ｓ２２１及びＣＮＴの内、少なくとも一方がハイレベルであれば信号Ｓ２２２はハイレベルとなる。
　回路２５２はセレクタである。セレクタ２５２は、駆動制御信号ＣＮＴに応じて信号Ｓ１２及びＳ２２２の何れか一方を選択し、選択した信号を信号Ｓ２５２として出力する。セレクタ２５２は、駆動制御信号ＣＮＴがハイレベルであれば信号Ｓ２１２を信号Ｓ２５２として選択及び出力し、駆動制御信号ＣＮＴがローレベルであれば信号Ｓ２２２を信号Ｓ２５２として選択及び出力する。
　回路２４１、２５１及び２６１はレベルシフタである。各レベルシフタ（２４１、２５１、２６１）は、内部電源電圧Ｖｒｅｇ、ブート電圧ＶBOOT及びスイッチ電圧ＶLXの供給を受けると共にグランドに接続され、自身への入力信号を高電位側に又は低電位側にレベルシフトし、レベルシフト後の信号を出力する。この種のレベルシフタの構成は公知であるため、レベルシフタの内部構成の説明を省略する。ブート電圧ＶBOOTの印加に耐え得る高耐圧素子を用いて各レベルシフタ（２４１、２５１、２６１）が構成される。各レベルシフタ（２４１、２５１、２６１）において、高耐圧素子を用いてレベルシフトを行うことからレベルシフタ内で比較的大きな信号伝搬遅延が生じる。
　レベルシフタ２４１は、グランド電位を基準とする駆動制御信号ＣＮＴをスイッチ電圧ＶLXを基準とする信号にレベルシフトすることで、駆動制御信号ＣＮＴに基づくローレベル又はハイレベルの信号Ｓ２４１を生成及び出力する。即ち、信号Ｓ２４１はレベルシフト後の駆動制御信号ＣＮＴ（シフト駆動制御信号）である。信号Ｓ２４１において、ローレベルはスイッチ端子ＴLXでの電位（即ちスイッチ電圧ＶLXの電位）を有し、ハイレベルはブート電圧ＶBOOTの電位を有する。駆動制御信号ＣＮＴのアップエッジに応答して信号Ｓ２４１にもアップエッジが生じることで信号Ｓ２４１がハイレベルとなり、駆動制御信号ＣＮＴのダウンエッジに応答して信号Ｓ２４１にもダウンエッジが生じることで信号Ｓ２４１がローレベルとなる。
　この際、レベルシフタ２４１で生じる信号伝搬遅延により、駆動制御信号ＣＮＴのアップエッジタイミングから伝搬遅延時間Ｔｄｌｙ＿ＬＶＳ１だけ後のタイミングにおいて信号Ｓ２４１にアップエッジが生じ（図１８参照）、駆動制御信号ＣＮＴのダウンエッジタイミングから伝搬遅延時間Ｔｄｌｙ＿ＬＶＳ２だけ後のタイミングにおいて信号Ｓ２４１にダウンエッジが生じる（図２０参照）。伝搬遅延時間Ｔｄｌｙ＿ＬＶＳ１及びＴｄｌｙ＿ＬＶＳ２は、レベルシフタ２４１の特性等に依存する所定時間である。尚、伝搬遅延時間Ｔｄｌｙ＿ＬＶＳ１及びＴｄｌｙ＿ＬＶＳ２は回路２４１～２４３の全体における伝搬遅延時間であると解しても良い。
　回路２４２及び２４３はインバータ回路である。回路２４２は信号Ｓ２４１を受けて信号Ｓ２４１の反転信号Ｓ２４２を出力し、回路２４３は信号Ｓ２４２を受けて信号Ｓ２４２の反転信号Ｓ２４３を出力する。故に、信号Ｓ２４１がハイレベルであれば信号Ｓ２４３もハイレベルであり、信号Ｓ２４１がローレベルであれば信号Ｓ２４３もローレベルである。
　回路２４４及び２４５並びにトランジスタ２４６及び２４７により、トランジスタＭＨ２のゲートを駆動するためのハイサイドプリドライバが構成される。当該ハイサイドプリドライバは、信号Ｓ２４３のハイレベル期間においてハイレベルのゲート信号ＧＨをトランジスタＭＨ２のゲートに与えることでトランジスタＭＨ２をオン状態とし、信号Ｓ２４３のローレベル期間においてローレベルのゲート信号ＧＨをトランジスタＭＨ２のゲートに与えることでトランジスタＭＨ２をオフ状態とする。実施例ＥＸ２＿Ａにおいて、ハイレベルのゲート信号ＧＨはブート電圧ＶBOOTの電位を有し、ローレベルのゲート信号ＧＨはスイッチ電圧ＶLXの電位を有する。電圧ＶBOOT及びＶLX間の電位差はトランジスタＭＨ２のゲート閾電圧よりも大きい。
　具体的には、回路２４４及び２４５はインバータ回路である。回路２４４及び２４５は夫々に信号Ｓ２４３を受けて信号Ｓ２４３の反転信号を出力する。回路２４４の出力信号がトランジスタ２４６のゲートに供給され、回路２４５の出力信号がトランジスタ２４７のゲートに供給される。トランジスタ２４６のソースはブート端子ＴBOOTに接続されてブート電圧ＶBOOTの供給を受ける。トランジスタ２４７のソースはスイッチ端子ＴLXに接続される。トランジスタ２４６及び２４７の各ドレインは互いに接続され、ゲート配線２４８を通じてトランジスタＭＨ２のゲートに接続される。ゲート配線２４８に生じる信号がゲート信号ＧＨである。
　レベルシフタ２５１は、スイッチ電圧ＶLXを基準とする信号Ｓ２４１をグランド電位を基準とする信号にレベルシフトすることで、信号Ｓ２４１に基づくローレベル又はハイレベルの信号Ｓ２５１を生成及び出力する。信号Ｓ２５１において、ローレベルはグランド電位を有し、ハイレベルは内部電源電圧Ｖｒｅｇの電位を有する。信号Ｓ２４１のアップエッジに応答して信号Ｓ２５１にもアップエッジが生じることで信号Ｓ２５１がハイレベルとなり、信号Ｓ２４１のダウンエッジに応答して信号Ｓ２５１にもダウンエッジが生じることで信号Ｓ２５１がローレベルとなる。レベルシフタ２５１内でも相応の信号伝搬遅延が生じる。
　回路２５３は２入力の否定論理和回路である。回路２５３は信号Ｓ２５１及びＳ２５２の否定論理和信号を信号Ｓ２５３として出力する。従って、信号Ｓ２５１及びＳ２５２が共にローレベルであるときに限り、信号Ｓ２５３はハイレベルとなる。信号Ｓ２５１及びＳ２５２の内、少なくとも一方がハイレベルであれば信号Ｓ２５３はローレベルとなる。
　回路２５４及び２５５並びにトランジスタ２５６及び２５７により、トランジスタＭＬ２のゲートを駆動するためのローサイドプリドライバが構成される。当該ローサイドプリドライバは、信号Ｓ２５３のハイレベル期間においてハイレベルのゲート信号ＧＬをトランジスタＭＬ２のゲートに与えることでトランジスタＭＬ２をオン状態とし、信号Ｓ２５３のローレベル期間においてローレベルのゲート信号ＧＬをトランジスタＭＬ２のゲートに与えることでトランジスタＭＬ２をオフ状態とする。実施例ＥＸ２＿Ａにおいて、ハイレベルのゲート信号ＧＬは内部電源電圧Ｖｒｅｇの電位を有し、ローレベルのゲート信号ＧＬはグランド電位を有する。内部電源電圧ＶｒｅｇはトランジスタＭＨ２のゲート閾電圧よりも大きい。
　具体的には、回路２５４及び２５５はインバータ回路である。回路２５４及び２５５は夫々に信号Ｓ２５３を受けて信号Ｓ２５３の反転信号を出力する。回路２５４の出力信号がトランジスタ２５６のゲートに供給され、回路２５５の出力信号がトランジスタ２５７のゲートに供給される。トランジスタ２５６のソースは内部電源電圧Ｖｒｅｇが加わる配線に接続されて内部電源電圧Ｖｒｅｇの供給を受ける。トランジスタ２５７のソースはグランド端子ＴGNDに接続される。トランジスタ２５６及び２５７の各ドレインは互いに接続され、ゲート配線２５８を通じてトランジスタＭＬ２のゲートに接続される。ゲート配線２５８に生じる信号がゲート信号ＧＬである。
　レベルシフタ２６１は、ゲート配線２４８に接続されてゲート信号ＧＨを受ける。レベルシフタ２６１は、スイッチ電圧ＶLXを基準とするゲート信号ＧＨをグランド電位を基準とする信号にレベルシフトし、レベルシフト後のゲート信号ＧＨを信号ＧＨ’として出力する。信号ＧＨ’は、以下、シフトゲート信号ＧＨ’と称され得る。シフトゲート信号ＧＨ’において、ハイレベルは内部電源電圧Ｖｒｅｇの電位を有し、ローレベルはグランド電位を有する。ゲート信号ＧＨがハイレベルであるときにはシフトゲート信号ＧＨ’もハイレベルとなり、ゲート信号ＧＨがローレベルであるときにはシフトゲート信号ＧＨ’もローレベルとなる。但し、ゲート信号ＧＨの電位はスイッチ電圧ＶLXとブート電圧ＶBOOTとの間で変動するに対し、シフトゲート信号ＧＨ’の電位はグランド電位と内部電源電圧Ｖｒｅｇの電位との間で変動する。ゲート信号ＧＨの電位がブート電圧ＶBOOTの電位からスイッチ電圧ＶLXの電位へ低下するにつれて、シフトゲート信号ＧＨ’の電位は内部電源電圧Ｖｒｅｇの電位からグランド電位へ低下する。ゲート信号ＧＨの電位がスイッチ電圧ＶLXの電位からブート電圧ＶBOOTの電位へ上昇するにつれて、シフトゲート信号ＧＨ’の電位はグランド電位から内部電源電圧Ｖｒｅｇの電位へ上昇する。典型的には例えば、スイッチ電圧ＶLX及びブート電圧ＶBOOT間の電位差は内部電源電圧Ｖｒｅｇの大きさと同じであって良い。そして、グランド電位から見た信号ＧＨ’の電位は、スイッチ端子ＴLXの電位から見た信号ＧＨの電位と同じであって良い。但し、レベルシフタ２６１内でも相応の信号伝搬遅延が生じる。
　回路２３１はシュミットトリガ型のバッファ回路であり、回路２３２はシュミットトリガ型のインバータ回路である。スイッチング制御回路２００では、回路２３１、２３２が、夫々、図１に示される回路１１Ｈ、１１Ｌに相当し、回路２３１、２３２の出力信号が、夫々、信号Ｈｏｎ、Ｌｏｆｆに相当する。故に、スイッチング制御回路２００では、回路２３１、２３２の出力信号のアップエッジタイミングが、夫々、エッジタイミングｔＨｏｎ、ｔＬｏｆｆに相当する（図３参照）。
　回路２３１の入力端子にてシフトゲート信号ＧＨ’を受ける。回路２３１はシフトゲート信号ＧＨ’に応じた信号Ｈｏｎを出力する。ここでシフトゲート信号ＧＨ’の電圧（電位）をシフトゲート電圧と称し、記号“ＶGH’”にて表す。信号Ｈｏｎがローレベルである状態を起点に、シフトゲート電圧ＶGH’が所定の正の閾電圧ＶTH231を上回ると信号Ｈｏｎにアップエッジが生じ、その後、シフトゲート電圧ＶGH’が電圧（ＶTH231－ΔＶHYS）を下回ると信号Ｈｏｎにダウンエッジが生じる。ここで、不等式“０＜ＶTH231－ΔＶHYS＜ＶTH231＜Ｖｒｅｇ”が成立する。ΔＶHYSは正のヒステリシス電圧である。トランジスタＭＨ２のゲート－ソース間電圧がトランジスタＭＨ２のゲート閾電圧と一致している状態でのシフトゲート電圧ＶGH’と、閾電圧ＶTH231とが一致又は同程度となるように、閾電圧ＶTH231が定められて良い。
　回路２３２の入力端子はゲート配線２５８に接続されてゲート信号ＧＬを受ける。回路２３２はゲート信号ＧＬに応じた信号Ｌｏｆｆを出力する。実施例ＥＸ１＿Ａと同様、ゲート信号ＧＬの電圧（電位）をゲート電圧と称し、記号“ＶGL”にて表す。信号Ｌｏｆｆがローレベルである状態を起点に、ゲート電圧ＶGLが所定の正の閾電圧ＶTH232を下回ると信号Ｌｏｆｆにアップエッジが生じ、その後、ゲート電圧ＶGLが電圧（ＶTH232＋ΔＶHYS）を上回ると信号Ｌｏｆｆにダウンエッジが生じる。ここで、不等式“０＜ＶTH232＜ＶTH232＋ΔＶHYS＜Ｖｒｅｇ”が成立する。電圧ＶTH232がトランジスタＭＬ２のゲート閾電圧と一致又は同程度となるように、閾電圧ＶTH232が定められて良い。
　回路２３３はシュミットトリガ型のインバータ回路であり、回路２３４はシュミットトリガ型のバッファ回路である。スイッチング制御回路２００では、回路２３３、２３４が、夫々、図１の回路１２Ｈ、１２Ｌに相当し、回路２３３、２３４の出力信号が、夫々、信号Ｈｏｆｆ、Ｌｏｎに相当する。故に、スイッチング制御回路２００では、回路２３３、２３４の出力信号のアップエッジタイミングが、夫々、エッジタイミングｔＨｏｆｆ、ｔＬｏｎに相当する（図３参照）。
　回路２３３の入力端子にてシフトゲート信号ＧＨ’を受ける。回路２３３はシフトゲート信号ＧＨ’に応じた信号Ｈｏｆｆを出力する。信号Ｈｏｆｆがローレベルである状態を起点に、シフトゲート電圧ＶGH’が所定の正の閾電圧ＶTH233を下回ると信号Ｈｏｆｆにアップエッジが生じ、その後、シフトゲート電圧ＶGH’が電圧（ＶTH233＋ΔＶHYS）を上回ると信号Ｈｏｆｆにダウンエッジが生じる。ここで、不等式“０＜ＶTH233＜ＶTH233＋ΔＶHYS＜Ｖｒｅｇ”が成立する。トランジスタＭＨ２のゲート－ソース間電圧がトランジスタＭＨ２のゲート閾電圧と一致している状態でのシフトゲート電圧ＶGH’と、閾電圧ＶTH233とが一致又は同程度となるように、閾電圧ＶTH233が定められて良い。
　回路２３４の入力端子はゲート配線２５８に接続されてゲート信号ＧＬを受ける。回路２３４はゲート信号ＧＬに応じた信号Ｌｏｎを出力する。信号Ｌｏｎがローレベルである状態を起点に、ゲート電圧ＶGLが所定の正の閾電圧ＶTH234を上回ると信号Ｌｏｎにアップエッジが生じ、その後、ゲート電圧ＶGLが電圧（ＶTH234－ΔＶHYS）を下回ると信号Ｌｏｎにダウンエッジが生じる。ここで、不等式“０＜ＶTH234－ΔＶHYS＜ＶTH234＜Ｖｒｅｇ”が成立する。閾電圧ＶTH234がトランジスタＭＬ２のゲート閾電圧と一致又は同程度となるように、閾電圧ＶTH234が定められて良い。
　遅延設定回路２１０は、回路２３１及び２３２からの信号Ｈｏｎ及びＬｏｆｆに基づき、遅延付与回路２１１における遅延時間Ｔｄｌｙ＿Ｈ２を指定及び制御する信号Ｓ２１０を生成し、生成した信号Ｓ２１０を遅延付与回路２１１に出力する。遅延付与回路２１１において、信号Ｓ２１０に応じた遅延時間Ｔｄｌｙ＿Ｈ２が駆動制御信号ＣＮＴに付与される。実施例ＥＸ２＿Ａに係る調整回路２１（図１参照）は、回路２１０～２１２を含み、更に回路２５１～２５３の全部又は一部も含み得る。
　遅延設定回路２２０は、回路２３３及び２３４からの信号Ｈｏｆｆ及びＬｏｎに基づき、遅延付与回路２２１における遅延時間Ｔｄｌｙ＿Ｌ２を指定及び制御する信号Ｓ２２０を生成し、生成した信号Ｓ２２０を遅延付与回路２２１に出力する。遅延付与回路２２１において、信号Ｓ２２０に応じた遅延時間Ｔｄｌｙ＿Ｌ２が駆動制御信号ＣＮＴに付与される。実施例ＥＸ２＿Ａに係る調整回路２２（図１参照）は、回路２２０～２２２を含み、更に回路２５１～２５３の全部又は一部も含み得る。
　駆動制御信号ＣＮＴにアップエッジが生じるごとに信号Ｈｏｎ及びＬｏｆｆに１回ずつアップエッジが発生する。遅延設定回路２１０は、駆動制御信号ＣＮＴのアップエッジに基づく信号ＨｏｎのアップエッジタイミングｔＨｏｎと信号ＬｏｆｆのアップエッジタイミングｔＬｏｆｆとの関係を検出し（図３参照）、検出結果に応じた信号Ｓ２１０を生成及び出力する。遅延設定回路２１０での検出内容は、エッジタイミングｔＨｏｎ及びｔＬｏｆｆ間の差を含む他、エッジタイミングｔＨｏｎ及びｔＬｏｆｆの前後関係を含む。遅延付与回路２１１における遅延時間Ｔｄｌｙ＿Ｈ２は信号Ｓ２１０に従う。この際、上述の第１デッドタイム減少動作が実現されるよう、回路２１０及び２１１は遅延時間Ｔｄｌｙ＿Ｈ２を変更することができる。尚、エッジタイミングｔＨｏｎ及びｔＬｏｆｆ間の差を、信号Ｈｏｎにおけるアップエッジの位相と信号Ｌｏｆｆにおけるアップエッジの位相との差と解することもできる。
　駆動制御信号ＣＮＴにダウンエッジが生じるごとに信号Ｈｏｆｆ及びＬｏｎに１回ずつアップエッジが発生する。遅延設定回路２２０は、駆動制御信号ＣＮＴのダウンエッジに基づく信号ＨｏｆｆのアップエッジタイミングｔＨｏｆｆと信号ＬｏｎのアップエッジタイミングｔＬｏｎとの関係を検出し（図３参照）、検出結果に応じた信号Ｓ２２０を生成及び出力する。遅延設定回路２２０での検出内容は、エッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の差を含む他、エッジタイミングｔＨｏｆｆ及びｔＬｏｎの前後関係を含む。遅延付与回路２２１における遅延時間Ｔｄｌｙ＿Ｌ２は信号Ｓ２２０に従う。この際、上述の第２デッドタイム減少動作が実現されるよう、回路２２０及び２２１は遅延時間Ｔｄｌｙ＿Ｌ２を変更することができる。尚、エッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の差を、信号Ｈｏｆｆにおけるアップエッジの位相と信号Ｌｏｎにおけるアップエッジの位相との差と解することもできる。
　図１７及び図１８を参照して、駆動制御信号ＣＮＴのアップエッジに応答したスイッチング制御回路２００の動作を説明する。図１７において、矢印付き実線７１０は、駆動制御信号ＣＮＴのアップエッジに応答してゲート信号ＧＨの電位上昇を生じさせる信号の伝搬経路を示す。図１７において、矢印付き破線７１２は、トランジスタＭＨ２のターンオンに対応する信号が遅延設定回路２１０に伝搬される様子を示す。図１７において、矢印付き実線７２０は、駆動制御信号ＣＮＴのアップエッジに応答してゲート信号ＧＬの電位低下を生じさせる信号の伝搬経路を示す。図１７において、矢印付き破線７２２は、トランジスタＭＬ２のターンオフに対応する信号が遅延設定回路２１０に伝搬される様子を示す。
　図１８は、駆動制御信号ＣＮＴのアップエッジに応答したスイッチング制御回路２００のタイミングチャートである。スイッチングＩＣ１の起動直後における初期遅延状態では、遅延時間Ｔｄ＿Ｈｏｎが遅延時間Ｔｄ＿Ｌｏｆｆよりも必ず長くなるように（即ち、必ず“ＴDEAD1＞０”となるように：図３参照）、十分に短い所定の初期時間が遅延時間Ｔｄｌｙ＿Ｈ２に設定されている。即ち、初期遅延状態において、遅延時間Ｔｄｌｙ＿Ｈ２は、レベルシフタ２４１での伝搬遅延時間Ｔｄｌｙ＿ＬＶＳ１よりも十分に短く設定されている。図１８は、初期遅延状態でのタイミングチャート、又は、第１デッドタイムＴDEAD1が十分に長いときのタイミングチャートである。
　図１８を参照し、時刻ｔ１にて駆動制御信号ＣＮＴにアップエッジが生じる（図３も参照）。すると、時刻ｔ１から伝搬遅延時間Ｔｄｌｙ＿ＬＶＳ１が経過した時点で信号Ｓ２４１にアップエッジが生じる。一方で、時刻ｔ１から遅延時間Ｔｄｌｙ＿Ｈ２が経過した時点で信号Ｓ２１１にアップエッジが生じる。信号Ｓ２１１のアップエッジに同期して信号Ｓ２１２にもアップエッジが生じる。上述したように、駆動制御信号ＣＮＴがハイレベルであるとき、セレクタ２５２にて信号Ｓ２１２が選択される。このため、信号Ｓ２１１のアップエッジは回路２１２及びセレクタ２５２を通じて信号Ｓ２５２にアップエッジを生じさせる。この段階において、信号Ｓ２４１には未だアップエッジが生じておらず、信号Ｓ２４１のアップエッジよりも後に信号Ｓ２５１のアップエッジが発生する。故に、否定論理和回路２５３の機能により、信号Ｓ２５２のアップエッジに同期して信号Ｓ２５３にダウンエッジが生じる。信号Ｓ２５３のダウンエッジを受けて上記ローサイドプリドライバ（２５４～２５７）はゲート信号ＧＬの電位をハイレベル（内部電源電圧Ｖｒｅｇのレベル）からローレベル（グランドのレベル）に向けて低下させる。ゲート信号ＧＬの電位低下過程において、タイミングｔＬｏｆｆにて信号Ｌｏｆｆにアップエッジが生じる。
　一方、信号Ｓ２４１のアップエッジは回路２４２及び２４３を通じて信号Ｓ２４３にアップエッジを生じさせる。信号Ｓ２４３のアップエッジを受けて上記ハイサイドプリドライバ（２４４～２４７）はゲート信号ＧＨの電位をローレベル（スイッチ電圧ＶLXのレベル）からハイレベル（ブート電圧ＶBOOTのレベル）に向けて上昇させる。ゲート信号ＧＨの電位上昇過程において、レベルシフタ２６１及び回路２３１を通じ、タイミングｔＨｏｎにて信号Ｈｏｎにアップエッジが生じる。
　エッジタイミングｔＬｏｆｆがエッジタイミングｔＨｏｎよりも先である状況において（即ち信号Ｌｏｆｆのアップエッジの位相が信号Ｈｏｎのアップエッジの位相よりも進んでいる状況において）、エッジタイミングｔＬｏｆｆ及びｔＨｏｎ間の差に応じた信号Ｓ２１０が遅延付与回路２１１に与えられたとき、遅延付与回路２１１は遅延時間Ｔｄｌｙ＿Ｈ２を増大させる。この際の増大量は、エッジタイミングｔＬｏｆｆ及びｔＨｏｎ間の差が大きいほど（即ち第１デッドタイムＴDEAD1が大きいほど）大きくて良い、或いは、一定であっても良い。
　初期遅延状態を起点に駆動制御信号ＣＮＴのハイレベル及びローレベル間での切り替わりが繰り返されると、エッジタイミングｔＬｏｆｆ及びｔＨｏｎ間の差に応じて遅延時間Ｔｄｌｙ＿Ｈ２が増大してゆき、エッジタイミングｔＬｏｆｆ及びｔＨｏｎ間の差がゼロ又は微小となる状態にて安定化する。
　駆動制御信号ＣＮＴのアップエッジに注目した場合、遅延付与回路２１１は、駆動制御信号ＣＮＴのアップエッジから可変の遅延時間Ｔｄｌｙ＿Ｈ２後にアクティブ信号を出力する可変遅延回路の例である。ここにおけるアクティブ信号はハイレベルの信号Ｓ２１１に相当する。スイッチング制御回路２００は、アクティブ信号に基づき（アクティブ信号の出力を契機に）トランジスタＭＬ２のゲート電位を低下させるゲート信号ＧＬをトランジスタＭＬ２に供給することでトランジスタＭＬ２をターンオフさせる。一方、スイッチング制御回路２００は、駆動制御信号ＣＮＴのアップエッジに基づく信号Ｓ２４１（シフト駆動制御信号）のレベル変化に応答して、トランジスタＭＨ２のゲート電位を上昇させるゲート信号ＧＨをトランジスタＭＨ２に供給し、これによってトランジスタＭＨ２をターンオンさせる。そして、遅延設定回路２１０及び遅延付与回路２１１を含む調整回路（２１）は、“Ｔｄ＿Ｈｏｎ＞Ｔｄ＿Ｌｏｆｆ”である状態を起点に（図３及び図１８参照）、エッジタイミングｔＨｏｎ及びｔＬｏｆｆ間の差に基づいて遅延時間Ｔｄｌｙ＿Ｈ２を増大させることにより遅延時間Ｔｄ＿Ｌｏｆｆを増大させ、これによって第１デッドタイムＴDEAD1を減少させることができる。
　付与遅延時間に相当する遅延時間Ｔｄｌｙ＿Ｈ２は、トランジスタＭＬ２のターンオフ時の総遅延時間（即ち遅延時間Ｔｄ＿Ｌｏｆｆ）の一部である。故に、遅延時間Ｔｄｌｙ＿Ｈ２の増減に伴って遅延時間Ｔｄ＿Ｌｏｆｆも増減する。また、ＬＶＳ２４１における伝搬遅延時間Ｔｄｌｙ＿ＬＶＳ１は、トランジスタＭＨ２のターンオン時の総遅延時間（即ち遅延時間Ｔｄ＿Ｈｏｎ）の一部である。尚、仮に、エッジタイミングｔＨｏｎがエッジタイミングｔＬｏｆｆよりも先になる程度に遅延時間Ｔｄｌｙ＿Ｈ２が長くなった場合、信号Ｈｏｎ及びＬｏｆｆに基づき遅延設定回路２１０及び遅延付与回路２１１により遅延時間Ｔｄｌｙ＿Ｈ２が減少補正される。
　図１９及び図２０を参照して、駆動制御信号ＣＮＴのダウンエッジに応答したスイッチング制御回路２００の動作を説明する。図１９において、矢印付き実線７３０は、駆動制御信号ＣＮＴのダウンエッジに応答してゲート信号ＧＬの電位上昇を生じさせる信号の伝搬経路を示す。図１９において、矢印付き破線７３２は、トランジスタＭＬ２のターンオンに対応する信号が遅延設定回路２２０に伝搬される様子を示す。図１９において、矢印付き実線７４０は、駆動制御信号ＣＮＴのダウンエッジに応答してゲート信号ＧＨの電位低下を生じさせる信号の伝搬経路を示す。図１９において、矢印付き破線７４２は、トランジスタＭＨ２のターンオフに対応する信号が遅延設定回路２２０に伝搬される様子を示す。
　図２０は、駆動制御信号ＣＮＴのダウンエッジに応答したスイッチング制御回路２００のタイミングチャートである。スイッチングＩＣ１の起動直後における初期遅延状態では、遅延時間Ｔｄ＿Ｌｏｎが遅延時間Ｔｄ＿Ｈｏｆｆよりも必ず長くなるように（即ち、必ず“ＴDEAD2＞０”となるように：図３参照）、十分に長い所定の初期時間が遅延時間Ｔｄｌｙ＿Ｌ２に設定されている。即ち、初期遅延状態において、遅延時間Ｔｄｌｙ＿Ｌ２は、レベルシフタ２４１での伝搬遅延時間Ｔｄｌｙ＿ＬＶＳ２よりも十分に長く設定されている。図２０は、初期遅延状態でのタイミングチャート、又は、第２デッドタイムＴDEAD2が十分に長いときのタイミングチャートである。
　図２０を参照し、時刻ｔ２にて駆動制御信号ＣＮＴにダウンエッジが生じる（図３も参照）。すると、時刻ｔ２から伝搬遅延時間Ｔｄｌｙ＿ＬＶＳ２が経過した時点で信号Ｓ２４１にダウンエッジが生じる。信号Ｓ２４１のダウンエッジは回路２４２及び２４３を通じて信号Ｓ２４３にダウンエッジを生じさせる。信号Ｓ２４３のダウンエッジを受けて上記ハイサイドプリドライバ（２４４～２４７）はゲート信号ＧＨの電位をハイレベル（ブート電圧ＶBOOTのレベル）からローレベル（スイッチ電圧ＶLXのレベル）に向けて低下させる。ゲート信号ＧＨの電位低下過程において、レベルシフタ２６１及び回路２３３を通じ、タイミングｔＨｏｆｆにて信号Ｈｏｆｆにアップエッジが生じる。
　一方、時刻ｔ２から遅延時間Ｔｄｌｙ＿Ｌ２が経過した時点で信号Ｓ２２１にダウンエッジが生じる。信号Ｓ２２１のダウンエッジに同期して信号Ｓ２２２にもダウンエッジが生じる。上述したように、駆動制御信号ＣＮＴがローレベルであるとき、セレクタ２５２にて信号Ｓ２２２が選択される。このため、信号Ｓ２２１のダウンエッジは回路２２２及びセレクタ２５２を通じて信号Ｓ２５２にダウンエッジを生じさせる。信号Ｓ２５２のダウンエッジよりも後に信号Ｓ２５１にダウンエッジが生じることもあり得るが、少なくとも初期遅延状態では、信号Ｓ２５１のダウンエッジよりも後に信号Ｓ２５２にダウンエッジが生じる。故に、否定論理和回路２５３の機能により、信号Ｓ２５２のダウンエッジに同期して信号Ｓ２５３にアップエッジが生じる。信号Ｓ２５３のアップエッジを受けて上記ローサイドプリドライバ（２５４～２５７）はゲート信号ＧＬの電位をローレベル（グランドのレベル）からハイレベル（内部電源電圧Ｖｒｅｇのレベル）に向けて上昇させる。ゲート信号ＧＬの電位上昇過程において、タイミングｔＬｏｎにて信号Ｌｏｎにアップエッジが生じる。
　エッジタイミングｔＨｏｆｆがエッジタイミングｔＬｏｎよりも先である状況において（即ち信号Ｈｏｆｆのアップエッジの位相が信号Ｌｏｎのアップエッジの位相よりも進んでいる状況において）、エッジタイミングｔＨｏｆｆ及びＬｏｎ間の差に応じた信号Ｓ２２０が遅延付与回路２２１に与えられたとき、遅延付与回路２２１は遅延時間Ｔｄｌｙ＿Ｌ２を減少させる。この際の減少量は、エッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の差が大きいほど（即ち第２デッドタイムＴDEAD2が大きいほど）大きくて良い、或いは、一定であっても良い。
　初期遅延状態を起点に駆動制御信号ＣＮＴのハイレベル及びローレベル間での切り替わりが繰り返されると、エッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の差に応じて遅延時間Ｔｄｌｙ＿Ｌ２が減少してゆき、エッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の差がゼロ又は微小となる状態にて安定化する。
　駆動制御信号ＣＮＴのダウンエッジに注目した場合、遅延付与回路２２１は、駆動制御信号ＣＮＴのダウンエッジから可変の遅延時間Ｔｄｌｙ＿Ｌ２後にアクティブ信号を出力する可変遅延回路の例である。ここにおけるアクティブ信号はローレベルの信号Ｓ２２１に相当する。スイッチング制御回路２００は、アクティブ信号に基づき（アクティブ信号の出力を契機に）トランジスタＭＬ２のゲート電位を上昇させるゲート信号ＧＬをトランジスタＭＬ２に供給することでトランジスタＭＬ２をターンオンさせる。一方、スイッチング制御回路２００は、駆動制御信号ＣＮＴのダウンエッジに基づく信号Ｓ２４１（シフト駆動制御信号）のレベル変化に応答して、トランジスタＭＨ２のゲート電位を低下させるゲート信号ＧＨをトランジスタＭＨ２に供給し、これによってトランジスタＭＨ２をターンオフさせる。そして、遅延設定回路２２０及び遅延付与回路２２１を含む調整回路（２２）は、“Ｔｄ＿Ｌｏｎ＞Ｔｄ＿Ｈｏｆｆ”である状態を起点に（図３及び図２０参照）、エッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の差に基づいて遅延時間Ｔｄｌｙ＿Ｌ２を減少させることにより遅延時間Ｔｄ＿Ｌｏｎを減少させ、これによって第２デッドタイムＴDEAD2を減少させることができる。
　付与遅延時間に相当する遅延時間Ｔｄｌｙ＿Ｌ２は、トランジスタＭＬ２のターンオン時の総遅延時間（即ち遅延時間Ｔｄ＿Ｌｏｎ）の一部である。故に、遅延時間Ｔｄｌｙ＿Ｌ２の増減に伴って遅延時間Ｔｄ＿Ｌｏｎも増減する。また、ＬＶＳ２４１における伝搬遅延時間Ｔｄｌｙ＿ＬＶＳ２は、トランジスタＭＨ２のターンオフ時の総遅延時間（即ち遅延時間Ｔｄ＿Ｈｏｆｆ）の一部である。尚、仮に、エッジタイミングｔＬｏｎがエッジタイミングｔＨｏｆｆよりも先になる程度に遅延時間Ｔｄｌｙ＿Ｌ２が短くなった場合、信号Ｌｏｎ及びＨｏｆｆに基づき遅延設定回路２２０及び遅延付与回路２２１により遅延時間Ｔｄｌｙ＿Ｌ２が増大補正される。
　遅延設定回路２１０及び２２０の構成は、実施例ＥＸ１＿Ａで述べた遅延設定回路１１０及び１２０の構成（図１０参照）と同様であって良い。このため、遅延設定回路２１０及び２２０の構成例の図示を省略する。
＜＜実施例ＥＸ２＿Ｂ＞＞
　実施例ＥＸ２＿Ｂを説明する。実施例ＥＸ２＿Ｂは実施例ＥＸ２＿Ａを基礎とする実施例であり、実施例ＥＸ２＿Ｂにて特に記述しない事項に関しては、矛盾無き限り、実施例ＥＸ２＿Ａで述べた事項が実施例ＥＸ２＿Ｂにも適用される。
　図２１に実施例ＥＸ２＿Ｂに係るスイッチングＩＣ１の一部内部回路を示す。実施例ＥＸ２＿Ｂに係るスイッチングＩＣ１において、スイッチング制御回路１０はスイッチング制御回路２００ａであり、トランジスタＭＨ及びＭＬは夫々トランジスタＭＨ２及びＭＬ２である。スイッチング制御回路２００ａは、実施例ＥＸ２＿Ａに係るスイッチング制御回路２００（図１６）に対し、回路２３５及び２３６を追加した構成を有する。当該追加及び実施例ＥＸ２＿Ｂ中で以下に示す事項を除き、スイッチング制御回路２００ａの構成及び動作は、スイッチング制御回路２００のそれらと同じである。
　回路２３５はシュミットトリガ型のインバータ回路（換言すればヒステリシス付きのインバータ回路）である。回路２３５の入力端子はスイッチ端子ＴLXに接続されてスイッチ電圧ＶLXを受ける。回路２３５はスイッチ電圧ＶLXに応じた信号Ｓ２３５を出力する。信号Ｓ２３５がローレベルである状態を起点に、スイッチ電圧ＶLXが所定の正の閾電圧ＶTH235を下回ると信号Ｓ２３５にアップエッジが生じ、その後、スイッチ電圧ＶLXが電圧（ＶTH235＋ΔＶHYS）を上回ると信号Ｓ２３５にダウンエッジが生じる。ここで、不等式“０＜ＶTH235＜ＶTH235＋ΔＶHYS＜Ｖｒｅｇ”が成立する。
　回路２３６は２入力の論理積回路である。回路２３６は回路２３５からの信号Ｓ２３５及び回路２３３からの信号Ｈｏｆｆの論理積信号を信号Ｓ２３６として出力する。従って、信号Ｓ２３５及びＨｏｆｆが共にハイレベルであるときに限り、信号Ｓ２３６はハイレベルとなる。信号Ｓ２３５及びＨｏｆｆの内、少なくとも一方がローレベルであれば信号Ｓ２３６はローレベルとなる。
　実施例ＥＸ２＿Ｂに係る遅延設定回路２２０には、信号Ｈｏｆｆ及びＬｏｎの組み合わせの代わりに信号Ｓ２３６及びＬｏｎが入力される。即ち、実施例ＥＸ２＿Ｂに係る遅延設定回路２２０は、信号Ｈｏｆｆ及びＬｏｎではなく、信号Ｓ２３６及びＬｏｎに基づいて信号Ｓ２２０を生成及び出力する。実施例ＥＸ２＿Ｂに係る遅延設定回路２２０は、信号Ｓ２３６を信号Ｈｏｆｆとみなして（即ち、信号Ｓ２３６のアップエッジタイミングを信号Ｈｏｆｆのアップエッジタイミングとみなして）、実施例ＥＸ２＿Ａと同様の方法にて信号Ｓ２２０を生成及び出力することにより、遅延回路２２１にて付加されるべき遅延時間Ｔｄｌｙ＿Ｌ２を指定及び制御する。
　実施例ＥＸ２＿Ｂに係るスイッチングＩＣ１をＤＣ／ＤＣコンバータ２（図４）に組み込むことを想定する。この際、回路２３５及び２３６は、実施例ＥＸ１＿Ｂに係る回路１３５及び１３６（図１１）と同様の作用をもたらす。即ち、負荷電流ＩLDが相対的に大きい重負荷状態では、スイッチング制御回路２００ａの動作はスイッチング制御回路２００の動作と実質的に同じとなる。これに対し、負荷電流ＩLDが相対的に小さい軽負荷状態において、トランジスタＭＨ２のターンオフに伴うスイッチ電圧ＶLXの低下は重負荷状態よりも緩やかとなる。そして、スイッチ電圧ＶLXが十分に低下した時点で信号Ｓ２３５にアップエッジが生し、信号Ｓ２３５のアップエッジを契機に信号Ｓ２３６にもアップエッジが生じる。仮に、軽負荷状態でのスイッチ電圧ＶLXの低下過程において、スイッチ電圧ＶLXが十分に高いときにトランジスタＭＬ２をターンオンしたならば、トランジスタＭＬ２のチャネルを通じて電荷がグランドに引き込まれてスイッチ電圧ＶLXが急峻に０Ｖまで低下する。これは、電荷を不必要にグランドに引き込む（いわば電荷を捨てる）ことに相当し、効率の低下を招く。
　スイッチング制御回路２００ａでは、回路２３５及び２３６の導入により、軽負荷状態での効率低下を防止する、換言すれば軽負荷状態での効率を改善する。当該効率改善は、信号Ｓ２３６及びＬｏｎに基づく遅延時間Ｔｄｌｙ＿Ｌ２の補正により実現される。以下、信号Ｓ２３６のアップエッジタイミングを記号“ｔ２３６”にて参照し、エッジタイミングｔ２３６又はタイミングｔ２３６と称する。
　遅延設定回路２２０は、エッジタイミングｔ２３６及びｔＬｏｎの関係を検出し、検出結果に応じた信号Ｓ２２０を生成及び出力する。遅延設定回路２２０での検出内容は、エッジタイミングｔ２３６及びｔＬｏｎ間の差を含む他、エッジタイミングｔ２３６及びｔＬｏｎの前後関係を含む。図２２を参照して、スイッチング制御回路２００ａにおける遅延設定回路２２０及び遅延付与回路２２１の動作を説明する。
　重負荷状態においてエッジタイミングｔＨｏｆｆとエッジタイミングｔ２３６は実質的に同じであり、スイッチング制御回路２００ａでは実施例ＥＸ２＿Ａと同様の動作が行われる。即ち、エッジタイミングｔ２３６がエッジタイミングｔＬｏｎよりも先である第３状況（信号Ｓ２３６のアップエッジの位相が信号Ｌｏｎのアップエッジの位相よりも進んでいる状況）において、遅延設定回路２２０は遅延時間Ｔｄｌｙ＿Ｌ２を減少させるための信号Ｓ２２０を生成及び出力し、当該信号Ｓ２２０を受けて遅延付与回路２２１は遅延時間Ｔｄｌｙ＿Ｌ２を減少させる。この際の減少量は、エッジタイミングｔ２３６及びｔＬｏｎ間の差が大きいほど大きくて良い、或いは、一定であっても良い。
　初期遅延状態を起点に駆動制御信号ＣＮＴのハイレベル及びローレベル間での切り替わりが繰り返される。重負荷状態が維持されるのでれば、エッジタイミングｔ２３６及びｔＬｏｎ間の差に応じて遅延時間Ｔｄｌｙ＿Ｌ２が減少してゆき、エッジタイミングｔ２３６及びｔＬｏｎ間の差がゼロ又は微小となる状態にて安定化する。
　この後、重負荷状態から軽負荷状態に切り替わったことを想定する。軽負荷状態に切り替わることでエッジタイミングｔ２３６が重負荷状態よりも遅れて発生し、結果、エッジタイミングｔ２３６がエッジタイミングｔＨｏｆｆよりも相応に遅れる第４状況（信号Ｓ２３６のアップエッジの位相が信号Ｈｏｆｆのアップエッジの位相よりも遅れている状況）に至る。第４状況では、トランジスタＭＨ２がターンオフしただけではスイッチ電圧ＶLXが十分に低下しないため信号Ｓ２３５がローレベルに維持される。そして、伝搬経路７３０（図１９）でのゲート信号ＧＬによりトランジスタＭＬ２がターンオンし、トランジスタＭＬ２のターンオンに基づくスイッチ電圧ＶLXの低下が信号Ｓ２３５にアップエッジを発生させ、続いて信号Ｓ２３６にアップエッジを発生させる。つまり、第４状況では、エッジタイミングｔＬｏｎよりもエッジタイミングｔ２３６の方が後となる（信号Ｓ２３６のアップエッジの位相が信号Ｌｏｎのアップエッジの位相よりも遅れている）。エッジタイミングｔＬｏｎよりもエッジタイミングｔ２３６の方が後であるとき、遅延設定回路２２０は遅延時間Ｔｄｌｙ＿Ｌ２を増大させるための信号Ｓ２２０を生成及び出力し、当該信号Ｓ２２０を受けて遅延付与回路２２１は遅延時間Ｔｄｌｙ＿Ｌ２を増大させる。この際の増大量は、エッジタイミングｔ２３６及びｔＬｏｎ間の差に応じた量であっても良いし、一定であっても良い。遅延時間Ｔｄｌｙ＿Ｌ２の増大によって第２デッドタイムＴDEAD2が増大することになるが、軽負荷状態では、その方が効率が高まる。
　第４状況への遷移後、軽負荷状態が維持されるのであれば遅延時間Ｔｄｌｙ＿Ｌ２が増大してゆく。これにより、軽負荷状態においてスイッチ電圧ＶLXが十分に低下した後にトランジスタＭＬ２がターンオンされるようになり、上述したような効率低下が抑制される。尚、遅延時間Ｔｄｌｙ＿Ｌ２の増大に上限を設けても良い（所定の上限時間を超えて遅延時間Ｔｄｌｙ＿Ｌ２が増大することを禁止しても良い）。以後、軽負荷状態から重負荷状態に戻ったのであれば、重負荷状態に適応して遅延時間Ｔｄｌｙ＿Ｌ２が減少せしめられる。つまり、負荷電流ＩLDに応じて遅延時間Ｔｄｌｙ＿Ｌ２が適正に調整されることになる。
　このように、実施例ＥＸ２＿Ｂでは、遅延設定回路２２０及び遅延付与回路２２１を含んで構成される調整回路２２（図１参照）により、信号Ｈｏｆｆと、信号Ｌｏｎと、スイッチ電圧ＶLXに応じた信号Ｓ２３５と、に基づいて、第２デッドタイムＴDEAD2が調整されることになる。遅延時間Ｔｄ＿Ｌｏｎ（図３）は図１９の伝搬経路７３０に対応して生じるものであり、故に遅延時間Ｔｄｌｙ＿Ｌ２の増減を通じてトランジスタＭＬ２のターンオンに関わる遅延時間Ｔｄ＿Ｌｏｎが増減される。遅延時間Ｔｄ＿Ｌｏｎの増減に伴って第２デッドタイムＴDEAD2も増減する（図３参照）。
＜＜実施例ＥＸ２＿Ｃ＞＞
　実施例ＥＸ２＿Ｃを説明する。実施例ＥＸ２＿Ｃでは、実施例ＥＸ２＿Ａ又はＥＸ２＿Ｂに対する変形技術等を説明する。
　遅延設定回路２１０及び２２０の構成は遅延設定回路１１０及び１２０の構成と同様であって良いと述べた。しかしながら、実施例ＥＸ２＿Ａ又は実施例ＥＸ２＿Ｂにおいて、エッジタイミングｔＬｏｆｆ及びｔＨｏｎ間の関係（それらの差及び前後関係）に応じた信号を信号Ｓ２１０として生成できる限り、遅延設定回路２１０は、任意のデジタル回路又はアナログ回路にて構成されて良い。実施例ＥＸ２＿Ａにおいて、エッジタイミングｔＨｏｆｆ及びｔＬｏｎ間の関係（それらの差及び前後関係）に応じた信号を信号Ｓ２２０として生成できる限り、遅延設定回路２２０は、任意のデジタル回路又はアナログ回路にて構成されて良い。実施例ＥＸ２＿Ｂにおいて、エッジタイミングｔ２３６及びｔＬｏｎ間の関係（それらの差及び前後関係）に応じた信号を信号Ｓ２２０として生成できる限り、遅延設定回路２２０は、任意のデジタル回路又はアナログ回路にて構成されて良い。
　実施例ＥＸ２＿Ａ又はＥＸ２＿Ｂにおいて、トランジスタＭＨ２及びＭＬ２の夫々をＮチャネル型のＩＧＢＴにて形成しても良い。この場合、実施例ＥＸ２＿Ａ又はＥＸ２＿Ｂにおいて、トランジスタＭＨ２のソース、ドレインは、夫々、エミッタ、コレクタに読み替えられ、トランジスタＭＬ２のソース、ドレインは、夫々、エミッタ、コレクタに読み替えられる。
＜＜実施例ＥＸ３＞＞
　実施例ＥＸ３を説明する。実施例ＥＸ３では、上述の各事項に対する応用技術、変形技術又は補足事項等を説明する。
　スイッチングＩＣ１は本開示に係るスイッチング装置の例である。スイッチングＩＣ１をＤＣ／ＤＣコンバータ２に組み込む例を上述したが、スイッチングＩＣ１の適用先はＤＣ／ＤＣコンバータに限定されない。例えば、スイッチングＩＣ１をモータドライバとして利用することもできる。この場合、トランジスタＭＨ及びＭＬから成るハーフブリッジ回路とスイッチング制御回路１０とを備えたブロックを３相分備えたモータドライバＩＣを形成し、モータドライバＩＣにて三相モータを駆動するようにしても良い。当該モータドライバＩＣもスイッチング装置の例である。
　任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。
　各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。
　不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
　本開示において、任意の第１物理量と任意の第２物理量が“同じ”であるとは、誤差を含む概念と解される。即ち、第１物理量と第２物理量が“同じ”であるとは、第１物理量と第２物理量が“同じ”となることを目指して設計又は製造が成されていることを意味し、第１及び第２物理量間に若干の誤差が存在する場合も、第１物理量と第２物理量が“同じ”であると解されるべきである。これは、“同じ”に類する表現（例えば“同一”又は“一致”）についても同様に解されるべきである。
　本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
＜＜付記＞＞
　上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
　本開示の一側面に係るスイッチング装置（１；図１及び図３参照）は、第１トランジスタ（ＭＨ）と、前記第１トランジスタよりも低電位側に配置され且つ前記第１トランジスタに対し直列接続された第２トランジスタ（ＭＬ）と、駆動制御信号（ＣＮＴ）に基づき、前記第１トランジスタに対して第１ゲート信号（ＧＨ）を供給することで前記第１トランジスタのオン又はオフを制御し、且つ、前記第２トランジスタに対して第２ゲート信号（ＧＬ）を供給することで前記第２トランジスタのオン又はオフを制御するよう構成されたスイッチング制御回路（１０）と、を備え、前記スイッチング制御回路は、前記駆動制御信号のレベルの第１レベルから第２レベルへの変化に応答して、第１遅延時間（Ｔｄ＿Ｈｏｎ）を経てから前記第１トランジスタをターンオンさせる一方、第２遅延時間（Ｔｄ＿Ｌｏｆｆ）を経てから前記第２トランジスタをターンオフさせ、前記スイッチング制御回路は、前記第１ゲート信号に基づき前記第１トランジスタがターンオンする第１タイミング（ｔＨｏｎ）を検出する第１検出回路（１１Ｈ）と、前記第２ゲート信号に基づき前記第２トランジスタがターンオフする第２タイミング（ｔＬｏｆｆ）を検出する第２検出回路（１１Ｌ）と、前記第１遅延時間が前記第２遅延時間よりも長い基準状態を起点に、前記第１タイミング及び前記第２タイミング間の差に基づいて前記第１遅延時間及び前記第２遅延時間の内の少なくとも一方を変化させることにより、前記第２トランジスタのターンオフ及び前記第１トランジスタのターンオン間のデッドタイム（ＴDEAD1）を減少させるよう構成された調整回路（２１）と、を有する構成（第１の構成）である。
　これにより、様々な条件下においてデッドタイムを小さくすることができる。デッドタイムの縮小により損失の低減（逆に言えば効率の向上）を図ることができる。
　上記第１の構成に係るスイッチング装置において（実施例ＥＸ１＿Ａ；図５～図７参照）、前記第１トランジスタ（ＭＨ１）はＰチャネル型の電界効果トランジスタ又はＰチャネル型の絶縁ゲートバイポーラトランジスタであり、前記第２トランジスタ（ＭＬ１）はＮチャネル型の電界効果トランジスタ又はＮチャネル型の絶縁ゲートバイポーラトランジスタであり、前記調整回路（１１０～１１２）は、前記駆動制御信号の前記第２レベルへの変化から可変時間（Ｔｄｌｙ＿Ｈ１）後にアクティブ信号（図６の例ではハイレベルのＳ１１１）を出力するよう構成された可変遅延回路（１１１）を有し、前記スイッチング制御回路は、前記アクティブ信号に基づき前記第１トランジスタのゲート電位を低下させる前記第１ゲート信号を前記第１トランジスタに供給することで前記第１トランジスタをターンオンさせ、前記調整回路は、前記基準状態を起点に、前記第１タイミング及び前記第２タイミング間の差に基づいて前記可変遅延回路における前記可変時間（Ｔｄｌｙ＿Ｈ１）を減少させることにより前記第１遅延時間（Ｔｄ＿Ｈｏｎ）を減少させ、これによって前記デッドタイム（ＴDEAD1）を減少させる構成（第２の構成）であっても良い。
　これにより、様々な条件下においてデッドタイムを小さくすることができる。
　上記第１の構成に係るスイッチング装置において（実施例ＥＸ２＿Ａ；図１６～図１８参照）、前記第１トランジスタ（ＭＨ２）及び前記第２トランジスタ（ＭＨＬ）は、夫々に、Ｎチャネル型の電界効果トランジスタ又はＮチャネル型の絶縁ゲートバイポーラトランジスタであり、前記スイッチング制御回路は、前記駆動制御信号（ＣＮＴ）をグランド電位を基準とするレベルから前記第１トランジスタ及び前記第２トランジスタ間の接続ノードの電位（ＶLX）を基準とするレベルにレベルシフトすることで、シフト駆動制御信号（Ｓ２４１）を生成するよう構成されたレベルシフタ（２４１）を有し、前記駆動制御信号の前記第２レベルへの変化に基づく前記シフト駆動制御信号のレベル変化に応答して、前記第１トランジスタのゲート電位を上昇させる前記第１ゲート信号を前記第１トランジスタに供給することにより前記第１トランジスタをターンオンさせ、前記調整回路（２１０～２１２）は、前記駆動制御信号の前記第２レベルへの変化から可変時間（Ｔｄｌｙ＿Ｈ２）後にアクティブ信号（図１７の例ではハイレベルのＳ２１１）を出力するよう構成された可変遅延回路（２１１）を有し、前記スイッチング制御回路は、前記アクティブ信号に基づき前記第２トランジスタのゲート電位を低下させる前記第２ゲート信号を前記第２トランジスタに供給することにより前記第２トランジスタをターンオフさせ、前記調整回路は、前記基準状態を起点に、前記第１タイミング及び前記第２タイミング間の差に基づいて前記可変遅延回路における前記可変時間（Ｔｄｌｙ＿Ｈ２）を増大させることにより前記第２遅延時間（Ｔｄ＿Ｌｏｆｆ）を増大させ、これによって前記デッドタイム（ＴDEAD1）を減少させる構成（第３の構成）であっても良い。
　これにより、様々な条件下においてデッドタイムを小さくすることができる。
　上記第１の構成に係るスイッチング装置において（図１及び図３参照）、前記調整回路は第１調整回路（２１）であり、前記スイッチング制御回路は、前記駆動制御信号のレベルの前記第２レベルから前記第１レベルへの変化に応答して、第３遅延時間（Ｔｄ＿Ｈｏｆｆ）を経てから前記第１トランジスタをターンオフさせる一方、第４遅延時間（Ｔｄ＿Ｌｏｎ）を経てから前記第２トランジスタをターンオンさせ、前記スイッチング制御回路は、前記第１ゲート信号に基づき前記第１トランジスタがターンオフする第３タイミング（ｔＨｏｆｆ）を検出する第３検出回路（１２Ｈ）と、前記第２ゲート信号に基づき前記第２トランジスタがターンオンする第４タイミング（ｔＬｏｎ）を検出する第４検出回路（１２Ｌ）と、前記第４遅延時間が前記第３遅延時間よりも長い第２基準状態を起点に、前記第３タイミング及び前記第４タイミング間の差に基づいて前記第３遅延時間及び前記第４遅延時間の内の少なくとも一方を変化させることにより、前記第１トランジスタのターンオフ及び前記第２トランジスタのターンオン間の第２デッドタイム（ＴDEAD2）を減少させるよう構成された第２調整回路（２２）と、を更に有する構成（第４の構成）であっても良い。
　これにより、様々な条件下において第２デッドタイムを小さくすることができる。
　上記第４の構成に係るスイッチング装置において（実施例ＥＸ１＿Ａ；図５、図８及び図９参照）、前記第１トランジスタ（ＭＨ１）はＰチャネル型の電界効果トランジスタ又はＰチャネル型の絶縁ゲートバイポーラトランジスタであり、前記第２トランジスタ（ＭＬ１）はＮチャネル型の電界効果トランジスタ又はＮチャネル型の絶縁ゲートバイポーラトランジスタであり、前記第２調整回路（１２０～１２２）は、前記駆動制御信号の前記第１レベルへの変化から可変時間（Ｔｄｌｙ＿Ｌ１）後にアクティブ信号（図８の例ではローレベルのＳ１２２）を出力するよう構成された可変遅延回路（１２２）を有し、前記スイッチング制御回路は、前記アクティブ信号に基づき前記第２トランジスタのゲート電位を上昇させる前記第２ゲート信号を前記第２トランジスタに供給することで前記第２トランジスタをターンオンさせ、前記第２調整回路は、前記第２基準状態を起点に、前記第３タイミング及び前記第４タイミング間の差に基づいて前記可変遅延回路における前記可変時間（Ｔｄｌｙ＿Ｌ１）を減少させることにより前記第４遅延時間（Ｔｄ＿Ｌｏｎ）を減少させ、これによって前記第２デッドタイム（ＴDEAD2）を減少させる構成（第５の構成）であっても良い。
　これにより、様々な条件下において第２デッドタイムを小さくすることができる。
　上記第４の構成に係るスイッチング装置において（実施例ＥＸ２＿Ａ；図１６、図１９及び図２０参照）、前記第１トランジスタ（ＭＨ２）及び前記第２トランジスタ（ＭＬ２）は、夫々に、Ｎチャネル型の電界効果トランジスタ又はＮチャネル型の絶縁ゲートバイポーラトランジスタであり、前記スイッチング制御回路は、前記駆動制御信号をグランド電位を基準とするレベルから前記第１トランジスタ及び前記第２トランジスタ間の接続ノードの電位（ＶLX）を基準とするレベルにレベルシフトすることで、シフト駆動制御信号（Ｓ２４１）を生成するよう構成されたレベルシフタ（２４１）を有し、前記駆動制御信号の前記第１レベルへの変化に基づく前記シフト駆動制御信号のレベル変化に応答して、前記第１トランジスタのゲート電位を低下させる前記第１ゲート信号を前記第１トランジスタに供給することにより前記第１トランジスタをターンオフさせ、前記第２調整回路（２２０～２２２）は、前記駆動制御信号の前記第１レベルへの変化から可変時間（Ｔｄｌｙ＿Ｌ２）後にアクティブ信号（図１９の例ではローレベルのＳ２２１）を出力するよう構成された可変遅延回路（２２１）を有し、前記スイッチング制御回路は、前記アクティブ信号に基づき前記第２トランジスタのゲート電位を上昇させる前記第２ゲート信号を前記第２トランジスタに供給することにより前記第２トランジスタをターンオンさせ、
　前記第２調整回路は、前記第２基準状態を起点に、前記第３タイミング及び前記第４タイミング間の差に基づいて前記可変遅延回路における前記可変時間（Ｔｄｌｙ＿Ｌ２）を減少させることにより前記第４遅延時間（Ｔｄ＿Ｌｏｎ）を減少させ、これによって前記第２デッドタイム（ＴDEAD2）を減少させる構成（第６の構成）であっても良い。
　これにより、様々な条件下において第２デッドタイムを小さくすることができる。
　上記第１の構成に係るスイッチング装置において（図１及び図３と、図１１又は図２１と、を参照）、前記調整回路は第１調整回路（２１）であり、前記スイッチング制御回路は、前記駆動制御信号のレベルの前記第２レベルから前記第１レベルへの変化に応答して、第３遅延時間（Ｔｄ＿Ｈｏｆｆ）を経てから前記第１トランジスタをターンオフさせる一方、第４遅延時間（Ｔｄ＿Ｌｏｎ）を経てから前記第２トランジスタをターンオンさせ、前記スイッチング制御回路は、前記第１ゲート信号に基づき前記第１トランジスタがターンオフする第３タイミング（ｔＨｏｆｆ）を検出する第３検出回路（１２Ｈ）と、前記第２ゲート信号に基づき前記第２トランジスタがターンオンする第４タイミング（ｔＬｏｎ）を検出する第４検出回路（１２Ｌ）と、前記第３タイミングを示す信号と、前記第４タイミングを示す信号と、前記第１トランジスタ及び前記第２トランジスタ間の接続ノードの電位に応じた信号と、に基づき、前記第１トランジスタのターンオフ及び前記第２トランジスタのターンオン間の第２デッドタイムを調整するよう構成された第２調整回路（２２；図１１では１２０～１２２、図２１では２２０～２２２）と、を更に有する構成（第７の構成）であっても良い。
　これにより、様々な条件下において第２デッドタイムを適正に調整することができる。
　上記第７の構成に係るスイッチング装置において（実施例ＥＸ１＿Ｂ；図１１参照）、前記第１トランジスタ（ＭＨ１）はＰチャネル型の電界効果トランジスタ又はＰチャネル型の絶縁ゲートバイポーラトランジスタであり、前記第２トランジスタ（ＭＬ１）はＮチャネル型の電界効果トランジスタ又はＮチャネル型の絶縁ゲートバイポーラトランジスタであり、前記第２調整回路（１２０～１２２）は、前記駆動制御信号の前記第１レベルへの変化から可変時間（Ｔｄｌｙ＿Ｌ１）後にアクティブ信号（図８の例ではローレベルのＳ１２２）を出力するよう構成された可変遅延回路（１２２）を有し、前記スイッチング制御回路は、前記アクティブ信号に基づき前記第２トランジスタのゲート電位を上昇させる前記第２ゲート信号を前記第２トランジスタに供給することで前記第２トランジスタをターンオンさせ、前記第２調整回路は、前記第３タイミングを示す信号（Ｈｏｆｆ）と、前記第４タイミングを示す信号（Ｌｏｎ）と、前記第１トランジスタ及び前記第２トランジスタ間の接続ノードの電位（ＶLX）に応じた信号（Ｓ１３５）と、に基づき、前記可変時間（Ｔｄｌｙ＿Ｌ１）の調整を通じて前記第４遅延時間（Ｔｄ＿Ｌｏｎ）を調整し、これによって前記第２デッドタイム（ＶDEAD2）を調整する構成（第８の構成）であっても良い。
　これにより、様々な条件下において第２デッドタイムを適正に調整することができる。
　上記第７の構成に係るスイッチング装置において（実施例ＥＸ２＿Ｂ；図２１参照）、前記第１トランジスタ（ＭＨ２）及び前記第２トランジスタ（ＭＬ２）は、夫々に、Ｎチャネル型の電界効果トランジスタ又はＮチャネル型の絶縁ゲートバイポーラトランジスタであり、前記スイッチング制御回路は、前記駆動制御信号をグランド電位を基準とするレベルから前記第１トランジスタ及び前記第２トランジスタ間の接続ノードの電位（ＶLX）を基準とするレベルにレベルシフトすることで、シフト駆動制御信号（Ｓ２４１）を生成するよう構成されたレベルシフタ（２４１）を有し、前記駆動制御信号の前記第１レベルへの変化に基づく前記シフト駆動制御信号のレベル変化に応答して、前記第１トランジスタのゲート電位を低下させる前記第１ゲート信号を前記第１トランジスタに供給することにより前記第１トランジスタをターンオフさせ、前記第２調整回路（２２０～２２２）は、前記駆動制御信号の前記第１レベルへの変化から可変時間（Ｔｄｌｙ＿Ｌ２）後にアクティブ信号（図１９の例ではローレベルのＳ２２１）を出力するよう構成された可変遅延回路（２２１）を有し、前記スイッチング制御回路は、前記アクティブ信号に基づき前記第２トランジスタのゲート電位を上昇させる前記第２ゲート信号を前記第２トランジスタに供給することにより前記第２トランジスタをターンオンさせ、前記第２調整回路は、前記第３タイミングを示す信号（Ｈｏｆｆ）と、前記第４タイミングを示す信号（Ｌｏｎ）と、前記第１トランジスタ及び前記第２トランジスタ間の接続ノードの電位（ＶLX）に応じた信号（Ｓ２３５）と、に基づき、前記可変時間の調整（Ｔｄｌｙ＿Ｌ２）を通じて前記第４遅延時間（Ｔｄ＿Ｌｏｎ）を調整し、これによって前記第２デッドタイム（ＶDEAD2）を調整する構成（第９の構成）であっても良い。
　これにより、様々な条件下において第２デッドタイムを適正に調整することができる。
　本開示の一側面に係るＤＣ／ＤＣコンバータ（２；図４参照）は、第１～第９の構成の何れかに係るスイッチング装置（１）と、前記第１トランジスタ及び前記第２トランジスタ間の接続ノードに生じる電圧（ＶLX）を整流及び平滑化することで出力電圧（ＶOUT）を生成するよう構成された整流平滑回路（ＬOUT、ＣOUT）と、を備え、前記スイッチング装置は、前記出力電圧に応じた帰還電圧（ＶFB）に基づき前記駆動制御信号を生成するよう構成された帰還制御回路（３０）を有する構成（第１０の構成）である。
　これにより、様々な条件下においてデッドタイムを適正化することができ、ＤＣ／ＤＣコンバータの効率を高めることが可能となる。
　　１　スイッチングＩＣ
　　２　ＤＣ／ＤＣコンバータ
　１０　スイッチング制御回路
１１Ｈ　ハイサイドターンオン検出回路
１１Ｌ　ローサイドターンオフ検出回路
１２Ｈ　ローサイドターンオフ検出回路
１２Ｌ　ハイサイドターンオン検出回路
　２１、２２　調整回路
　３０　帰還制御回路
ＬOUT　コイル
ＣOUT　コンデンサ
Ｒ１、Ｒ２　抵抗
ＴVIN　電源入力端子
ＴLX　スイッチ端子
ＴGND　グランド端子
ＴFB　帰還端子
ＭＨ　トランジスタ（ハイサイドトランジスタ）
ＭＬ　トランジスタ（ローサイドトランジスタ）
ＧＨ、ＧＬ　ゲート信号
１００　スイッチング制御回路
１１０、１２０　遅延設定回路
１１１、１１２、１２１、１２２　遅延付与回路
ＭＨ１　トランジスタ（ハイサイドトランジスタ）
ＭＬ１　トランジスタ（ローサイドトランジスタ）
２００　スイッチング制御回路
２１０、２２０　遅延設定回路
２１１、２２１　遅延付与回路
２４１、２５１、２６１　レベルシフタ
ＭＨ２　トランジスタ（ハイサイドトランジスタ）
ＭＬ２　トランジスタ（ローサイドトランジスタ）

Claims (10)

  1. 　第１トランジスタと、
    　前記第１トランジスタよりも低電位側に配置され且つ前記第１トランジスタに対し直列接続された第２トランジスタと、
    　駆動制御信号に基づき、前記第１トランジスタに対して第１ゲート信号を供給することで前記第１トランジスタのオン又はオフを制御し、且つ、前記第２トランジスタに対して第２ゲート信号を供給することで前記第２トランジスタのオン又はオフを制御するよう構成されたスイッチング制御回路と、を備え、
    　前記スイッチング制御回路は、前記駆動制御信号のレベルの第１レベルから第２レベルへの変化に応答して、第１遅延時間を経てから前記第１トランジスタをターンオンさせる一方、第２遅延時間を経てから前記第２トランジスタをターンオフさせ、
    　前記スイッチング制御回路は、
    　前記第１ゲート信号に基づき前記第１トランジスタがターンオンする第１タイミングを検出する第１検出回路と、
    　前記第２ゲート信号に基づき前記第２トランジスタがターンオフする第２タイミングを検出する第２検出回路と、
    　前記第１遅延時間が前記第２遅延時間よりも長い基準状態を起点に、前記第１タイミング及び前記第２タイミング間の差に基づいて前記第１遅延時間及び前記第２遅延時間の内の少なくとも一方を変化させることにより、前記第２トランジスタのターンオフ及び前記第１トランジスタのターンオン間のデッドタイムを減少させるよう構成された調整回路と、を有する
    、スイッチング装置。
  2. 　前記第１トランジスタはＰチャネル型の電界効果トランジスタ又はＰチャネル型の絶縁ゲートバイポーラトランジスタであり、前記第２トランジスタはＮチャネル型の電界効果トランジスタ又はＮチャネル型の絶縁ゲートバイポーラトランジスタであり、
    　前記調整回路は、前記駆動制御信号の前記第２レベルへの変化から可変時間後にアクティブ信号を出力するよう構成された可変遅延回路を有し、
    　前記スイッチング制御回路は、前記アクティブ信号に基づき前記第１トランジスタのゲート電位を低下させる前記第１ゲート信号を前記第１トランジスタに供給することで前記第１トランジスタをターンオンさせ、
    　前記調整回路は、前記基準状態を起点に、前記第１タイミング及び前記第２タイミング間の差に基づいて前記可変遅延回路における前記可変時間を減少させることにより前記第１遅延時間を減少させ、これによって前記デッドタイムを減少させる
    、請求項１に記載のスイッチング装置。
  3. 　前記第１トランジスタ及び前記第２トランジスタは、夫々に、Ｎチャネル型の電界効果トランジスタ又はＮチャネル型の絶縁ゲートバイポーラトランジスタであり、
    　前記スイッチング制御回路は、前記駆動制御信号をグランド電位を基準とするレベルから前記第１トランジスタ及び前記第２トランジスタ間の接続ノードの電位を基準とするレベルにレベルシフトすることで、シフト駆動制御信号を生成するよう構成されたレベルシフタを有し、前記駆動制御信号の前記第２レベルへの変化に基づく前記シフト駆動制御信号のレベル変化に応答して、前記第１トランジスタのゲート電位を上昇させる前記第１ゲート信号を前記第１トランジスタに供給することにより前記第１トランジスタをターンオンさせ、
    　前記調整回路は、前記駆動制御信号の前記第２レベルへの変化から可変時間後にアクティブ信号を出力するよう構成された可変遅延回路を有し、
    　前記スイッチング制御回路は、前記アクティブ信号に基づき前記第２トランジスタのゲート電位を低下させる前記第２ゲート信号を前記第２トランジスタに供給することにより前記第２トランジスタをターンオフさせ、
    　前記調整回路は、前記基準状態を起点に、前記第１タイミング及び前記第２タイミング間の差に基づいて前記可変遅延回路における前記可変時間を増大させることにより前記第２遅延時間を増大させ、これによって前記デッドタイムを減少させる
    、請求項１に記載のスイッチング装置。
  4. 　前記調整回路は第１調整回路であり、
    　前記スイッチング制御回路は、前記駆動制御信号のレベルの前記第２レベルから前記第１レベルへの変化に応答して、第３遅延時間を経てから前記第１トランジスタをターンオフさせる一方、第４遅延時間を経てから前記第２トランジスタをターンオンさせ、
    　前記スイッチング制御回路は、
    　前記第１ゲート信号に基づき前記第１トランジスタがターンオフする第３タイミングを検出する第３検出回路と、
    　前記第２ゲート信号に基づき前記第２トランジスタがターンオンする第４タイミングを検出する第４検出回路と、
    　前記第４遅延時間が前記第３遅延時間よりも長い第２基準状態を起点に、前記第３タイミング及び前記第４タイミング間の差に基づいて前記第３遅延時間及び前記第４遅延時間の内の少なくとも一方を変化させることにより、前記第１トランジスタのターンオフ及び前記第２トランジスタのターンオン間の第２デッドタイムを減少させるよう構成された第２調整回路と、を更に有する
    、請求項１に記載のスイッチング装置。
  5. 　前記第１トランジスタはＰチャネル型の電界効果トランジスタ又はＰチャネル型の絶縁ゲートバイポーラトランジスタであり、前記第２トランジスタはＮチャネル型の電界効果トランジスタ又はＮチャネル型の絶縁ゲートバイポーラトランジスタであり、
    　前記第２調整回路は、前記駆動制御信号の前記第１レベルへの変化から可変時間後にアクティブ信号を出力するよう構成された可変遅延回路を有し、
    　前記スイッチング制御回路は、前記アクティブ信号に基づき前記第２トランジスタのゲート電位を上昇させる前記第２ゲート信号を前記第２トランジスタに供給することで前記第２トランジスタをターンオンさせ、
    　前記第２調整回路は、前記第２基準状態を起点に、前記第３タイミング及び前記第４タイミング間の差に基づいて前記可変遅延回路における前記可変時間を減少させることにより前記第４遅延時間を減少させ、これによって前記第２デッドタイムを減少させる
    、請求項４に記載のスイッチング装置。
  6. 　前記第１トランジスタ及び前記第２トランジスタは、夫々に、Ｎチャネル型の電界効果トランジスタ又はＮチャネル型の絶縁ゲートバイポーラトランジスタであり、
    　前記スイッチング制御回路は、前記駆動制御信号をグランド電位を基準とするレベルから前記第１トランジスタ及び前記第２トランジスタ間の接続ノードの電位を基準とするレベルにレベルシフトすることで、シフト駆動制御信号を生成するよう構成されたレベルシフタを有し、前記駆動制御信号の前記第１レベルへの変化に基づく前記シフト駆動制御信号のレベル変化に応答して、前記第１トランジスタのゲート電位を低下させる前記第１ゲート信号を前記第１トランジスタに供給することにより前記第１トランジスタをターンオフさせ、
    　前記第２調整回路は、前記駆動制御信号の前記第１レベルへの変化から可変時間後にアクティブ信号を出力するよう構成された可変遅延回路を有し、
    　前記スイッチング制御回路は、前記アクティブ信号に基づき前記第２トランジスタのゲート電位を上昇させる前記第２ゲート信号を前記第２トランジスタに供給することにより前記第２トランジスタをターンオンさせ、
    　前記第２調整回路は、前記第２基準状態を起点に、前記第３タイミング及び前記第４タイミング間の差に基づいて前記可変遅延回路における前記可変時間を減少させることにより前記第４遅延時間を減少させ、これによって前記第２デッドタイムを減少させる
    、請求項４に記載のスイッチング装置。
  7. 　前記調整回路は第１調整回路であり、
    　前記スイッチング制御回路は、前記駆動制御信号のレベルの前記第２レベルから前記第１レベルへの変化に応答して、第３遅延時間を経てから前記第１トランジスタをターンオフさせる一方、第４遅延時間を経てから前記第２トランジスタをターンオンさせ、
    　前記スイッチング制御回路は、
    　前記第１ゲート信号に基づき前記第１トランジスタがターンオフする第３タイミングを検出する第３検出回路と、
    　前記第２ゲート信号に基づき前記第２トランジスタがターンオンする第４タイミングを検出する第４検出回路と、
    　前記第３タイミングを示す信号と、前記第４タイミングを示す信号と、前記第１トランジスタ及び前記第２トランジスタ間の接続ノードの電位に応じた信号と、に基づき、前記第１トランジスタのターンオフ及び前記第２トランジスタのターンオン間の第２デッドタイムを調整するよう構成された第２調整回路と、を更に有する
    、請求項１に記載のスイッチング装置。
  8. 　前記第１トランジスタはＰチャネル型の電界効果トランジスタ又はＰチャネル型の絶縁ゲートバイポーラトランジスタであり、前記第２トランジスタはＮチャネル型の電界効果トランジスタ又はＮチャネル型の絶縁ゲートバイポーラトランジスタであり、
    　前記第２調整回路は、前記駆動制御信号の前記第１レベルへの変化から可変時間後にアクティブ信号を出力するよう構成された可変遅延回路を有し、
    　前記スイッチング制御回路は、前記アクティブ信号に基づき前記第２トランジスタのゲート電位を上昇させる前記第２ゲート信号を前記第２トランジスタに供給することで前記第２トランジスタをターンオンさせ、
    　前記第２調整回路は、前記第３タイミングを示す信号と、前記第４タイミングを示す信号と、前記第１トランジスタ及び前記第２トランジスタ間の接続ノードの電位に応じた信号と、に基づき、前記可変時間の調整を通じて前記第４遅延時間を調整し、これによって前記第２デッドタイムを調整する
    、請求項７に記載のスイッチング装置。
  9. 　前記第１トランジスタ及び前記第２トランジスタは、夫々に、Ｎチャネル型の電界効果トランジスタ又はＮチャネル型の絶縁ゲートバイポーラトランジスタであり、
    　前記スイッチング制御回路は、前記駆動制御信号をグランド電位を基準とするレベルから前記第１トランジスタ及び前記第２トランジスタ間の接続ノードの電位を基準とするレベルにレベルシフトすることで、シフト駆動制御信号を生成するよう構成されたレベルシフタを有し、前記駆動制御信号の前記第１レベルへの変化に基づく前記シフト駆動制御信号のレベル変化に応答して、前記第１トランジスタのゲート電位を低下させる前記第１ゲート信号を前記第１トランジスタに供給することにより前記第１トランジスタをターンオフさせ、
    　前記第２調整回路は、前記駆動制御信号の前記第１レベルへの変化から可変時間後にアクティブ信号を出力するよう構成された可変遅延回路を有し、
    　前記スイッチング制御回路は、前記アクティブ信号に基づき前記第２トランジスタのゲート電位を上昇させる前記第２ゲート信号を前記第２トランジスタに供給することにより前記第２トランジスタをターンオンさせ、
    　前記第２調整回路は、前記第３タイミングを示す信号と、前記第４タイミングを示す信号と、前記第１トランジスタ及び前記第２トランジスタ間の接続ノードの電位に応じた信号と、に基づき、前記可変時間の調整を通じて前記第４遅延時間を調整し、これによって前記第２デッドタイムを調整する
    、請求項７に記載のスイッチング装置。
  10. 　請求項１～９の何れかに記載のスイッチング装置と、
    　前記第１トランジスタ及び前記第２トランジスタ間の接続ノードに生じる電圧を整流及び平滑化することで出力電圧を生成するよう構成された整流平滑回路と、を備え、
    　前記スイッチング装置は、前記出力電圧に応じた帰還電圧に基づき前記駆動制御信号を生成するよう構成された帰還制御回路を有する
    、ＤＣ／ＤＣコンバータ。
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