JP2022515022A - パワーエレクトロニクスコンバータのためのデッドタイム制御方法、およびこの方法を適用するための回路 - Google Patents
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Abstract
本発明は、デッドタイム制御方法（１００）であって、当該方法（１００）は、以下のステップを含み、すなわち、ＤＣリンク電圧と、出力電流と、出力電圧とを、ＡＤＣ（アナログ－デジタルコンバータ）によってデジタル値に変換するステップ（１０２）、ＡＤＣによって読み取られた値を使用して、適応的なヒステリシス電流制御のためのヒステリシス帯域を計算して、それぞれのサンプリング時間において帯域値を再計算することによって更新するステップ（１０３）、ヒステリシス帯域およびＩｒｅｆを使用して、ＩｒｅｆＨ値およびＩｒｅｆＬ値を計算するステップ（１０３ａ）、ヒステリシス電流制御によってＰＷＭ信号を生成するステップ（１０４）、ＶＰ，ＶＮとして２つの補助制御信号を生成するステップ（１０５）、ＶＰ＝１およびＶＮ＝０の領域では、デッドタイムをセットすることなくＴ１の駆動信号を印加し、かつＴ２の駆動信号を印加しないステップ（１０６）であって、なお、Ｔ１は、上側スイッチの導通期間であり、Ｔ２は、上側スイッチのスイッチオフ時間であって、かつ下側スイッチの導通期間である、ステップ（１０６）、ＶＰ＝０およびＶＮ＝１の領域では、デッドタイムをセットすることなくＴ２の駆動信号を印加し、かつＴ１の駆動信号を印加しないステップ（１０７）、ＶＰ＝１およびＶＮ＝１の領域では、デッドタイムをセットすることによってＴ１およびＴ２の駆動信号の印加するステップ（１０８）を含む、デッドタイム制御方法（１００）に関し、本発明は、この方法（１００）がパワーエレクトロニクスコンバータにおけるヒステリシス電流制御のために適用される回路（２，２’，２’’）にも関する。
Description
本発明は、パワーエレクトロニクスコンバータにおいて使用するためのデッドタイム制御方法と、この方法を実施するために開発された回路とに関する。
従来技術
課題の簡単な説明：
インバータにおける電流制御のために、ヒステリシス電流制御またはＰＷＭ（パルス幅変調）方法が使用されている。ヒステリシス電流制御方法では、インバータ電流は、基準電流を中心として定義された上側帯域内および下側帯域内に留まるように制御される。インバータの位相アームにおける素子の短絡を防止するために、信号同士の間にデッドタイムがセットされる。セットされたデッドタイムに起因して、電流がヒステリシス帯域を超えて広がる。この場合には、電流制御が中断される。
課題の簡単な説明：
インバータにおける電流制御のために、ヒステリシス電流制御またはＰＷＭ（パルス幅変調）方法が使用されている。ヒステリシス電流制御方法では、インバータ電流は、基準電流を中心として定義された上側帯域内および下側帯域内に留まるように制御される。インバータの位相アームにおける素子の短絡を防止するために、信号同士の間にデッドタイムがセットされる。セットされたデッドタイムに起因して、電流がヒステリシス帯域を超えて広がる。この場合には、電流制御が中断される。
従来技術の慣行：
インバータの位相アームにおける素子の短絡を防止するために、信号同士の間にデッドタイムがセットされる。半導体パワースイッチの駆動信号同士の間にセットする必要があるデッドタイムは、電流および電圧の制御における外乱につながる。この劣化を防止するために、デッドタイム補償方法が開発されてきた。ＰＷＭ方法でのデッドタイム補償は、文献および特許において広く議論されている。デッドタイム補償は、インバータ用途において傑出しており、出力電圧および出力電流の品質を改善する。位相アームにおける上側スイッチの駆動信号と下側スイッチの駆動信号との間にセットされたデッドタイムにより、インバータの出力電圧は、電流の極性に応じて所望の値とは異なってしまう。これを防止するために、電流の極性に応じた負荷率が、ＰＷＭ生成ステージでのデッドタイム量に応じて増加または低減される。
インバータの位相アームにおける素子の短絡を防止するために、信号同士の間にデッドタイムがセットされる。半導体パワースイッチの駆動信号同士の間にセットする必要があるデッドタイムは、電流および電圧の制御における外乱につながる。この劣化を防止するために、デッドタイム補償方法が開発されてきた。ＰＷＭ方法でのデッドタイム補償は、文献および特許において広く議論されている。デッドタイム補償は、インバータ用途において傑出しており、出力電圧および出力電流の品質を改善する。位相アームにおける上側スイッチの駆動信号と下側スイッチの駆動信号との間にセットされたデッドタイムにより、インバータの出力電圧は、電流の極性に応じて所望の値とは異なってしまう。これを防止するために、電流の極性に応じた負荷率が、ＰＷＭ生成ステージでのデッドタイム量に応じて増加または低減される。
ＰＷＭ方法におけるデッドタイムの文脈において、多数の研究が行われてきた。これらの研究は、デッドタイムの問題に関連しているが、ヒステリシス電流制御方法のために開発されたものではないので、本発明とは異なっている。［１］～［３］では、出力電流および電圧波形の歪みの問題を、デッドタイム補償技術によって除去しようとしている。［４］では、スナバ回路を使用してデッドタイム補償が行われた。［５］～［８］では、フィードバックおよびフィードフォワードを含むハイブリッド補償技術が提示されている。［９］および［１０］において提案された方法では、デッドタイムの影響が６次高調波成分を使用して補償された。［１１］～［１６］では、推定ベースのアプローチが提示されており、［１７］～［１９］では、予測的な電流制御におけるデッドタイムの影響が研究されている。［２０］および［２１］では、デッドタイム補償技術が、アナログ－デジタルコンバータを使用して測定されたパラメータを使用して実施された。［２２］～［２５］では、デッドタイム補償技術が、電力素子の寄生容量を考慮して実施された。［２６］～［２７］では、パルスベースのデッドタイム補償技術が適用されている。［２８］および［２９］では、放物線形電流制御方法に関するデッドタイムの影響が提示されている。［３０］および［３１］では、反復的なアプローチが提示されている。動的なデッドタイム最適化方法の、［３２］ではベクトルベースのアプローチ、［３３］ではＡＤＡＬＩＮＥベースのアプローチ、［３４］では可変スイッチング周波数ベースのアプローチ、［３５］では調整可能な補償係数を用いたアプローチ、［３６］および［３７］では３つの三角形を用いた正弦ＰＷＭベースのアプローチが実施されている。［３８］および［３９］には、論理回路を使用したデッドタイム補償技術が提示されている。［４０］において提案されている方法は、低コモンモード電圧に関して提示されている。［４１］では、デッドタイムの影響を、簡単な計算によって除去しようとしている。［４２］では、デッドタイム変調アルゴリズムを使用せずにＨ６トポロジを使用して研究が行われた。［４３］～［４６］では、デッドタイムの影響のための除去技術が提示されている。これらの方法は、回路によって電流の方向を特定することによりデッドタイムの影響を除去している。
ヒステリシス電流制御の文脈では、スイッチング周波数を一定に保ち、デッドタイムの問題を解決するための研究が文献において行われてきた。これらの研究は、本発明の提案と比較されたが、直接的な類似性は特定されなかった。［４７］では、システムの電流基準と、動的挙動と、過去の時間情報とを使用してスイッチング関数を定式化するための推定ベースの方法が開発された。この方法は、非常に複雑なハードウェアを含んでいる。計算は、アナログ回路によって行われる。多数のコンポーネントを使用するとコストが増加し、適用可能性が困難になり、かつ信頼性が低下する。［４８］では、ヒステリシス電流制御において周波数を一定に保つための数値制御方法が提示されている。この方法は、負荷パラメータと入力源とに適応する。デッドタイムの影響は、ＰＩコントローラによって補償される。［４９］～［５１］では、デッドタイムの影響を自動的に補償する数値方法が使用されている。［５２］および［５３］では、３レベルの単相インバータに関する研究が行われた。［５２］では、負荷パラメータに依存しない方法が提案されている。この方法では、ヒステリシスの上側帯域幅／下側帯域幅、電流誤差、およびスイッチング状態に応じて適切なスイッチング信号を取得して、デッドタイム補償なしでデッドタイムの影響を除去している。［５３］には、グリッドのゼロ交差点において周波数を安定させるための２つの技術が提示されている。これらの技術は、混合レベルのモデルと、推定ベースのサンプリングとである。混合レベルのモデルでは、ゼロ付近で３レベル状態から２レベル状態への遷移が行われる。推定ベースのサンプリングは、最も効果的なスイッチングを達成することを目的としている。［５４］では、ヒステリシス帯域でのスイッチング周波数およびサンプリング周波数の変化の影響が分析されている。固定的な帯域のヒステリシス電流制御の最大スイッチング周波数と最小スイッチング周波数との間の差は、デジタルコントローラのサンプリング周波数に依存する。しかし、ここではデッドタイムは無視されている。さらに、３相システムに関するいくつかの研究がなされている［５５］，［５６］。［５５］では、空間ベクトルベースのアプローチが提示されている。［５６］では、一定の周波数のヒステリシス電流制御のための負荷の逆起電力値に対するアプローチとして、平均インバータ出力電圧が使用されている。ここでは、デッドタイム遅延が計算され、この遅延を考慮して補償されている。
デッドタイムに基づいて付与された特許が存在する［５７］～［６１］。［５７］～［５９］では、デッドタイムを使用する必要性を残すことなく、グリッド接続されたインバータの昇圧・降圧モードのためのデッドタイム方法が提案されている。［６０］では、単純な論理回路を使用したデッドタイム除去方法が提示されている。方法［６１］では、グリッド電圧に応じた上側の制限および下側の制限、およびこれらの制限に従ってどのスイッチング信号が生成されるかが決定される。この目的のために使用される４つのスイッチのうちの２つは、高周波数においてアクティブであり、２つは、低周波数においてグリッドの正および負の交代に従ってアクティブである。
ヒステリシス電流制御方法では、電流が瞬時に制御される。ヒステリシス電流制御は、図１に図示された２レベルの電圧源インバータに示されている。この方法は、図１（ａ）のグリッド接続されたインバータのような用途のため、および図１（ｂ）のＵＰＳのような負荷を有する用途のために使用可能である。デッドタイムは、ヒステリシス電流制御方法に対して悪影響を及ぼす。ヒステリシス電流制御では、デッドタイムに起因して、インダクタンス電流を、定義されたヒステリシス帯域内に保持することができなくなる（図表１）。このことは、電流がヒステリシス帯域から出るとすぐに駆動信号を印加することができなくなり、特に電流が急激に変化する領域では、デッドタイムが続く限り、電流が同じ方向に流れ続けるという事実に起因する。セットされたデッドタイムに比例して、電流がヒステリシス帯域を超えて広がり、周波数の大きな変化量が発生する。
シミュレーションでは、デッドタイムがセットされている場合にヒステリシス制御装置がインダクタンス電流を帯域内に保つことができなくなっていることが見て取れる。図表２は、帯域が一定である場合の結果を示す。インダクタンス電流は、正の交代においては下側帯域から、負の交代においては上側帯域から出る。周波数の変化は、約１０ｋＨｚである。周波数範囲は、２ｋＨｚ～１２ｋＨｚである。
適応的なヒステリシス電流制御方法では、帯域を変化させることによってスイッチング周波数が一定に保たれる。この方法をインバータに適用すると、理論的に計算された帯域によって周波数が一定に保たれることが保証される。ただし、デッドタイムに起因して電流は、計算された帯域を超過し、周波数を一定に保つことができなくなる。
可変の帯域を適用することによって周波数を１０ｋＨｚで一定に保つことを目的とすると、図表３の結果が得られる。この場合にも、インダクタンス電流を帯域内に保つことはできない。周波数の変動は、かなり大きい。デッドタイムが存在しない場合にシミュレーションによって得られた周波数変化は、ｆｓｗ＿（ｒｅｆ）によって示されている。これによると、周波数制御は、深刻に悪化している。デッドタイムは、周波数を一定に保つことに対して悪影響を及ぼす。この課題を解決するために、図５の方法が開発された。
［１］J. W. Choi and S.-K. Sul, “A New - compensation Strategy Reducing Voltage Current Distortion in PWM VSI Systems Operating with Low Output Voltages,” IEEE Trans. Ind. Appl., vol. 31, no. 5, pp. 1001- 1008, Sep./Oct. 1995.
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発明の簡単な説明
本発明の目的は、パワーエレクトロニクス素子のためのデッドタイム制御方法と、この方法を実施するための回路とを提供することである。
本発明の目的は、パワーエレクトロニクス素子のためのデッドタイム制御方法と、この方法を実施するための回路とを提供することである。
本発明は、パワーエレクトロニクスコンバータにおけるヒステリシス電流制御のためのデッドタイム制御方法（１００）であって、当該方法（１００）は、以下のステップを含み、この方法では、スイッチ（Ｔ１およびＴ２）を含むアプリケーション回路が制御される。
・ＤＣリンク電圧と、出力電流と、出力電圧とを、ＡＤＣ（アナログ－デジタルコンバータ）によってデジタル値に変換するステップ（１０２）、
・ＡＤＣによって読み取られた値を使用して、適応的なヒステリシス電流制御(adaptive hysteresis current control)のためのヒステリシス帯域を計算して、それぞれのサンプリング時間において帯域値を再計算することによって更新するステップ（１０３）、
・ヒステリシス帯域およびＩｒｅｆを使用して、電流基準の上側帯域および下側帯域のＩｒｅｆＨ値およびＩｒｅｆＬ値を計算するステップ（１０３ａ）、
・ヒステリシス電流制御によってＰＷＭ信号を生成するステップ（１０４）、
・ＶＰ，ＶＮとして２つの補助制御信号を生成するステップ（１０５）、
・ＶＰ＝１およびＶＮ＝０の領域では、デッドタイムをセットすることなくＴ１の駆動信号を印加(apply)し、かつＴ２の駆動信号を印加せず、なお、Ｔ１は、上側スイッチの導通期間であり、Ｔ２は、上側スイッチのスイッチオフ期間であって、かつ下側スイッチの導通期間であり（１０６）、
・ＶＰ＝０およびＶＮ＝１の領域では、デッドタイムをセットすることなくＴ２の駆動信号を印加し、かつＴ１の駆動信号を印加せず（１０７）、
・ＶＰ＝１およびＶＮ＝１の領域では、デッドタイムをセットすることによってＴ１およびＴ２の駆動信号の印加するステップ（１０８）。
・ＤＣリンク電圧と、出力電流と、出力電圧とを、ＡＤＣ（アナログ－デジタルコンバータ）によってデジタル値に変換するステップ（１０２）、
・ＡＤＣによって読み取られた値を使用して、適応的なヒステリシス電流制御(adaptive hysteresis current control)のためのヒステリシス帯域を計算して、それぞれのサンプリング時間において帯域値を再計算することによって更新するステップ（１０３）、
・ヒステリシス帯域およびＩｒｅｆを使用して、電流基準の上側帯域および下側帯域のＩｒｅｆＨ値およびＩｒｅｆＬ値を計算するステップ（１０３ａ）、
・ヒステリシス電流制御によってＰＷＭ信号を生成するステップ（１０４）、
・ＶＰ，ＶＮとして２つの補助制御信号を生成するステップ（１０５）、
・ＶＰ＝１およびＶＮ＝０の領域では、デッドタイムをセットすることなくＴ１の駆動信号を印加(apply)し、かつＴ２の駆動信号を印加せず、なお、Ｔ１は、上側スイッチの導通期間であり、Ｔ２は、上側スイッチのスイッチオフ期間であって、かつ下側スイッチの導通期間であり（１０６）、
・ＶＰ＝０およびＶＮ＝１の領域では、デッドタイムをセットすることなくＴ２の駆動信号を印加し、かつＴ１の駆動信号を印加せず（１０７）、
・ＶＰ＝１およびＶＮ＝１の領域では、デッドタイムをセットすることによってＴ１およびＴ２の駆動信号の印加するステップ（１０８）。
この方法では、ステップ１０３において、すなわち、「ＡＤＣによって読み取られた値を使用して、適応的なヒステリシス電流制御のためのヒステリシス帯域を計算して、それぞれのサンプリング時間において帯域値を再計算することによって更新するステップ」において、ヒステリシス帯域は、以下の式：
ｈ＝（Ｔｐ・（ｍ２＋ｍｒｅｆ）・（ｍ１－ｍｒｅｆ））／（ｍ１＋ｍ２）と、ΔＩ＝ｈ／２とに従って計算され、なお、Ｔｐは、スイッチング周期であり、ΔＩは、ヒステリシス帯域であり、ｈは、電流の変動量であり、ｍ１は、時間ｔ１内のインダクタンス電流の勾配であり、ｍ２は、時間ｔ２内のインダクタンス電流の勾配の絶対値であり、ｍｒｅｆは、電流基準の勾配値である。
ｈ＝（Ｔｐ・（ｍ２＋ｍｒｅｆ）・（ｍ１－ｍｒｅｆ））／（ｍ１＋ｍ２）と、ΔＩ＝ｈ／２とに従って計算され、なお、Ｔｐは、スイッチング周期であり、ΔＩは、ヒステリシス帯域であり、ｈは、電流の変動量であり、ｍ１は、時間ｔ１内のインダクタンス電流の勾配であり、ｍ２は、時間ｔ２内のインダクタンス電流の勾配の絶対値であり、ｍｒｅｆは、電流基準の勾配値である。
さらに、この方法の「ＶＰ，ＶＮとして２つの補助制御信号を生成するステップ（１０５）」では、電流基準の下側帯域および上側帯域（すなわち、ＩｒｅｆＬおよびＩｒｅｆＨ）が正および負である領域を考慮して２つの補助制御信号（ＶＰ，ＶＮ）が生成される。
さらに、この方法の「ＶＰ，ＶＮとして２つの補助制御信号を生成するステップ（１０５）」において、上側帯域（ＩｒｅｆＨ）が正である場合には補助制御信号のうちの第１の補助制御信号（ＶＰ）が生成され、下側帯域（ＩｒｅｆＬ）が負である場合には補助制御信号のうちの第２の補助制御信号（ＶＮ）が生成される。
本発明はさらに、この方法（１００）を実施するためのデッドタイム制御回路（２または２’または２’’）であって、
当該デッドタイム制御回路（２または２’または２’’）は、プロセッサ（１０）を含み、プロセッサ（１０）は、読み取られた電圧および電流のアナログ値をデジタル値に変換し、ヒステリシス帯域幅値を計算して、それぞれのサンプリング時間において帯域幅値を再計算することによって更新し、電流基準（Ｉｒｅｆ）に／から帯域幅値を加算および減算することにより、上側帯域値および下側帯域値（ＩｒｅｆＨ，ＩｒｅｆＬ）を生成し、ヒステリシス帯域に対して相対的なＰＷＭ信号を生成し、上側帯域ＩｒｅｆＨが正である場合には一方がＶＰであり、かつ下側帯域ＩｒｅｆＬが負である場合には他方がＶＮであるように２つの補助制御信号を生成し、
当該デッドタイム制御回路（２または２’または２’’）は、ＰＷＭＨ＿およびＰＷＭＬ＿の駆動信号を生成する論理回路およびシミュレーション回路（１）を含む、
デッドタイム制御回路（２または２’または２’’）である。
当該デッドタイム制御回路（２または２’または２’’）は、プロセッサ（１０）を含み、プロセッサ（１０）は、読み取られた電圧および電流のアナログ値をデジタル値に変換し、ヒステリシス帯域幅値を計算して、それぞれのサンプリング時間において帯域幅値を再計算することによって更新し、電流基準（Ｉｒｅｆ）に／から帯域幅値を加算および減算することにより、上側帯域値および下側帯域値（ＩｒｅｆＨ，ＩｒｅｆＬ）を生成し、ヒステリシス帯域に対して相対的なＰＷＭ信号を生成し、上側帯域ＩｒｅｆＨが正である場合には一方がＶＰであり、かつ下側帯域ＩｒｅｆＬが負である場合には他方がＶＮであるように２つの補助制御信号を生成し、
当該デッドタイム制御回路（２または２’または２’’）は、ＰＷＭＨ＿およびＰＷＭＬ＿の駆動信号を生成する論理回路およびシミュレーション回路（１）を含む、
デッドタイム制御回路（２または２’または２’’）である。
このデッドタイム制御回路（２）は、デッドタイム制御回路（２）と、ＡＮＤゲート（２１１）と、トランジスタ（２２２）と、ＭＯＳＦＥＴ（２２３）と、抵抗（２２１）とを含む。このデッドタイム制御回路は、４つのＡＮＤゲート（２１１）と、２つのＮＰＮ型トランジスタ（２２２）と、１つのＭＯＳＦＥＴ（２２３）と、少なくとも８つの抵抗（２２１）とを含む。
このデッドタイム制御回路（２）は、他のデッドタイム制御回路と等価的に実行することもできる。等価のデッドタイム制御回路（２’または２’’または２’’’（２’’’のオプションは、図面には図示されていない））は、ＦＰＧＡおよび／またはＣＰＬＤおよび／またはＤＡＣおよび／またはコンパレータおよび／または論理素子から構成されている。
等価のデッドタイム制御回路（２’または２’’）は、抵抗（２２１）と、コンデンサ（２２５）と、ダイオード（２２４）と、ＮＯＴゲート（２１２）とを含む。
このデッドタイム制御方法では、出力電流のゼロ交差領域において下側スイッチのゲート信号と上側スイッチのゲート信号と間のデッドタイムをセットすることによって信号が生成され、この際、第１の補助制御信号（ＶＰ）はロジック１であり、第２の補助制御信号（ＶＮ）はロジック１であり、全てのパワースイッチ（Ｔ１およびＴ２）がスイッチングされる。
本発明による方法では、プロセッサが設けられており、当該プロセッサは、電圧および電流のアナログ値をデジタル値に変換し、ヒステリシス帯域幅値を計算して、それぞれのサンプリング時間において帯域幅値を再計算することによって更新し、ヒステリシス帯域に応じてＰＷＭ信号を生成し、ＰＷＭ信号が生成された後、上側帯域ＩｒｅｆＨが正である場合には第１の補助制御信号（ＶＰ）が生成され、下側帯域（ＩｒｅｆＬ）が負である場合には第２の補助制御信号（ＶＮ）が生成されるように２つの補助制御信号を生成し、電流基準（Ｉｒｅｆ）に／から帯域幅値を加算および減算することにより、上側帯域値および下側帯域値（ＩｒｅｆＨ，ＩｒｅｆＬ）を生成する。
本発明は、そのようなプロセッサがＮＯＴゲートによって接続された、２つのＡＮＤゲートから構成された回路でもあり、それにより、デッドタイム回路の入力部において使用され、それにより、再編成されたＰＷＭ駆動信号（ＰＷＭＨおよびＰＷＭＬ）を生成する。
この回路では、ＰＷＭＨ信号およびＰＷＭＬ信号が生成され、これらのＰＷＭＨ信号およびＰＷＭＬ信号は、出力電流が上側帯域（ＩｒｅｆＨ）を通過する場合にはＰＷＭロジック０になり、電流が下側帯域（ＩｒｅｆＬ）を通過する場合にはＰＷＭロジック１になるように、入力信号として再編成されたＰＷＭ信号である。
本発明は、前述の方法を実施するための、前述の回路の出力部に接続されるデッドタイム制御回路でもある。このデッドタイム制御回路は、４つのＡＮＤゲートと、２つのＮＰＮ型トランジスタと、１つのＭＯＳＦＥＴと、抵抗とを含み、パワーエレクトロニクスのアプリケーション回路にデッドタイムを追加するための駆動信号（ＰＷＭＨ＿およびＰＷＭＬ＿）を生成する。このデッドタイム制御回路では、上記の回路で生成されたＰＷＭ信号がＭＯＳＦＥＴの入力部に印加され、ＥＮ＿Ｌ信号が第１のＡＮＤゲートの入力端子に印加され、ＥＮ＿Ｈ信号が第４のＡＮＤゲートの入力端子に印加される。
このデッドタイム制御回路ではさらに、
・ＭＯＳＦＥＴの入力部に印加されるＰＷＭ信号が非アクティブである場合には、全てのＡＮＤゲートの出力はロジック０であり、この動作モードは、第４のＡＮＤゲートの端子に印加されるＥＮ＿Ｈ信号がロジック１であって、かつ第１のＡＮＤゲートの端子に印加されるＥＮ＿Ｌ信号がロジック０である場合に発生し、
・ＭＯＳＦＥＴの入力部に印加されるＰＷＭ信号がアクティブである場合には、
全てのＡＮＤゲートの出力はロジック０であり、この動作モードは、ＥＮ＿Ｈ信号がロジック０であって、かつＥＮ＿Ｌ信号がロジック１である場合に発生し、
・ＥＮ＿Ｈ信号がロジック１であって、かつＥＮ＿Ｌ信号がロジック１である場合には、ＰＷＭ信号がアクティブである間、第１の（Ｑ２）トランジスタが緩慢にオフになるので、第３のＡＮＤゲート（ＩＣ１Ｃ）の出力は、遅延を伴ってロジック１になり、ＰＷＭＨ＿駆動信号の立ち上がりエッジは、この遅延時間が続く限り、将来へとシフトされ、そして、ＰＷＭ信号がパッシブ状態に移行すると、導通モードにある第２のトランジスタ（Ｑ１）が遅延して遮断モードになり、第１の入力がロジック１である第２のＡＮＤゲート（ＩＣ１Ｂ）の他方の入力が、遅延を伴ってロジック１になり、したがって、ＰＷＭＬ＿駆動信号の立ち上がりエッジは、この遅延時間が続く限り、遅延され、出力電流のゼロ交差領域においてデッドタイムの追加が実施される。
このデッドタイム制御回路ではさらに、
・ＭＯＳＦＥＴの入力部に印加されるＰＷＭ信号が非アクティブである場合には、全てのＡＮＤゲートの出力はロジック０であり、この動作モードは、第４のＡＮＤゲートの端子に印加されるＥＮ＿Ｈ信号がロジック１であって、かつ第１のＡＮＤゲートの端子に印加されるＥＮ＿Ｌ信号がロジック０である場合に発生し、
・ＭＯＳＦＥＴの入力部に印加されるＰＷＭ信号がアクティブである場合には、
全てのＡＮＤゲートの出力はロジック０であり、この動作モードは、ＥＮ＿Ｈ信号がロジック０であって、かつＥＮ＿Ｌ信号がロジック１である場合に発生し、
・ＥＮ＿Ｈ信号がロジック１であって、かつＥＮ＿Ｌ信号がロジック１である場合には、ＰＷＭ信号がアクティブである間、第１の（Ｑ２）トランジスタが緩慢にオフになるので、第３のＡＮＤゲート（ＩＣ１Ｃ）の出力は、遅延を伴ってロジック１になり、ＰＷＭＨ＿駆動信号の立ち上がりエッジは、この遅延時間が続く限り、将来へとシフトされ、そして、ＰＷＭ信号がパッシブ状態に移行すると、導通モードにある第２のトランジスタ（Ｑ１）が遅延して遮断モードになり、第１の入力がロジック１である第２のＡＮＤゲート（ＩＣ１Ｂ）の他方の入力が、遅延を伴ってロジック１になり、したがって、ＰＷＭＬ＿駆動信号の立ち上がりエッジは、この遅延時間が続く限り、遅延され、出力電流のゼロ交差領域においてデッドタイムの追加が実施される。
このデッドタイム回路では、ＭＯＳＦＥＴ素子（Ｍ１）のゲートに第１の抵抗（Ｒ１）が接続されており、ドレイン端子に第２の抵抗（Ｒ２）が接続されており、（ＰＷＭ）信号は、第１の抵抗（Ｒ１）を介してＭＯＳＦＥＴ（Ｍ１）に印加され、ＶＣＣ信号は、第２の抵抗Ｒ２を介してＭＯＳＦＥＴ（Ｍ１）のドレインゲートに印加され、ＭＯＳＦＥＴ（Ｍ１）と第２の抵抗（Ｒ２）との間には、第１のＡＮＤゲート（ＩＣ１Ｄ）の一方の入力ピンが接続されており、この第１のＡＮＤゲート（ＩＣ１Ｄ）の他方の入力部（図３では参照符号１３によって示されている）には、第３の抵抗（Ｒ３）が接続されており、この第３の抵抗（Ｒ３）は、自身の他方の端子から接地されており、この入力部には、ＥＮ＿Ｌ信号も印加され、第１のＡＮＤ（ＩＣ１Ｄ）ゲートの出力部は、第２のＡＮＤゲート（ＩＣ１Ｂ）の第１の入力ピンに接続されており、第１のＡＮＤゲートの出力部にはさらに、別の抵抗（Ｒ５）を介して第１のＮＰＮ型トランジスタ（Ｑ２）が接続されており、このトランジスタ（Ｑ２）のコレクタ端子には、別の抵抗（Ｒ７）によってＶＣＣ電圧が供給され、エミッタ端子は、接地されており、この第１のトランジスタ（Ｑ２）のコレクタ端子には、第３のＡＮＤゲート（ＩＣ１Ｃ）の第１の入力部が接続されており、他方で、ＰＷＭ信号が、第４のＡＮＤゲート（ＩＣ１Ａ）の第１のピンに印加され、第２のピンには、ＥＮ＿Ｈ信号が印加され、この第２のピンはさらに、別の抵抗（Ｒ４）によってグラウンドに接続されており、この第４のＡＮＤゲートの出力部には、第３のＡＮＤゲート（ＩＣ１Ｃ）の第２の入力ピンが接続されており、この出力部には、別の抵抗（Ｒ６）を介して第２のＮＰＮ型トランジスタ（Ｑ１）が接続されており、この第２のトランジスタ（Ｑ１）のコレクタも、別の抵抗（Ｒ８）によってＶＣＣ電圧に接続されており、この第２のトランジスタ（Ｑ１）のエミッタも、グラウンドに接続されており、この第２のトランジスタ（Ｑ１）のコレクタには、第２のＡＮＤゲート（ＩＣ１Ｂ）の第２の入力ピンが接続されており、この回路では、第３のＡＮＤゲートの出力は、ＰＷＭＨ＿信号、すなわちアプリケーション回路のパワーエレクトロニクスのスイッチに印加される駆動信号を表しており、第２のＡＮＤゲートの出力は、同じアプリケーション回路における別のスイッチに印加される別の駆動信号ＰＷＭＬ＿を表している。
本発明は、上記の方法（１００）が使用される、前述のＰＷＭＨ信号を使用する他のデッドタイム制御回路でもあり、この回路は、この方法を適用するために以下のものから構成されており、すなわち、並列接続された抵抗とダイオード（２２４）とのグループから構成されており、この抵抗とダイオード（２２４）とから構成されたグループの入力部にはＰＷＭＨ信号が印加され、このグループの出力部は、コンデンサと、コンパレータの「＋」端子との両方に接続されており、「－」端子は、そのようなコンパレータの電源に接続されており、コンパレータの出力部には、ＮＯＴゲートを介してＡＮＤゲートの一方のピンが接続されており、このＡＮＤゲートの他方のピンは、ＰＷＭＬ信号に接続されており、このＡＮＤゲートからＰＷＭＬ＿信号が受信され、そしてまた、パワーエレクトロニクスのアプリケーション回路におけるゲート信号の立ち上がりエッジに対してデッドタイムをセットするために、コンデンサは、この回路においてＰＷＭＨがアクティブである場合には、ダイオードを介して急速に充電され、ＰＷＭＨが非アクティブである場合には、抵抗を介して緩慢に放電され、コンデンサが放電されている間、コンデンサの電圧値がコンパレータの負の入力部に接続されている電圧源の値を下回るまで、ＰＷＭＬ＿信号は生成されず、したがって、ＰＷＭＬ信号の立ち上がりエッジは、デッドタイムの持続時間が続く限り、遅延される。
本発明は、上記の方法（１００）が使用される、前述のＰＷＭＨ信号を使用する他のデッドタイム制御回路でもあり、この回路は、この方法を適用するために以下のものから構成されており、すなわち、並列接続された抵抗とダイオード（２２４）とのグループから構成されており、この抵抗とダイオード（２２４）とから構成されたグループの入力部にはＰＷＭＬ信号が印加され、このグループの出力部は、コンデンサと、コンパレータの「＋」端子との両方に接続されており、「－」端子は、そのようなコンパレータの電源に接続されており、コンパレータの出力部には、ＮＯＴゲートを介してＡＮＤゲートの一方のピンが接続されており、このＡＮＤゲートの他方のピンは、ＰＷＭＨ信号に接続されており、このＡＮＤゲートからＰＷＭＨ＿信号が受信され、そしてまた、パワーエレクトロニクスのアプリケーション回路におけるゲート信号の立ち上がりエッジに対してデッドタイムをセットするために、コンデンサは、この回路においてＰＷＭＬがアクティブである場合には、ダイオードを介して急速に充電され、ＰＷＭＬが非アクティブである場合には、抵抗を介して緩慢に放電され、コンデンサが放電されている間、コンデンサの電圧値がコンパレータの負の入力部に接続されている電圧源の値を下回るまで、ＰＷＭＨ＿信号は生成されず、したがって、ＰＷＭＨ信号の立ち上がりエッジは、デッドタイムの持続時間が続く限り、遅延される。
開発されたデッドタイム方法のおかげで、デッドタイムに起因する電流のオーバーフロー、および周波数を一定に保つことができないという問題が大幅に解決される。開発された方法は、非常に単純であり、デジタル回路またはアナログ回路によって簡単に実装可能である。
図面における参照符号の説明：
本発明を理解しやすくするために、添付図面の各部には個々に参照符号が付されており、対応する定義が以下に提供されている。
１．発明回路
２．デッドタイム制御回路
２’ デッドタイム制御回路
２’’ デッドタイム制御回路
３．アプリケーション回路
１０．プロセッサ
１２１．コンパレータ
１２２ ＤＡＣ
１２３ フリップフロップ
２１１ ＡＮＤゲート
２１２ ＮＯＴゲート
２２１ 抵抗
２２２ トランジスタ
２２３ ＭＯＳＦＥＴ
２２４ ダイオード
２２５ コンデンサ
２２６ コンパレータ
Ｙ：負荷
Ｖｓ：グリッド電圧
Ｌｆ：インバータ出力のフィルタインダクタンス
Ｃｆ：フィルタコンデンサ
Ｌｓ：グリッドのフィルタインダクタンス
Ｄ１およびＤ２：ダイオード
Ｔ１およびＴ２：スイッチ
ＡＤＣ：アナログ－デジタルコンバータ
ＣＡＰ：ＣＡＰＴＵＲＥユニット
ＤＳＰ：デジタル信号処理ユニット
アナログＨＣＣ：アナログヒステリシス電流制御
１００．デッドタイム制御方法
本発明を理解しやすくするために、添付図面の各部には個々に参照符号が付されており、対応する定義が以下に提供されている。
１．発明回路
２．デッドタイム制御回路
２’ デッドタイム制御回路
２’’ デッドタイム制御回路
３．アプリケーション回路
１０．プロセッサ
１２１．コンパレータ
１２２ ＤＡＣ
１２３ フリップフロップ
２１１ ＡＮＤゲート
２１２ ＮＯＴゲート
２２１ 抵抗
２２２ トランジスタ
２２３ ＭＯＳＦＥＴ
２２４ ダイオード
２２５ コンデンサ
２２６ コンパレータ
Ｙ：負荷
Ｖｓ：グリッド電圧
Ｌｆ：インバータ出力のフィルタインダクタンス
Ｃｆ：フィルタコンデンサ
Ｌｓ：グリッドのフィルタインダクタンス
Ｄ１およびＤ２：ダイオード
Ｔ１およびＴ２：スイッチ
ＡＤＣ：アナログ－デジタルコンバータ
ＣＡＰ：ＣＡＰＴＵＲＥユニット
ＤＳＰ：デジタル信号処理ユニット
アナログＨＣＣ：アナログヒステリシス電流制御
１００．デッドタイム制御方法
発明の詳細な説明
本発明による方法では、発明回路（１）およびデッドタイム制御回路（２または２’）が使用される。デッドタイム回路（２または２’）の入力部において使用されるＰＷＭ信号、ＰＷＭＨ信号、ＰＷＭＬ信号、およびＥＮ＿Ｌ信号、ＥＮ＿Ｈ信号は、発明回路（１）によって生成される。他方で、パワーエレクトロニクスコンバータ、例えば２レベルの電圧源インバータに印加されるＰＷＭＨ＿信号およびＰＷＭＬ＿信号は、デッドタイム回路（２または２’）において生成される。
本発明による方法では、発明回路（１）およびデッドタイム制御回路（２または２’）が使用される。デッドタイム回路（２または２’）の入力部において使用されるＰＷＭ信号、ＰＷＭＨ信号、ＰＷＭＬ信号、およびＥＮ＿Ｌ信号、ＥＮ＿Ｈ信号は、発明回路（１）によって生成される。他方で、パワーエレクトロニクスコンバータ、例えば２レベルの電圧源インバータに印加されるＰＷＭＨ＿信号およびＰＷＭＬ＿信号は、デッドタイム回路（２または２’）において生成される。
アプリケーション回路（３）は、上側スイッチ（Ｔ１）が並列接続されたダイオード（Ｄ１）と、下側スイッチ（Ｔ２）が並列接続されたダイオード（Ｄ２）とを含む。２レベルのハーフブリッジインバータトポロジであるアプリケーション回路（３）の出力部には、グリッド電圧（Ｖｓ）と、インバータ出力のフィルタインダクタンス（Ｌｆ）、フィルタコンデンサ（Ｃｆ）、およびグリッドのフィルタインダクタンス（Ｌｓ）のような、フィルタコンポーネント（Ｌｆ，Ｃｆ，Ｌｓ）とが設けられている。グリッド電圧（Ｖｓ）のグラウンドは、入力部において直列接続されたＤＣリンクコンデンサ（２２５）の中間点に接続されている。ＤＣ入力電圧は、出力部において電力素子を介してＡＣ電圧（Ｖｏ）に変換される。方形波の形態であるインバータの出力部のＶｏ電圧は、フィルタ素子によって正弦波の形態に変換され、グリッド電圧（Ｖｓ）にエネルギが伝達される。
発明回路（１）は、プロセッサ（１０）と、２つのＡＮＤゲート（２１１）とから構成されており、プロセッサ（１０）は、ＮＯＴゲート（２１２）によってこれら２つのＡＮＤゲート（２１１）に接続されている。
プロセッサ（１０）は、アナログ部分およびデジタル部分を含む。デジタル部分には、デジタル信号処理部（ＤＳＰ）と、デジタル制御部とが設けられている。プロセッサ（１０）は、少なくとも１つのコンパレータ（１２１）と、少なくとも１つのＤＡＣ（デジタル－アナログ変換器）（１２２）と、少なくとも１つのフリップフロップ（１２３）とを含む。アナログ部分は、２つのコンパレータ（１２１）と、これらのコンパレータ（１２１）に接続されたＳＲフリップフロップ（１２３）とを含む。アナログ部分は、プロセッサにおけるアナログＨＣＣを実現する区域である。位相アームの制御は、アナログ部分によって提供されている。ＰＷＭ信号は、ＳＲフリップフロップ（１２３）の出力部から到来する。プロセッサ（１０）においてヒステリシス帯域を計算することによって、ＥＮ＿Ｈ（ＶＰ）信号およびＥＮ＿Ｌ（ＶＮ）信号が生成される。本方法において説明されている駆動信号（ＰＷＭＨ＿およびＰＷＭＬ＿）は、デッドタイム回路（２，２’，および２’’）の出力部において供給される。開発されたデッドタイム回路は、アナログ素子を用いて適用可能であるのみならず、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）またはＣＰＬＤ（コンプレックスプログラマブルロジックデバイス）を使用しても提供可能である。
デッドタイム制御回路（２）は、４つのＡＮＤゲート（２１１）と、２つのＮＰＮ型トランジスタ（２２２）と、１つのＭＯＳＦＥＴ（２２３）と、複数の抵抗（２２１）とを含む。この回路（２）では、ＭＯＳＦＥＴ素子（２２３）（Ｍ１）のゲートポートに第１の抵抗（Ｒ１）（２２１）が接続されており、ＭＯＳＦＥＴ（２２３）（Ｍ１）のドレインポートに第２の抵抗（Ｒ２）（２２１）が接続されている。ＰＷＭ信号は、第１の抵抗（Ｒ１）を介してＭＯＳＦＥＴ（Ｍ１）（２２３）に印加される。ＶＣＣ信号は、第２の抵抗（Ｒ２）（２２１）を介してＭＯＳＦＥＴ（Ｍ１）（２２３）のドレインポートに印加される。ＭＯＳＦＥＴ（Ｍ１）（２２３）と第２の抵抗（Ｒ２）との間には、第１のＡＮＤゲート（ＩＣ１Ｄ）（２１１）の一方の入力ピン（図３の参照符号１２によって示されている）が接続されている。この第１のＡＮＤゲート（ＩＣ１Ｄ）（２１１）の他方の入力ピン（図３では参照符号１３によって示されている）には、第３の抵抗（Ｒ３）（２２１）が接続されており、この第３の抵抗（Ｒ３）（２２１）は、自身の他方の端子から接地されている。この入力ピン（１３）にはさらに、ＥＮ＿Ｌ信号が印加される。この第１のＡＮＤゲート（ＩＣ１Ｄ）の出力部には、第２のＡＮＤゲート（ＩＣ１Ｂ）（２１１）の第１の入力ピン（４）が接続されている。第１のＡＮＤゲート（２１１）の出力部には、別の抵抗（Ｒ５）（２２１）を介して第１のＮＰＮ型トランジスタ（Ｑ２）（２２２）も接続されている。このトランジスタ（Ｑ２）（２２２）のコレクタ端子には、さらに別の抵抗（Ｒ７）（２２１）を介してＶＣＣ電圧が供給される。エミッタ端子は、接地されている。この第１のトランジスタ（Ｑ２）（２２２）のコレクタ端子には、第３のＡＮＤゲート（ＩＣ１Ｃ）（２１１）の第１の入力ピン（１０）が接続されている。
他方で、この回路（２）では、ＰＷＭ信号が、第４のＡＮＤゲート（ＩＣ１Ａ）（２１１）の第１のピン（１）に印加される。第２のピン（２）には、ＥＮ＿Ｈ信号も印加される。この第２のピンは、別の抵抗（Ｒ４）（２２１）を介してグラウンドにも接続されている。この第４のＡＮＤゲート（２１１）の出力部（３）には、第３のＡＮＤゲート（ＩＣ１Ｃ）の第２の入力ピン（９）が接続されている。この出力部（３）には、別の抵抗（Ｒ６）（２２１）を介して第２のＮＰＮ型トランジスタ（Ｑ１）（２２２）も接続されている。この第２のトランジスタ（Ｑ１）（２２２）のコレクタは、さらに別の抵抗（Ｒ８）（２１１）を介してＶＣＣ電圧に接続されている。この第２のトランジスタ（Ｑ１）（２２２）のエミッタも、グラウンドに接続されている。この第２のトランジスタ（Ｑ１）（２２２）のコレクタには、第２のＡＮＤゲート（ＩＣ１Ｂ）（２１１）の第２の入力ピン（５）が接続されている。
この回路（２）では、第３のＡＮＤゲート（２１１）の出力（８）は、ＰＷＭＨ＿信号を表している。第２のＡＮＤゲート（２１１）の出力（６）は、ＰＷＭＬ＿信号を表している。これらの２つの信号（ＰＷＭＨ＿およびＰＷＭＬ＿）は、ゲート信号（図１のＴ１およびＴ２スイッチのゲート信号）として、アプリケーション回路（３）（図１）のパワーエレクトロニクス素子（例えば、２レベルの電圧源インバータ）に印加される。図３のデッドタイム回路（２’’）に記載されている素子の入力ピンおよび出力ピンの数表現は、上記の各部のリストに記載されている参照符号とは無関係である。
図３では、プロセッサ（１０）においてＰＷＭ信号、ＥＮ＿Ｌ（すなわち、ＶＮ）信号、およびＥＮ＿Ｈ（すなわち、ＶＰ）信号が生成される。プロセッサ（１０）によって信号が生成された後、デッドタイム制御回路（２’’）は、以下のように機能する。すなわち、発明回路としてデッドタイム回路（２）が使用される前に、ＥＮ＿Ｈ（ＶＰ）信号がアクティブであって、かつＥＮ＿Ｌ（ＶＮ）信号がパッシブである状態（すなわち、出力電流の正の半周期の大部分）では、プロセッサ（１０）で生成されたＰＷＭ信号がアクティブになると、ＭＯＳＦＥＴ（２２３）がオンになり、ＥＮ＿Ｌ信号を入力として使用するＡＮＤゲート（ＩＣ１Ｄ）（２１１）の両方の入力信号も同様にロジック０になる。したがって、このＡＮＤゲート（ＩＣ１Ｄ）（２１１）の出力は０である。この結果として、トランジスタＱ２（２２２）は、遮断モードのままであり、ＡＮＤゲート（ＩＣ１Ｃ）（２１１）の一方の入力がロジック１になる。他方で、ロジック１であるＩＣ１Ｄの出力はＩＣ１Ｂの入力として直接的に使用されるので、ＩＣ１Ｂの一方の入力も同様にロジック１になる。なお、ＩＣ１Ｄは、第１のＡＮＤゲート（２１１）であり、ＩＣ１Ｂは、第２のＡＮＤゲート（２１１）である。そして今、ＩＣ１Ａなる名称のＡＮＤゲート（２１１）に目を向けると、ＰＷＭがアクティブであるので、このＡＮＤゲート（２１１）の一方の入力はロジック１であり、ＥＮ＿Ｈがアクティブであるので、他方の入力はロジック１である。結果として、ＩＣ１Ａの出力はロジック１である。したがって、ＨＸもロジック１であり、ＩＣ１Ｃなる名称の第３のＡＮＤゲート（２１１）の２つの入力が両方ともロジック１であるので、ＩＣ１Ｃの出力はハイであり、この信号が、２レベルのインバータの上側スイッチのゲート信号として使用される。他方で、ＩＣ１Ａなる名称のＡＮＤゲート（２１１）の出力がロジック１であるので、トランジスタＱ１（２２２）がオンになり、ＩＣ１Ｂなる名称のＡＮＤゲート（２１１）の他方の入力はロジック０になる。したがって、ＡＮＤゲートＩＣ１Ｂの出力は、ロジック０であり、２レベルのインバータの下側スイッチには信号が印加されない。ＰＷＭ信号が非アクティブである場合には、全てのＡＮＤゲート（２１１）の出力がロジック０であり、ゲート信号（図１のＴ１およびＴ２スイッチのゲート信号）は非アクティブである。この動作原理は、ＥＮ＿Ｈ＝１およびＥＮ＿Ｌ＝０の場合に実現される。
ＥＮ＿Ｈ＝０およびＥＮ＿Ｌ＝１（すなわち、出力電流の負の半周期の大部分）の場合について検討する。ＰＷＭ信号が非アクティブである場合には、ＡＮＤゲートＩＣ１Ｄ（２１１）の両方の入力はロジック１であり、このＡＮＤゲート（２１１）の出力はロジック１になる。結果として、トランジスタＱ２（２２２）がオンになり、ＡＮＤゲートＩＣ１Ｃ（２１１）の入力の一方がロジック０になる。ＡＮＤゲート（２１１）ＩＣ１Ｃ（２１１）の他方の入力をＨＸと名付けると、このＨＸ入力は、ＡＮＤゲートＩＣ１Ａ（２１１）の出力がロジック０であるのでロジック０である。したがって、ＡＮＤゲートＩＣ１Ｃ（２１１）の出力部にはロジック０信号が供給される。この信号は、インバータの上側スイッチ（Ｔ１）の信号であり、上側スイッチ（Ｔ１）のゲート信号（ＰＷＭＨ＿）が非アクティブであることを意味している。他方で、ＡＮＤゲートＩＣ１Ａ（２１１）の出力がロジック０であるので、トランジスタＱ１（２２２）は遮断状態であり、ＡＮＤゲートＩＣ１Ｂ（２１１）の一方の入力はロジック１になる。ＡＮＤゲートＩＣ１Ｂ（２１１）の他方の入力をＬＸと名付けると、このＬＸ入力も、ＡＮＤゲートＩＣ１Ｄ（２１１）の出力がロジック１であるのでロジック１である。結果として、ＡＮＤゲートＩＣ１Ｂ（２１１）の出力がロジック１になり、この場合、インバータの下側スイッチ（Ｔ２）のゲート信号（ＰＷＭＬ＿）がアクティブになる。ＰＷＭ信号がアクティブになると、全てのＡＮＤゲート（２１１）の出力がロジック０になり、この場合には、いずれのスイッチのゲート信号もアクティブにはならない。この動作原理は、ＥＮ＿Ｈ＝０およびＥＮ＿Ｌ＝１の場合に実現される。
最後に、ＥＮ＿Ｈ＝１およびＥＮ＿Ｌ＝１の場合（すなわち、出力電流のゼロ交差ゾーン付近）について検討する。ここでは、以下の状況について具体的に説明する必要がある。Ｑ１およびＱ２トランジスタ（２２２）が遮断モードになるのは緩慢であるので、本発明では、この作用がデッドタイムの追加として使用される。この範囲についての動作原理を明確にすると、すなわち、ＰＷＭ信号がアクティブである場合には、ＭＯＳＦＥＴ（Ｍ１）（２２３）がオンになり、ＡＮＤゲートＩＣ１Ｄ（２１１）の一方の入力がロジック０になる。結果として、ＡＮＤゲートＩＣ１Ｄの出力がロジック０になる。ＡＮＤゲートＩＣ１Ａ（２１１）の２つの入力が両方ともロジック１であるので、ＡＮＤゲートＩＣ１Ａ（２１１）の出力はロジック１である。ＰＷＭ信号が非アクティブである場合には、ＭＯＳＦＥＴ（Ｍ１）（２２３）が遮断状態になり、ＡＮＤゲートＩＣ１Ｄ（２１１）の２つの入力は両方ともロジック１であり、ＡＮＤゲートＩＣ１Ｄ（２１１）の出力はロジック１である。ＡＮＤゲートＩＣ１Ａ（２１１）の一方の入力がロジック０であるので、ＡＮＤゲートＩＣ１Ａ（２１１）の出力はロジック０である。ＰＷＭ信号のアクティブ状態およびパッシブ状態は、そのような結果になる。もう一度、ＰＷＭ信号のアクティブ状態について検討する。ＡＮＤゲートＩＣ１Ｃ（２１１）の２つの入力がロジック１である場合に、図１のインバータの上側スイッチ（Ｔ１）に印加されるべきＰＷＭＨ＿信号がアクティブになるという条件が可能となる。ここでは、ＰＷＭＨ＿信号に対してデッドタイムを追加する条件は、これまで導通状態であったトランジスタＱ２（２２２）が緩慢に遮断状態になるというトランジスタＱ２（２２２）の特性を利用して提供されている。トランジスタＱ２（２２２）は緩慢に遮断状態になるので、ＡＮＤゲートＩＣ１Ｃ（２１１）の出力は、遅延を伴ってロジック１になり、ＰＷＭＨ＿信号の立ち上がりエッジは、この遅延時間が続く限り、将来へと遅延される。同様にして、ＰＷＭ信号がパッシブ状態に移行すると、導通状態にあるトランジスタＱ１（２２２）が遅延してオフになり、一方の入力がロジック１であるＡＮＤゲートＩＣ１Ｂ（２１１）の他方の入力が、遅延を伴ってロジック１になる。したがって、ＰＷＭＬ＿信号の立ち上がりエッジは、この遅延が続く限り、遅延される。したがって、ゼロ交差ゾーンにおいて出力電流のデッドタイムを追加するプロセスは、このようにして提供されている。
本発明の対象となる方法（１００）は、以下のステップとして機能する。
・センサによってＤＣリンク電圧と、出力電流と、グリッド電圧とを読み取るステップ（１０１）、
・読み取られた電圧および電流のアナログ値をＡＤＣによってデジタル値に変換するステップ（１０２）、
・プロセッサ（１０）のデジタル部分により、適応的なヒステリシス電流制御のためのヒステリシス帯域を計算して、それぞれのサンプリング時間において帯域値を更新するステップ（１０３）、
・ヒステリシス帯域およびＩｒｅｆを使用して、ＩｒｅｆＨ値およびＩｒｅｆＬ値を計算するステップ（１０３ａ）、
・プロセッサ（１０）のデジタル部分により、ヒステリシス帯域に応じてＰＷＭ信号を生成するステップ（１０４）、
・ＰＷＭ信号が生成された後、電流基準の下側帯域および上側帯域（ＩｒｅｆＬおよびＩｒｅｆＨ）の正および負の領域を考慮して２つの補助制御信号を生成するステップ（１０５）、すなわち、上側帯域（ＩｒｅｆＨ）が正の状態にある場合には、補助制御信号のうちの第１の補助制御信号（ＶＰ）を生成し、下側帯域（ＩｒｅｆＬ）が負の状態にある場合には、補助制御信号のうちの第２の補助制御信号（ＶＮ）を生成するステップ（１０５）、
・電流（Ｉｒｅｆ）が正である領域では負の信号を印加せず、したがって、デッドタイムを適用することなく遅延なしで正の信号のみを印加するステップ（１０６）、
・同様にして、電流（Ｉｒｅｆ）が負である領域では正の信号を印加せず、したがって、デッドタイムなしで負の信号のみを生成するステップ（１０７）、
・第１の補助制御信号（ＶＰ）がロジック１であって、かつ第２の補助制御信号（ＶＮ）がロジック１である領域において、電流の上側帯域（ＩｒｅｆＨ）が正であって、かつ下側帯域が負である場合に、上側信号と下側信号との間のデッドタイムをセットすることにより信号を生成し、全てのスイッチ（Ｔ１およびＴ２）をスイッチングするステップ（１０８）。
・センサによってＤＣリンク電圧と、出力電流と、グリッド電圧とを読み取るステップ（１０１）、
・読み取られた電圧および電流のアナログ値をＡＤＣによってデジタル値に変換するステップ（１０２）、
・プロセッサ（１０）のデジタル部分により、適応的なヒステリシス電流制御のためのヒステリシス帯域を計算して、それぞれのサンプリング時間において帯域値を更新するステップ（１０３）、
・ヒステリシス帯域およびＩｒｅｆを使用して、ＩｒｅｆＨ値およびＩｒｅｆＬ値を計算するステップ（１０３ａ）、
・プロセッサ（１０）のデジタル部分により、ヒステリシス帯域に応じてＰＷＭ信号を生成するステップ（１０４）、
・ＰＷＭ信号が生成された後、電流基準の下側帯域および上側帯域（ＩｒｅｆＬおよびＩｒｅｆＨ）の正および負の領域を考慮して２つの補助制御信号を生成するステップ（１０５）、すなわち、上側帯域（ＩｒｅｆＨ）が正の状態にある場合には、補助制御信号のうちの第１の補助制御信号（ＶＰ）を生成し、下側帯域（ＩｒｅｆＬ）が負の状態にある場合には、補助制御信号のうちの第２の補助制御信号（ＶＮ）を生成するステップ（１０５）、
・電流（Ｉｒｅｆ）が正である領域では負の信号を印加せず、したがって、デッドタイムを適用することなく遅延なしで正の信号のみを印加するステップ（１０６）、
・同様にして、電流（Ｉｒｅｆ）が負である領域では正の信号を印加せず、したがって、デッドタイムなしで負の信号のみを生成するステップ（１０７）、
・第１の補助制御信号（ＶＰ）がロジック１であって、かつ第２の補助制御信号（ＶＮ）がロジック１である領域において、電流の上側帯域（ＩｒｅｆＨ）が正であって、かつ下側帯域が負である場合に、上側信号と下側信号との間のデッドタイムをセットすることにより信号を生成し、全てのスイッチ（Ｔ１およびＴ２）をスイッチングするステップ（１０８）。
本発明の対象となる方法（１００）では、１０２，１０３，１０４，１０５のステップは、プロセッサ（１０）によって処理される。
さらに、本発明の対象となる方法（１００）では、ＣＡＰＴＵＲＥ（ＣＡＰ）ユニットによりＰＷＭ信号を読み取ることによって周波数が測定される。
ＣＡＰＴＵＲＥ（ＣＡＰ）ユニットによりＰＷＭ信号を読み取ることによって周波数を測定するプロセスは、周波数を測定して方法の結果を確認するために実施される。
１０３のステップでは、適応的なヒステリシス電流制御を適用するために２つのコンパレータ（１２１）と、ＤＡＣ（デジタルアナログコンバータ）（１２２）と、１つのＳＲフリップフロップ（１２３）とが使用される。好ましい実施形態では、これらのコンポーネントがプロセッサ（１０）内に配置されている。ステップ１０３は、プロセッサ（１０）によって実施される。ステップ１０３の計算がどのようにして実施されるのかを、以下に定義する：
古典的なヒステリシス制御の可変周波数の問題を解決するためには帯域を制御することが必要である。スイッチング周波数を一定にするために、帯域を制御するための要件が図表４に記載されている。
一定のスイッチング周波数を提供する帯域値は、図表４に示されている定義を使用して数学的に得られる。帯域の計算において使用される変数は、以下に列挙されている：
Ｔｐ：スイッチング周期
ｔ１：上側スイッチの導通期間
ｔ２：上側スイッチのオフ期間であると同時に、下側スイッチの導通期間でもある期間
Δｉ１：時間ｔ１でのインダクタンス電流の増加
Δｉ２：時間ｔ２でのインダクタンス電流の減少
ｄｔ＊／ｄｔ：電流基準の導関数
：時間ｔ１での電流基準の増加
：時間ｔ２での電流基準の増加
ΔＩ：ヒステリシス帯域
ｈ：電流の変動量
ｍ１：時間ｔ１でのインダクタンス電流の勾配
ｍ２：時間ｔ２でのインダクタンス電流の勾配の絶対値
ｍｒｅｆ：電流基準の勾配
Ｔｐ：スイッチング周期
ｔ１：上側スイッチの導通期間
ｔ２：上側スイッチのオフ期間であると同時に、下側スイッチの導通期間でもある期間
Δｉ１：時間ｔ１でのインダクタンス電流の増加
Δｉ２：時間ｔ２でのインダクタンス電流の減少
ｄｔ＊／ｄｔ：電流基準の導関数
ΔＩ：ヒステリシス帯域
ｈ：電流の変動量
ｍ１：時間ｔ１でのインダクタンス電流の勾配
ｍ２：時間ｔ２でのインダクタンス電流の勾配の絶対値
ｍｒｅｆ：電流基準の勾配
一定の周期／周波数のためのｈの値を見つけるために、Ｔｐ＝ｔ１＋ｔ２の方程式では、時間ｔ１およびｔ２を、ｍ１，ｍ２，およびｍｒｅｆの勾配と、回路パラメータとに関して記述することができる。ｔ１範囲でのインダクタンス電流の増加量は、以下のようにして得られる：
ｔ１の範囲での電流基準の変化量は、以下のようになる：
以下の方程式は、方程式（１）および（４）を使用して得られる。
ｍ１ｔ１＝ｈ＋ｍｒｅｆｔ１ （５）
ｔ１＝ｈ／（ｍ１－ｍｒｅｆ） （６）
ｔ２を取得するためにも、同様の方法が使用される。
が得られる。ｔ２範囲での電流基準の変化量は、以下のようになる：
（７），（８），（１０）を使用して：
ｈ＝ｍ２ｔ２＋ｍｒｅｆｔ２ （１１）
ｔ２＝ｈ／（ｍ２＋ｍｒｅｆ） （１２）
が得られる。全周期は、方程式（６）および（１２）を使用して計算される。
Ｔｐ＝ｔ１＋ｔ２ （１３）
Ｔｐ＝ｈ／（ｍ１－ｍｒｅｆ）＋ｈ／（ｍ２－ｍｒｅｆ） （１４）
ここから、一定の周期のためのヒステリシス帯域は、以下のようになる：
ｈ＝Ｔｐ・（ｍ２＋ｍｒｅｆ）・（ｍ１－ｍｒｅｆ）／（ｍ１＋ｍ２） （１５）
がΔＩ＝ｈ／２として得られる。この得られた帯域値を電流基準に加算することにより、上側帯域値が得られ、この得られた帯域値を電流基準から減算することにより、下側帯域値が得られる。
ｍ１ｔ１＝ｈ＋ｍｒｅｆｔ１ （５）
ｔ１＝ｈ／（ｍ１－ｍｒｅｆ） （６）
ｔ２を取得するためにも、同様の方法が使用される。
ｈ＝ｍ２ｔ２＋ｍｒｅｆｔ２ （１１）
ｔ２＝ｈ／（ｍ２＋ｍｒｅｆ） （１２）
が得られる。全周期は、方程式（６）および（１２）を使用して計算される。
Ｔｐ＝ｔ１＋ｔ２ （１３）
Ｔｐ＝ｈ／（ｍ１－ｍｒｅｆ）＋ｈ／（ｍ２－ｍｒｅｆ） （１４）
ここから、一定の周期のためのヒステリシス帯域は、以下のようになる：
ｈ＝Ｔｐ・（ｍ２＋ｍｒｅｆ）・（ｍ１－ｍｒｅｆ）／（ｍ１＋ｍ２） （１５）
がΔＩ＝ｈ／２として得られる。この得られた帯域値を電流基準に加算することにより、上側帯域値が得られ、この得られた帯域値を電流基準から減算することにより、下側帯域値が得られる。
ステップ１０４では、ＰＷＭ信号を生成するためにプロセッサユニット（１０）、例えばマイクロプロセッサを使用することができる。
ステップ１０５で生成された制御信号は、図表５ではＶＰ信号およびＶＮ信号として示されている。
本発明の対象となる方法（１００）のステップ１０５においてＰＷＭ信号が生成された後、まず始めに、電流基準の下側帯域（ＩｒｅｆＬ）および上側帯域（ＩｒｅｆＨ）が正および負である領域を考慮して、図表５に示されているＶＰおよびＶＮとして２つの補助制御信号が生成される。ＶＰ信号は、上側帯域（ＩｒｅｆＨ）の正の状態を表している。換言すれば、信号ＶＰは、上側帯域が正の場合にはロジック１であって、かつ上側帯域が負の場合にはロジック０である信号である。ＶＮ信号は、下側帯域（ＩｒｅｆＬ）の負の状態を表している。換言すれば、信号ＶＮは、下側帯域が負の場合にはロジック１であって、かつ下側帯域が正の場合にはロジック０である信号である。これらの信号の目的は、電流が正である領域では負の信号を印加しないことであり、それにより、デッドタイムをセットすることなく遅延なしに正の信号のみを印加することである。同様にして、電流が負である領域では正の信号は印加されず、デッドタイムなしで負の信号のみが生成される。換言すれば、上側の電流基準（ＩｒｅｆＨ）が正である場合には、上側スイッチ（Ｔ１）および下側ダイオード（Ｄ２）のみが導通状態になるという理由から、上側スイッチ（Ｔ１）の信号にデッドタイムは追加されず、下側スイッチ（Ｔ２）には信号が印加されない。同様にして、下側の電流基準（ＩｒｅｆＬ）が負である場合には、下側スイッチ（Ｔ２）および上側ダイオード（Ｄ１）のみが導通状態になるという理由から、下側スイッチ（Ｔ２）の駆動信号にデッドタイムは追加されない。電流の上側帯域（ＩｒｅｆＨ）が正であって、かつ下側帯域（ＩｒｅｆＬ）が負である場合には、下側信号と上側信号との間にデッドタイムをセットすることにより信号が生成される。このようにして生成されるデッドタイムのおかげで、帯域外へのオーバーフローが防止され、周波数を一定に保つことが可能となる。
スイッチング周期内に電流の信号が正および負の両方になると、信号同士の間にデッドタイムがセットされ、両方のスイッチがスイッチングされる。この領域（すなわち、本発明によるデッドタイム回路（２）において、ＶＰ＝ロジック１およびＶＮ＝ロジック１である領域、またはＥＮ＿Ｈ＝ロジック１およびＥＮ＿Ｌ＝ロジック１である領域）は、電流の変化がさほど高速でない領域に相当する。したがって、この範囲では顕著なオーバーフローは発生せず、最後に生成されたゲート信号がスイッチ（Ｔ１ｖｅＴ２）に印加される（このゲート信号は、図３または図４のデッドタイム回路（２，２’，２’’）の出力部と、図１のアプリケーション回路（３）とに印加される。）
本発明では、プロセッサ（１０）は、ＶＰ信号およびＶＮ信号と、上側帯域値（ＩｒｅｆＨ）および下側帯域値（ＩｒｅｆＬ）とをさらに生成する。これらの上側帯域値および下側帯域値（ＩｒｅｆＨ，ＩｒｅｆＬ）は、電流基準（Ｉｒｅｆ）に帯域幅値を加算および減算することによって得られ、なお、帯域幅値は、計算によって求められる。適応的なヒステリシス電流制御では、この帯域値は、それぞれのサンプリング周期において計算および更新される。したがって、電流基準の１周期以内に可変の帯域値が取得される。このようにして、周波数が一定に保たれる。本発明による方法は、一定のヒステリシス帯域電流制御にも適用可能である。ただし、適用の際には周波数が一定であることが望まれるので、本明細書では、一定の周波数による適応的なヒステリシス電流制御がサンプリングされる。プロセッサのアナログ部分は、古典的なヒステリシス電流制御を実施するユニットである。出力電流が上側帯域（ＩｒｅｆＨ）を通過すると、ＰＷＭは０（ＰＷＭ＝０）になり、その一方で、電流が下側帯域（ＩｒｅｆＬ）を通過すると、ＰＷＭは１（ＰＷＭ＝１）になる。したがって、ＶＰ信号、ＶＮ信号、およびＰＷＭ信号は、プロセッサ（１０）によって生成される。ＰＷＭＨ信号およびＰＷＭＬ信号は、本発明の方法のおかげで得られる。ただし、出力電流のゼロ交差領域ではＶＰおよびＶＮの両方がロジック１になる。この場合には、上側スイッチ（Ｔ１）および下側スイッチ（Ｔ２）の両方がアプリケーション回路（３）においてアクティブに使用されることとなる。この場合には、スイッチの立ち上がりエッジにデッドタイムを追加する必要がある。ただし、このデッドタイムは、電流制御における本発明の方法に対して悪影響を及ぼさない。
方法（１００）が適用される他のデッドタイム回路（２’および２’’）（シミュレーションでも使用される）では、ゲート信号の立ち上がりエッジにデッドタイムを追加するプロセスは、抵抗（２２１）と、コンデンサ（２２５）と、ダイオード（２２４）とから構成された構造を用いて実施される。上側スイッチおよび下側スイッチのために、等価である２つの異なるデッドタイム回路（２’および２’’）が使用される。
図４ａのデッドタイム回路（２’）は、並列接続された抵抗（２２１）とダイオード（２２４）とを含む。このグループにはＰＷＭＨ信号が印加される。この抵抗（２２１）とダイオード（２２４）とから構成されたグループの出力部は、コンデンサ（２２５）と、コンパレータ（２２６）の＋端子との両方に接続されている。コンパレータ（２２６）の－端子は、電源に接続されている。電源は、接地されている。コンパレータ（２２６）の出力部は、ＮＯＴゲート（２１２）に接続されており、ＮＯＴゲート（２１２）の出力部は、ＡＮＤゲート（２１１）の入力部に接続されている。このＡＮＤゲート（２１１）の他方の入力部にはＰＷＭＬ信号が供給される。このＡＮＤゲート（２１１）の出力部からＰＷＭＬ＿信号が受信される。
図４ｂのデッドタイム回路（２’’）は、抵抗（２２１）とダイオード（２２４）とを並列に含む。このグループにはＰＷＭＬ信号が印加される。この抵抗（２２１）とダイオード（２２４）とから構成されたグループの出力部は、コンデンサ（２２５）と、コンパレータ（２２６）の＋端子との両方に接続されている。コンパレータ（２２６）の－端子は、電源に接続されている。電源は、接地されている。コンパレータ（２２６）の出力部は、ＮＯＴゲート（２１２）に接続されており、ＮＯＴゲート（２１２）の出力部は、ＡＮＤゲート（２１１）の入力部に接続されている。このＡＮＤゲート（２１１）の他方の入力部にはＰＷＭＨ信号が供給される。このＡＮＤゲート（２１１）の出力部からＰＷＭＨ＿信号が受信される。
図４ａのデッドタイム回路（２’）は、以下のように機能する。すなわち、ＰＷＭＬ＿信号が、アプリケーション回路（３）の下側スイッチ（Ｔ２）に印加される。この信号をアクティブにするためには、参照符号２１１が付されたＡＮＤゲート（２１１）の両方の入力がロジック１である必要がある。ＰＷＭＬは、デッドタイムを有さない信号を指す。本発明の目的は、この信号の立ち上がりエッジを、デッドタイムとしての持続時間が続く限り、シフトさせることである。したがって、この信号は、すでにロジック１である。ＡＮＤゲート（２１１）の他の入力をロジック１にするためには、コンパレータ（２２６）の出力がアクティブである必要がある。コンパレータ（２２６）の負の入力部には、定電圧源が設けられている。コンパレータ（２２６）の正の入力は、コンデンサ（２２５）の電圧である。このコンデンサは、ＰＷＭＨがアクティブである場合には、ダイオード（２２４）を介して急速に充電され、ＰＷＭＨが非アクティブである場合には、抵抗（２２１）を介して緩慢に放電される。コンデンサ（２２５）が放電されている間、コンデンサ（２２５）の電圧値がコンパレータ（２２６）の負の入力部に接続されている電圧源の値を下回るまで、ＰＷＭＬ＿信号は生成されない。したがって、ＰＷＭＬ信号の立ち上がりエッジは、デッドタイムが続く限り、遅延される。図４ｂの他方のデッドタイム回路（２’’）では、ＰＷＭＨ＿信号を生成するために同様のプロセスが実施される。結果として、スイッチ（Ｔ１，Ｔ２）のゲート信号がこのようにして得られる。
デッドタイムがない場合、シミュレーションによって得られる周波数変化は、ｆｓｗによって示されている。基準スイッチング周波数が一定であるように所望されている場合、換言すれば、ユーザが作動させたい周波数がｆｓｗ＿ｒｅｆ＝１０ｋＨｚである場合であって、かつデッドタイム方法がアクティブな場合において得られたシミュレーション結果が、図表６に示されている。ここでは、スイッチング周波数の変動は、非常に小さく見える。この実施形態では、方法（１００）は、２レベルの単相電圧源インバータに適用される。このようにして、デッドタイムの問題が格段に減少することが判明している。開発された方法（１００）は、３レベルのインバータおよびその他のパワーエレクトロニクスコンバータにも適用可能である。
本発明は、上記の実施形態には限定されておらず、当業者は、本発明の種々異なる実施形態を容易に導入することができる。これらの種々異なる実施形態は、特許請求の範囲によって請求される本発明の範囲内で考慮されるべきである。
Claims (9)
- パワーエレクトロニクスコンバータにおけるヒステリシス電流制御のためのデッドタイム制御方法（１００）であって、
ＤＣリンク電圧と、出力電流と、出力電圧とを、ＡＤＣ（アナログ－デジタルコンバータ）によってデジタル値に変換するステップ（１０２）と、
前記ＡＤＣによって読み取られた値を使用して、適応的なヒステリシス電流制御のためのヒステリシス帯域を計算して、それぞれのサンプリング時間において帯域値を再計算することによって更新するステップ（１０３）と、
前記ヒステリシス帯域およびＩｒｅｆを使用して、電流基準の上側帯域および下側帯域のＩｒｅｆＨ値およびＩｒｅｆＬ値を計算するステップ（１０３ａ）と、
ヒステリシス電流制御によってＰＷＭ信号を生成するステップ（１０４）と、
ＶＰ，ＶＮとして２つの補助制御信号を生成するステップ（１０５）と、
ＶＰ＝１およびＶＮ＝０の領域では、デッドタイムをセットすることなくＴ１の駆動信号を印加し、かつＴ２の駆動信号を印加しないステップ（１０６）であって、Ｔ１は、上側スイッチの導通期間であり、Ｔ２は、前記上側スイッチのスイッチオフ時間であって、かつ下側スイッチの導通期間である、ステップ（１０６）と、
ＶＰ＝０およびＶＮ＝１の領域では、デッドタイムをセットすることなくＴ２の駆動信号を印加し、かつＴ１の駆動信号を印加しないステップ（１０７）と、
ＶＰ＝１およびＶＮ＝１の領域では、デッドタイムをセットすることによってＴ１およびＴ２の駆動信号を印加するステップ（１０８）と、
を含む、方法（１００）。 - 前記ＡＤＣによって読み取られた値を使用して、適応的なヒステリシス電流制御のためのヒステリシス帯域を計算して、それぞれのサンプリング時間において帯域値を再計算することによって更新するステップ（１０３）において、前記ヒステリシス帯域は、以下の式：
ｈ＝Ｔｐ・（ｍ２＋ｍｒｅｆ）・（ｍ１－ｍｒｅｆ）／（ｍ１＋ｍ２）と、ΔＩ＝ｈ／２とに従って計算され、Ｔｐは、スイッチング周期であり、ΔＩは、ヒステリシス帯域であり、ｈは、電流の変動量であり、ｍ１は、時間ｔ１内のインダクタンス電流の勾配であり、ｍ２は、時間ｔ２内のインダクタンス電流の勾配の絶対値であり、ｍｒｅｆは、電流基準の勾配値である、
請求項１記載の方法（１００）。 - ２つの補助制御信号ＶＰ，ＶＮを生成する前記ステップ（１０５）は、前記ＰＷＭ信号が生成された後に実施され、
当該ステップ（１０５）では、前記電流基準の前記下側帯域および前記上側帯域（すなわち、ＩｒｅｆＬおよびＩｒｅｆＨ）が正および負である領域を考慮して前記２つの補助制御信号（ＶＰ，ＶＮ）が生成される、
請求項１または２記載の方法（１００）。 - ２つの補助制御信号ＶＰ，ＶＮを生成する前記ステップ（１０５）において、
前記上側帯域（ＩｒｅｆＨ）が正である場合には前記補助制御信号のうちの第１の補助制御信号（ＶＰ）が生成され、
前記下側帯域（ＩｒｅｆＬ）が負である場合には前記補助制御信号のうちの第２の補助制御信号（ＶＮ）が生成される、
請求項３記載の方法（１００）。 - 請求項１から４までいずれか１項記載の方法（１００）を適用するためのデッドタイム制御回路（２または２’または２’’）であって、
当該デッドタイム制御回路（２または２’または２’’）は、プロセッサ（１０）を含み、前記プロセッサ（１０）は、
読み取られた電圧および電流のアナログ値をデジタル値に変換し、
ヒステリシス帯域幅値を計算して、それぞれのサンプリング時間において前記帯域幅値を再計算することによって更新し、
電流基準（Ｉｒｅｆ）に／から前記帯域幅値を加算および減算することにより、上側帯域値および下側帯域値（ＩｒｅｆＨ，ＩｒｅｆＬ）を生成し、
ヒステリシス帯域に対して相対的なＰＷＭ信号を生成し、
前記上側帯域ＩｒｅｆＨが正である場合には一方がＶＰであり、かつ前記下側帯域ＩｒｅｆＬが負である場合には他方がＶＮであるように２つの補助制御信号を生成し、
当該デッドタイム制御回路（２または２’または２’’）は、ＰＷＭＨ＿およびＰＷＭＬ＿の駆動信号を生成する論理回路およびシミュレーション回路（１）を含む、
デッドタイム制御回路（２または２’または２’’）。 - ＡＮＤゲート（２１１）と、トランジスタ（２２２）と、ＭＯＳＦＥＴ（２２３）と、抵抗（２２１）とを含む、請求項５記載のデッドタイム制御回路（２）。
- ＦＰＧＡおよび／またはＣＰＬＤおよび／またはＤＡＣおよび／またはコンパレータおよび／または論理素子から構成されている、請求項５記載のデッドタイム制御回路（２’または２’’）。
- 抵抗（２２１）と、コンデンサ（２２５）と、ダイオード（２２４）と、ＮＯＴゲート（２１２）とを含む、請求項５記載のデッドタイム制御回路（２’または２’’）。
- ４つのＡＮＤゲート（２１１）と、２つのＮＰＮ型トランジスタ（２２２）と、１つのＭＯＳＦＥＴ（２２３）と、少なくとも８つの抵抗（２２１）とを含む、請求項５記載のデッドタイム制御回路（２）。
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