JP2022515022A - パワーエレクトロニクスコンバータのためのデッドタイム制御方法、およびこの方法を適用するための回路 - Google Patents

パワーエレクトロニクスコンバータのためのデッドタイム制御方法、およびこの方法を適用するための回路 Download PDF

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Abstract

本発明は、デッドタイム制御方法(100)であって、当該方法(100)は、以下のステップを含み、すなわち、DCリンク電圧と、出力電流と、出力電圧とを、ADC(アナログ-デジタルコンバータ)によってデジタル値に変換するステップ(102)、ADCによって読み取られた値を使用して、適応的なヒステリシス電流制御のためのヒステリシス帯域を計算して、それぞれのサンプリング時間において帯域値を再計算することによって更新するステップ(103)、ヒステリシス帯域およびIrefを使用して、IrefH値およびIrefL値を計算するステップ(103a)、ヒステリシス電流制御によってPWM信号を生成するステップ(104)、VP,VNとして2つの補助制御信号を生成するステップ(105)、VP=1およびVN=0の領域では、デッドタイムをセットすることなくT1の駆動信号を印加し、かつT2の駆動信号を印加しないステップ(106)であって、なお、T1は、上側スイッチの導通期間であり、T2は、上側スイッチのスイッチオフ時間であって、かつ下側スイッチの導通期間である、ステップ(106)、VP=0およびVN=1の領域では、デッドタイムをセットすることなくT2の駆動信号を印加し、かつT1の駆動信号を印加しないステップ(107)、VP=1およびVN=1の領域では、デッドタイムをセットすることによってT1およびT2の駆動信号の印加するステップ(108)を含む、デッドタイム制御方法(100)に関し、本発明は、この方法(100)がパワーエレクトロニクスコンバータにおけるヒステリシス電流制御のために適用される回路(2,2’,2’’)にも関する。

Description

本発明は、パワーエレクトロニクスコンバータにおいて使用するためのデッドタイム制御方法と、この方法を実施するために開発された回路とに関する。
従来技術
課題の簡単な説明:
インバータにおける電流制御のために、ヒステリシス電流制御またはPWM(パルス幅変調)方法が使用されている。ヒステリシス電流制御方法では、インバータ電流は、基準電流を中心として定義された上側帯域内および下側帯域内に留まるように制御される。インバータの位相アームにおける素子の短絡を防止するために、信号同士の間にデッドタイムがセットされる。セットされたデッドタイムに起因して、電流がヒステリシス帯域を超えて広がる。この場合には、電流制御が中断される。
従来技術の慣行:
インバータの位相アームにおける素子の短絡を防止するために、信号同士の間にデッドタイムがセットされる。半導体パワースイッチの駆動信号同士の間にセットする必要があるデッドタイムは、電流および電圧の制御における外乱につながる。この劣化を防止するために、デッドタイム補償方法が開発されてきた。PWM方法でのデッドタイム補償は、文献および特許において広く議論されている。デッドタイム補償は、インバータ用途において傑出しており、出力電圧および出力電流の品質を改善する。位相アームにおける上側スイッチの駆動信号と下側スイッチの駆動信号との間にセットされたデッドタイムにより、インバータの出力電圧は、電流の極性に応じて所望の値とは異なってしまう。これを防止するために、電流の極性に応じた負荷率が、PWM生成ステージでのデッドタイム量に応じて増加または低減される。
PWM方法におけるデッドタイムの文脈において、多数の研究が行われてきた。これらの研究は、デッドタイムの問題に関連しているが、ヒステリシス電流制御方法のために開発されたものではないので、本発明とは異なっている。[1]~[3]では、出力電流および電圧波形の歪みの問題を、デッドタイム補償技術によって除去しようとしている。[4]では、スナバ回路を使用してデッドタイム補償が行われた。[5]~[8]では、フィードバックおよびフィードフォワードを含むハイブリッド補償技術が提示されている。[9]および[10]において提案された方法では、デッドタイムの影響が6次高調波成分を使用して補償された。[11]~[16]では、推定ベースのアプローチが提示されており、[17]~[19]では、予測的な電流制御におけるデッドタイムの影響が研究されている。[20]および[21]では、デッドタイム補償技術が、アナログ-デジタルコンバータを使用して測定されたパラメータを使用して実施された。[22]~[25]では、デッドタイム補償技術が、電力素子の寄生容量を考慮して実施された。[26]~[27]では、パルスベースのデッドタイム補償技術が適用されている。[28]および[29]では、放物線形電流制御方法に関するデッドタイムの影響が提示されている。[30]および[31]では、反復的なアプローチが提示されている。動的なデッドタイム最適化方法の、[32]ではベクトルベースのアプローチ、[33]ではADALINEベースのアプローチ、[34]では可変スイッチング周波数ベースのアプローチ、[35]では調整可能な補償係数を用いたアプローチ、[36]および[37]では3つの三角形を用いた正弦PWMベースのアプローチが実施されている。[38]および[39]には、論理回路を使用したデッドタイム補償技術が提示されている。[40]において提案されている方法は、低コモンモード電圧に関して提示されている。[41]では、デッドタイムの影響を、簡単な計算によって除去しようとしている。[42]では、デッドタイム変調アルゴリズムを使用せずにH6トポロジを使用して研究が行われた。[43]~[46]では、デッドタイムの影響のための除去技術が提示されている。これらの方法は、回路によって電流の方向を特定することによりデッドタイムの影響を除去している。
ヒステリシス電流制御の文脈では、スイッチング周波数を一定に保ち、デッドタイムの問題を解決するための研究が文献において行われてきた。これらの研究は、本発明の提案と比較されたが、直接的な類似性は特定されなかった。[47]では、システムの電流基準と、動的挙動と、過去の時間情報とを使用してスイッチング関数を定式化するための推定ベースの方法が開発された。この方法は、非常に複雑なハードウェアを含んでいる。計算は、アナログ回路によって行われる。多数のコンポーネントを使用するとコストが増加し、適用可能性が困難になり、かつ信頼性が低下する。[48]では、ヒステリシス電流制御において周波数を一定に保つための数値制御方法が提示されている。この方法は、負荷パラメータと入力源とに適応する。デッドタイムの影響は、PIコントローラによって補償される。[49]~[51]では、デッドタイムの影響を自動的に補償する数値方法が使用されている。[52]および[53]では、3レベルの単相インバータに関する研究が行われた。[52]では、負荷パラメータに依存しない方法が提案されている。この方法では、ヒステリシスの上側帯域幅/下側帯域幅、電流誤差、およびスイッチング状態に応じて適切なスイッチング信号を取得して、デッドタイム補償なしでデッドタイムの影響を除去している。[53]には、グリッドのゼロ交差点において周波数を安定させるための2つの技術が提示されている。これらの技術は、混合レベルのモデルと、推定ベースのサンプリングとである。混合レベルのモデルでは、ゼロ付近で3レベル状態から2レベル状態への遷移が行われる。推定ベースのサンプリングは、最も効果的なスイッチングを達成することを目的としている。[54]では、ヒステリシス帯域でのスイッチング周波数およびサンプリング周波数の変化の影響が分析されている。固定的な帯域のヒステリシス電流制御の最大スイッチング周波数と最小スイッチング周波数との間の差は、デジタルコントローラのサンプリング周波数に依存する。しかし、ここではデッドタイムは無視されている。さらに、3相システムに関するいくつかの研究がなされている[55],[56]。[55]では、空間ベクトルベースのアプローチが提示されている。[56]では、一定の周波数のヒステリシス電流制御のための負荷の逆起電力値に対するアプローチとして、平均インバータ出力電圧が使用されている。ここでは、デッドタイム遅延が計算され、この遅延を考慮して補償されている。
デッドタイムに基づいて付与された特許が存在する[57]~[61]。[57]~[59]では、デッドタイムを使用する必要性を残すことなく、グリッド接続されたインバータの昇圧・降圧モードのためのデッドタイム方法が提案されている。[60]では、単純な論理回路を使用したデッドタイム除去方法が提示されている。方法[61]では、グリッド電圧に応じた上側の制限および下側の制限、およびこれらの制限に従ってどのスイッチング信号が生成されるかが決定される。この目的のために使用される4つのスイッチのうちの2つは、高周波数においてアクティブであり、2つは、低周波数においてグリッドの正および負の交代に従ってアクティブである。
ヒステリシス電流制御方法では、電流が瞬時に制御される。ヒステリシス電流制御は、図1に図示された2レベルの電圧源インバータに示されている。この方法は、図1(a)のグリッド接続されたインバータのような用途のため、および図1(b)のUPSのような負荷を有する用途のために使用可能である。デッドタイムは、ヒステリシス電流制御方法に対して悪影響を及ぼす。ヒステリシス電流制御では、デッドタイムに起因して、インダクタンス電流を、定義されたヒステリシス帯域内に保持することができなくなる(図表1)。このことは、電流がヒステリシス帯域から出るとすぐに駆動信号を印加することができなくなり、特に電流が急激に変化する領域では、デッドタイムが続く限り、電流が同じ方向に流れ続けるという事実に起因する。セットされたデッドタイムに比例して、電流がヒステリシス帯域を超えて広がり、周波数の大きな変化量が発生する。
Figure 2022515022000002
図表1は、従来の方法におけるヒステリシス電流制御方法における駆動信号および電流変化を示すグラフである。
Figure 2022515022000003
図表2:従来の方法において一定のヒステリシス帯域が使用された場合に、デッドタイムの影響に起因して電流を帯域内に保持することができなくなっている状態、すなわち、電流が帯域から流出している状態を示すグラフ。
シミュレーションでは、デッドタイムがセットされている場合にヒステリシス制御装置がインダクタンス電流を帯域内に保つことができなくなっていることが見て取れる。図表2は、帯域が一定である場合の結果を示す。インダクタンス電流は、正の交代においては下側帯域から、負の交代においては上側帯域から出る。周波数の変化は、約10kHzである。周波数範囲は、2kHz~12kHzである。
適応的なヒステリシス電流制御方法では、帯域を変化させることによってスイッチング周波数が一定に保たれる。この方法をインバータに適用すると、理論的に計算された帯域によって周波数が一定に保たれることが保証される。ただし、デッドタイムに起因して電流は、計算された帯域を超過し、周波数を一定に保つことができなくなる。
Figure 2022515022000004
図表3:従来の方法において、適応的な(すなわち、可変の)ヒステリシス帯域を使用した場合に、電流を帯域内に保持することができなくなっている状態、すなわち、デッドタイムの影響に起因して電流が帯域を超えて流出している状態を示すグラフである。
可変の帯域を適用することによって周波数を10kHzで一定に保つことを目的とすると、図表3の結果が得られる。この場合にも、インダクタンス電流を帯域内に保つことはできない。周波数の変動は、かなり大きい。デッドタイムが存在しない場合にシミュレーションによって得られた周波数変化は、fsw_(ref)によって示されている。これによると、周波数制御は、深刻に悪化している。デッドタイムは、周波数を一定に保つことに対して悪影響を及ぼす。この課題を解決するために、図5の方法が開発された。
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[57]中国特許出願公開第106803684号明細書
[58]中国特許出願公開第106849177号明細書
[59]中国特許出願公開第106849731号明細書
[60]韓国特許第10-0347758号公報
[61]中国特許出願公開第104868775号明細書
発明の簡単な説明
本発明の目的は、パワーエレクトロニクス素子のためのデッドタイム制御方法と、この方法を実施するための回路とを提供することである。
本発明は、パワーエレクトロニクスコンバータにおけるヒステリシス電流制御のためのデッドタイム制御方法(100)であって、当該方法(100)は、以下のステップを含み、この方法では、スイッチ(TおよびT)を含むアプリケーション回路が制御される。
・DCリンク電圧と、出力電流と、出力電圧とを、ADC(アナログ-デジタルコンバータ)によってデジタル値に変換するステップ(102)、
・ADCによって読み取られた値を使用して、適応的なヒステリシス電流制御(adaptive hysteresis current control)のためのヒステリシス帯域を計算して、それぞれのサンプリング時間において帯域値を再計算することによって更新するステップ(103)、
・ヒステリシス帯域およびIrefを使用して、電流基準の上側帯域および下側帯域のIrefH値およびIrefL値を計算するステップ(103a)、
・ヒステリシス電流制御によってPWM信号を生成するステップ(104)、
・VP,VNとして2つの補助制御信号を生成するステップ(105)、
・VP=1およびVN=0の領域では、デッドタイムをセットすることなくTの駆動信号を印加(apply)し、かつTの駆動信号を印加せず、なお、Tは、上側スイッチの導通期間であり、Tは、上側スイッチのスイッチオフ期間であって、かつ下側スイッチの導通期間であり(106)、
・VP=0およびVN=1の領域では、デッドタイムをセットすることなくTの駆動信号を印加し、かつTの駆動信号を印加せず(107)、
・VP=1およびVN=1の領域では、デッドタイムをセットすることによってTおよびTの駆動信号の印加するステップ(108)。
この方法では、ステップ103において、すなわち、「ADCによって読み取られた値を使用して、適応的なヒステリシス電流制御のためのヒステリシス帯域を計算して、それぞれのサンプリング時間において帯域値を再計算することによって更新するステップ」において、ヒステリシス帯域は、以下の式:
h=(T・(m+mref)・(m-mref))/(m+m)と、ΔI=h/2とに従って計算され、なお、Tは、スイッチング周期であり、ΔIは、ヒステリシス帯域であり、hは、電流の変動量であり、mは、時間t内のインダクタンス電流の勾配であり、mは、時間t内のインダクタンス電流の勾配の絶対値であり、mrefは、電流基準の勾配値である。
さらに、この方法の「VP,VNとして2つの補助制御信号を生成するステップ(105)」では、電流基準の下側帯域および上側帯域(すなわち、IrefLおよびIrefH)が正および負である領域を考慮して2つの補助制御信号(VP,VN)が生成される。
さらに、この方法の「VP,VNとして2つの補助制御信号を生成するステップ(105)」において、上側帯域(IrefH)が正である場合には補助制御信号のうちの第1の補助制御信号(VP)が生成され、下側帯域(IrefL)が負である場合には補助制御信号のうちの第2の補助制御信号(VN)が生成される。
本発明はさらに、この方法(100)を実施するためのデッドタイム制御回路(2または2’または2’’)であって、
当該デッドタイム制御回路(2または2’または2’’)は、プロセッサ(10)を含み、プロセッサ(10)は、読み取られた電圧および電流のアナログ値をデジタル値に変換し、ヒステリシス帯域幅値を計算して、それぞれのサンプリング時間において帯域幅値を再計算することによって更新し、電流基準(Iref)に/から帯域幅値を加算および減算することにより、上側帯域値および下側帯域値(IrefH,IrefL)を生成し、ヒステリシス帯域に対して相対的なPWM信号を生成し、上側帯域IrefHが正である場合には一方がVPであり、かつ下側帯域IrefLが負である場合には他方がVNであるように2つの補助制御信号を生成し、
当該デッドタイム制御回路(2または2’または2’’)は、PWMH_およびPWML_の駆動信号を生成する論理回路およびシミュレーション回路(1)を含む、
デッドタイム制御回路(2または2’または2’’)である。
このデッドタイム制御回路(2)は、デッドタイム制御回路(2)と、ANDゲート(211)と、トランジスタ(222)と、MOSFET(223)と、抵抗(221)とを含む。このデッドタイム制御回路は、4つのANDゲート(211)と、2つのNPN型トランジスタ(222)と、1つのMOSFET(223)と、少なくとも8つの抵抗(221)とを含む。
このデッドタイム制御回路(2)は、他のデッドタイム制御回路と等価的に実行することもできる。等価のデッドタイム制御回路(2’または2’’または2’’’(2’’’のオプションは、図面には図示されていない))は、FPGAおよび/またはCPLDおよび/またはDACおよび/またはコンパレータおよび/または論理素子から構成されている。
等価のデッドタイム制御回路(2’または2’’)は、抵抗(221)と、コンデンサ(225)と、ダイオード(224)と、NOTゲート(212)とを含む。
このデッドタイム制御方法では、出力電流のゼロ交差領域において下側スイッチのゲート信号と上側スイッチのゲート信号と間のデッドタイムをセットすることによって信号が生成され、この際、第1の補助制御信号(VP)はロジック1であり、第2の補助制御信号(VN)はロジック1であり、全てのパワースイッチ(TおよびT)がスイッチングされる。
本発明による方法では、プロセッサが設けられており、当該プロセッサは、電圧および電流のアナログ値をデジタル値に変換し、ヒステリシス帯域幅値を計算して、それぞれのサンプリング時間において帯域幅値を再計算することによって更新し、ヒステリシス帯域に応じてPWM信号を生成し、PWM信号が生成された後、上側帯域IrefHが正である場合には第1の補助制御信号(VP)が生成され、下側帯域(IrefL)が負である場合には第2の補助制御信号(VN)が生成されるように2つの補助制御信号を生成し、電流基準(Iref)に/から帯域幅値を加算および減算することにより、上側帯域値および下側帯域値(IrefH,IrefL)を生成する。
本発明は、そのようなプロセッサがNOTゲートによって接続された、2つのANDゲートから構成された回路でもあり、それにより、デッドタイム回路の入力部において使用され、それにより、再編成されたPWM駆動信号(PWMHおよびPWML)を生成する。
この回路では、PWMH信号およびPWML信号が生成され、これらのPWMH信号およびPWML信号は、出力電流が上側帯域(IrefH)を通過する場合にはPWMロジック0になり、電流が下側帯域(IrefL)を通過する場合にはPWMロジック1になるように、入力信号として再編成されたPWM信号である。
本発明は、前述の方法を実施するための、前述の回路の出力部に接続されるデッドタイム制御回路でもある。このデッドタイム制御回路は、4つのANDゲートと、2つのNPN型トランジスタと、1つのMOSFETと、抵抗とを含み、パワーエレクトロニクスのアプリケーション回路にデッドタイムを追加するための駆動信号(PWMH_およびPWML_)を生成する。このデッドタイム制御回路では、上記の回路で生成されたPWM信号がMOSFETの入力部に印加され、EN_L信号が第1のANDゲートの入力端子に印加され、EN_H信号が第4のANDゲートの入力端子に印加される。
このデッドタイム制御回路ではさらに、
・MOSFETの入力部に印加されるPWM信号が非アクティブである場合には、全てのANDゲートの出力はロジック0であり、この動作モードは、第4のANDゲートの端子に印加されるEN_H信号がロジック1であって、かつ第1のANDゲートの端子に印加されるEN_L信号がロジック0である場合に発生し、
・MOSFETの入力部に印加されるPWM信号がアクティブである場合には、
全てのANDゲートの出力はロジック0であり、この動作モードは、EN_H信号がロジック0であって、かつEN_L信号がロジック1である場合に発生し、
・EN_H信号がロジック1であって、かつEN_L信号がロジック1である場合には、PWM信号がアクティブである間、第1の(Q2)トランジスタが緩慢にオフになるので、第3のANDゲート(IC1C)の出力は、遅延を伴ってロジック1になり、PWMH_駆動信号の立ち上がりエッジは、この遅延時間が続く限り、将来へとシフトされ、そして、PWM信号がパッシブ状態に移行すると、導通モードにある第2のトランジスタ(Q1)が遅延して遮断モードになり、第1の入力がロジック1である第2のANDゲート(IC1B)の他方の入力が、遅延を伴ってロジック1になり、したがって、PWML_駆動信号の立ち上がりエッジは、この遅延時間が続く限り、遅延され、出力電流のゼロ交差領域においてデッドタイムの追加が実施される。
このデッドタイム回路では、MOSFET素子(M1)のゲートに第1の抵抗(R1)が接続されており、ドレイン端子に第2の抵抗(R2)が接続されており、(PWM)信号は、第1の抵抗(R1)を介してMOSFET(M1)に印加され、VCC信号は、第2の抵抗R2を介してMOSFET(M1)のドレインゲートに印加され、MOSFET(M1)と第2の抵抗(R2)との間には、第1のANDゲート(IC1D)の一方の入力ピンが接続されており、この第1のANDゲート(IC1D)の他方の入力部(図3では参照符号13によって示されている)には、第3の抵抗(R3)が接続されており、この第3の抵抗(R3)は、自身の他方の端子から接地されており、この入力部には、EN_L信号も印加され、第1のAND(IC1D)ゲートの出力部は、第2のANDゲート(IC1B)の第1の入力ピンに接続されており、第1のANDゲートの出力部にはさらに、別の抵抗(R5)を介して第1のNPN型トランジスタ(Q2)が接続されており、このトランジスタ(Q2)のコレクタ端子には、別の抵抗(R7)によってVCC電圧が供給され、エミッタ端子は、接地されており、この第1のトランジスタ(Q2)のコレクタ端子には、第3のANDゲート(IC1C)の第1の入力部が接続されており、他方で、PWM信号が、第4のANDゲート(IC1A)の第1のピンに印加され、第2のピンには、EN_H信号が印加され、この第2のピンはさらに、別の抵抗(R4)によってグラウンドに接続されており、この第4のANDゲートの出力部には、第3のANDゲート(IC1C)の第2の入力ピンが接続されており、この出力部には、別の抵抗(R6)を介して第2のNPN型トランジスタ(Q1)が接続されており、この第2のトランジスタ(Q1)のコレクタも、別の抵抗(R8)によってVCC電圧に接続されており、この第2のトランジスタ(Q1)のエミッタも、グラウンドに接続されており、この第2のトランジスタ(Q1)のコレクタには、第2のANDゲート(IC1B)の第2の入力ピンが接続されており、この回路では、第3のANDゲートの出力は、PWMH_信号、すなわちアプリケーション回路のパワーエレクトロニクスのスイッチに印加される駆動信号を表しており、第2のANDゲートの出力は、同じアプリケーション回路における別のスイッチに印加される別の駆動信号PWML_を表している。
本発明は、上記の方法(100)が使用される、前述のPWMH信号を使用する他のデッドタイム制御回路でもあり、この回路は、この方法を適用するために以下のものから構成されており、すなわち、並列接続された抵抗とダイオード(224)とのグループから構成されており、この抵抗とダイオード(224)とから構成されたグループの入力部にはPWMH信号が印加され、このグループの出力部は、コンデンサと、コンパレータの「+」端子との両方に接続されており、「-」端子は、そのようなコンパレータの電源に接続されており、コンパレータの出力部には、NOTゲートを介してANDゲートの一方のピンが接続されており、このANDゲートの他方のピンは、PWML信号に接続されており、このANDゲートからPWML_信号が受信され、そしてまた、パワーエレクトロニクスのアプリケーション回路におけるゲート信号の立ち上がりエッジに対してデッドタイムをセットするために、コンデンサは、この回路においてPWMHがアクティブである場合には、ダイオードを介して急速に充電され、PWMHが非アクティブである場合には、抵抗を介して緩慢に放電され、コンデンサが放電されている間、コンデンサの電圧値がコンパレータの負の入力部に接続されている電圧源の値を下回るまで、PWML_信号は生成されず、したがって、PWML信号の立ち上がりエッジは、デッドタイムの持続時間が続く限り、遅延される。
本発明は、上記の方法(100)が使用される、前述のPWMH信号を使用する他のデッドタイム制御回路でもあり、この回路は、この方法を適用するために以下のものから構成されており、すなわち、並列接続された抵抗とダイオード(224)とのグループから構成されており、この抵抗とダイオード(224)とから構成されたグループの入力部にはPWML信号が印加され、このグループの出力部は、コンデンサと、コンパレータの「+」端子との両方に接続されており、「-」端子は、そのようなコンパレータの電源に接続されており、コンパレータの出力部には、NOTゲートを介してANDゲートの一方のピンが接続されており、このANDゲートの他方のピンは、PWMH信号に接続されており、このANDゲートからPWMH_信号が受信され、そしてまた、パワーエレクトロニクスのアプリケーション回路におけるゲート信号の立ち上がりエッジに対してデッドタイムをセットするために、コンデンサは、この回路においてPWMLがアクティブである場合には、ダイオードを介して急速に充電され、PWMLが非アクティブである場合には、抵抗を介して緩慢に放電され、コンデンサが放電されている間、コンデンサの電圧値がコンパレータの負の入力部に接続されている電圧源の値を下回るまで、PWMH_信号は生成されず、したがって、PWMH信号の立ち上がりエッジは、デッドタイムの持続時間が続く限り、遅延される。
開発されたデッドタイム方法のおかげで、デッドタイムに起因する電流のオーバーフロー、および周波数を一定に保つことができないという問題が大幅に解決される。開発された方法は、非常に単純であり、デジタル回路またはアナログ回路によって簡単に実装可能である。
aおよびbは、回路のトポロジ図であり、この回路の2つの異なる実施形態において、本発明の対象となる方法が適用される。本発明は、これらの実施形態(アプリケーション回路)における2レベルの電圧源インバータに適用される。 本発明の対象となる回路における、パルス幅調整された信号の生成と、生成された信号の、デッドタイム制御回路への印加とを示す概略図である。パルス幅調整された信号とは、PWM(パルス幅変調)信号、EN_L(すなわち、VN)信号、およびEN_H(すなわち、VP)信号である。この回路では、PWMH(Pulse-Width Modulation High)信号、PWML(Pulse-Width Modulation Low)信号も生成される。 本発明によるデッドタイム制御回路である。 aおよびbは、本発明の対象となる方法が適用される他のデッドタイム制御回路である。 本発明によるデッドタイム制御方法のフローチャートである。
図面における参照符号の説明:
本発明を理解しやすくするために、添付図面の各部には個々に参照符号が付されており、対応する定義が以下に提供されている。
1.発明回路
2.デッドタイム制御回路
2’ デッドタイム制御回路
2’’ デッドタイム制御回路
3.アプリケーション回路
10.プロセッサ
121.コンパレータ
122 DAC
123 フリップフロップ
211 ANDゲート
212 NOTゲート
221 抵抗
222 トランジスタ
223 MOSFET
224 ダイオード
225 コンデンサ
226 コンパレータ
Y:負荷
:グリッド電圧
:インバータ出力のフィルタインダクタンス
:フィルタコンデンサ
:グリッドのフィルタインダクタンス
およびD:ダイオード
およびT:スイッチ
ADC:アナログ-デジタルコンバータ
CAP:CAPTUREユニット
DSP:デジタル信号処理ユニット
アナログHCC:アナログヒステリシス電流制御
100.デッドタイム制御方法
発明の詳細な説明
本発明による方法では、発明回路(1)およびデッドタイム制御回路(2または2’)が使用される。デッドタイム回路(2または2’)の入力部において使用されるPWM信号、PWMH信号、PWML信号、およびEN_L信号、EN_H信号は、発明回路(1)によって生成される。他方で、パワーエレクトロニクスコンバータ、例えば2レベルの電圧源インバータに印加されるPWMH_信号およびPWML_信号は、デッドタイム回路(2または2’)において生成される。
アプリケーション回路(3)は、上側スイッチ(T)が並列接続されたダイオード(D)と、下側スイッチ(T)が並列接続されたダイオード(D)とを含む。2レベルのハーフブリッジインバータトポロジであるアプリケーション回路(3)の出力部には、グリッド電圧(V)と、インバータ出力のフィルタインダクタンス(L)、フィルタコンデンサ(C)、およびグリッドのフィルタインダクタンス(L)のような、フィルタコンポーネント(L,C,L)とが設けられている。グリッド電圧(V)のグラウンドは、入力部において直列接続されたDCリンクコンデンサ(225)の中間点に接続されている。DC入力電圧は、出力部において電力素子を介してAC電圧(V)に変換される。方形波の形態であるインバータの出力部のV電圧は、フィルタ素子によって正弦波の形態に変換され、グリッド電圧(V)にエネルギが伝達される。
発明回路(1)は、プロセッサ(10)と、2つのANDゲート(211)とから構成されており、プロセッサ(10)は、NOTゲート(212)によってこれら2つのANDゲート(211)に接続されている。
プロセッサ(10)は、アナログ部分およびデジタル部分を含む。デジタル部分には、デジタル信号処理部(DSP)と、デジタル制御部とが設けられている。プロセッサ(10)は、少なくとも1つのコンパレータ(121)と、少なくとも1つのDAC(デジタル-アナログ変換器)(122)と、少なくとも1つのフリップフロップ(123)とを含む。アナログ部分は、2つのコンパレータ(121)と、これらのコンパレータ(121)に接続されたSRフリップフロップ(123)とを含む。アナログ部分は、プロセッサにおけるアナログHCCを実現する区域である。位相アームの制御は、アナログ部分によって提供されている。PWM信号は、SRフリップフロップ(123)の出力部から到来する。プロセッサ(10)においてヒステリシス帯域を計算することによって、EN_H(VP)信号およびEN_L(VN)信号が生成される。本方法において説明されている駆動信号(PWMH_およびPWML_)は、デッドタイム回路(2,2’,および2’’)の出力部において供給される。開発されたデッドタイム回路は、アナログ素子を用いて適用可能であるのみならず、FPGA(フィールドプログラマブルゲートアレイ)またはCPLD(コンプレックスプログラマブルロジックデバイス)を使用しても提供可能である。
デッドタイム制御回路(2)は、4つのANDゲート(211)と、2つのNPN型トランジスタ(222)と、1つのMOSFET(223)と、複数の抵抗(221)とを含む。この回路(2)では、MOSFET素子(223)(M1)のゲートポートに第1の抵抗(R1)(221)が接続されており、MOSFET(223)(M1)のドレインポートに第2の抵抗(R2)(221)が接続されている。PWM信号は、第1の抵抗(R1)を介してMOSFET(M1)(223)に印加される。VCC信号は、第2の抵抗(R2)(221)を介してMOSFET(M1)(223)のドレインポートに印加される。MOSFET(M1)(223)と第2の抵抗(R2)との間には、第1のANDゲート(IC1D)(211)の一方の入力ピン(図3の参照符号12によって示されている)が接続されている。この第1のANDゲート(IC1D)(211)の他方の入力ピン(図3では参照符号13によって示されている)には、第3の抵抗(R3)(221)が接続されており、この第3の抵抗(R3)(221)は、自身の他方の端子から接地されている。この入力ピン(13)にはさらに、EN_L信号が印加される。この第1のANDゲート(IC1D)の出力部には、第2のANDゲート(IC1B)(211)の第1の入力ピン(4)が接続されている。第1のANDゲート(211)の出力部には、別の抵抗(R5)(221)を介して第1のNPN型トランジスタ(Q2)(222)も接続されている。このトランジスタ(Q2)(222)のコレクタ端子には、さらに別の抵抗(R7)(221)を介してVCC電圧が供給される。エミッタ端子は、接地されている。この第1のトランジスタ(Q2)(222)のコレクタ端子には、第3のANDゲート(IC1C)(211)の第1の入力ピン(10)が接続されている。
他方で、この回路(2)では、PWM信号が、第4のANDゲート(IC1A)(211)の第1のピン(1)に印加される。第2のピン(2)には、EN_H信号も印加される。この第2のピンは、別の抵抗(R4)(221)を介してグラウンドにも接続されている。この第4のANDゲート(211)の出力部(3)には、第3のANDゲート(IC1C)の第2の入力ピン(9)が接続されている。この出力部(3)には、別の抵抗(R6)(221)を介して第2のNPN型トランジスタ(Q1)(222)も接続されている。この第2のトランジスタ(Q1)(222)のコレクタは、さらに別の抵抗(R8)(211)を介してVCC電圧に接続されている。この第2のトランジスタ(Q1)(222)のエミッタも、グラウンドに接続されている。この第2のトランジスタ(Q1)(222)のコレクタには、第2のANDゲート(IC1B)(211)の第2の入力ピン(5)が接続されている。
この回路(2)では、第3のANDゲート(211)の出力(8)は、PWMH_信号を表している。第2のANDゲート(211)の出力(6)は、PWML_信号を表している。これらの2つの信号(PWMH_およびPWML_)は、ゲート信号(図1のTおよびTスイッチのゲート信号)として、アプリケーション回路(3)(図1)のパワーエレクトロニクス素子(例えば、2レベルの電圧源インバータ)に印加される。図3のデッドタイム回路(2’’)に記載されている素子の入力ピンおよび出力ピンの数表現は、上記の各部のリストに記載されている参照符号とは無関係である。
図3では、プロセッサ(10)においてPWM信号、EN_L(すなわち、VN)信号、およびEN_H(すなわち、VP)信号が生成される。プロセッサ(10)によって信号が生成された後、デッドタイム制御回路(2’’)は、以下のように機能する。すなわち、発明回路としてデッドタイム回路(2)が使用される前に、EN_H(VP)信号がアクティブであって、かつEN_L(VN)信号がパッシブである状態(すなわち、出力電流の正の半周期の大部分)では、プロセッサ(10)で生成されたPWM信号がアクティブになると、MOSFET(223)がオンになり、EN_L信号を入力として使用するANDゲート(IC1D)(211)の両方の入力信号も同様にロジック0になる。したがって、このANDゲート(IC1D)(211)の出力は0である。この結果として、トランジスタQ2(222)は、遮断モードのままであり、ANDゲート(IC1C)(211)の一方の入力がロジック1になる。他方で、ロジック1であるIC1Dの出力はIC1Bの入力として直接的に使用されるので、IC1Bの一方の入力も同様にロジック1になる。なお、IC1Dは、第1のANDゲート(211)であり、IC1Bは、第2のANDゲート(211)である。そして今、IC1Aなる名称のANDゲート(211)に目を向けると、PWMがアクティブであるので、このANDゲート(211)の一方の入力はロジック1であり、EN_Hがアクティブであるので、他方の入力はロジック1である。結果として、IC1Aの出力はロジック1である。したがって、HXもロジック1であり、IC1Cなる名称の第3のANDゲート(211)の2つの入力が両方ともロジック1であるので、IC1Cの出力はハイであり、この信号が、2レベルのインバータの上側スイッチのゲート信号として使用される。他方で、IC1Aなる名称のANDゲート(211)の出力がロジック1であるので、トランジスタQ1(222)がオンになり、IC1Bなる名称のANDゲート(211)の他方の入力はロジック0になる。したがって、ANDゲートIC1Bの出力は、ロジック0であり、2レベルのインバータの下側スイッチには信号が印加されない。PWM信号が非アクティブである場合には、全てのANDゲート(211)の出力がロジック0であり、ゲート信号(図1のTおよびTスイッチのゲート信号)は非アクティブである。この動作原理は、EN_H=1およびEN_L=0の場合に実現される。
EN_H=0およびEN_L=1(すなわち、出力電流の負の半周期の大部分)の場合について検討する。PWM信号が非アクティブである場合には、ANDゲートIC1D(211)の両方の入力はロジック1であり、このANDゲート(211)の出力はロジック1になる。結果として、トランジスタQ2(222)がオンになり、ANDゲートIC1C(211)の入力の一方がロジック0になる。ANDゲート(211)IC1C(211)の他方の入力をHXと名付けると、このHX入力は、ANDゲートIC1A(211)の出力がロジック0であるのでロジック0である。したがって、ANDゲートIC1C(211)の出力部にはロジック0信号が供給される。この信号は、インバータの上側スイッチ(T)の信号であり、上側スイッチ(T)のゲート信号(PWMH_)が非アクティブであることを意味している。他方で、ANDゲートIC1A(211)の出力がロジック0であるので、トランジスタQ1(222)は遮断状態であり、ANDゲートIC1B(211)の一方の入力はロジック1になる。ANDゲートIC1B(211)の他方の入力をLXと名付けると、このLX入力も、ANDゲートIC1D(211)の出力がロジック1であるのでロジック1である。結果として、ANDゲートIC1B(211)の出力がロジック1になり、この場合、インバータの下側スイッチ(T)のゲート信号(PWML_)がアクティブになる。PWM信号がアクティブになると、全てのANDゲート(211)の出力がロジック0になり、この場合には、いずれのスイッチのゲート信号もアクティブにはならない。この動作原理は、EN_H=0およびEN_L=1の場合に実現される。
最後に、EN_H=1およびEN_L=1の場合(すなわち、出力電流のゼロ交差ゾーン付近)について検討する。ここでは、以下の状況について具体的に説明する必要がある。Q1およびQ2トランジスタ(222)が遮断モードになるのは緩慢であるので、本発明では、この作用がデッドタイムの追加として使用される。この範囲についての動作原理を明確にすると、すなわち、PWM信号がアクティブである場合には、MOSFET(M1)(223)がオンになり、ANDゲートIC1D(211)の一方の入力がロジック0になる。結果として、ANDゲートIC1Dの出力がロジック0になる。ANDゲートIC1A(211)の2つの入力が両方ともロジック1であるので、ANDゲートIC1A(211)の出力はロジック1である。PWM信号が非アクティブである場合には、MOSFET(M1)(223)が遮断状態になり、ANDゲートIC1D(211)の2つの入力は両方ともロジック1であり、ANDゲートIC1D(211)の出力はロジック1である。ANDゲートIC1A(211)の一方の入力がロジック0であるので、ANDゲートIC1A(211)の出力はロジック0である。PWM信号のアクティブ状態およびパッシブ状態は、そのような結果になる。もう一度、PWM信号のアクティブ状態について検討する。ANDゲートIC1C(211)の2つの入力がロジック1である場合に、図1のインバータの上側スイッチ(T)に印加されるべきPWMH_信号がアクティブになるという条件が可能となる。ここでは、PWMH_信号に対してデッドタイムを追加する条件は、これまで導通状態であったトランジスタQ2(222)が緩慢に遮断状態になるというトランジスタQ2(222)の特性を利用して提供されている。トランジスタQ2(222)は緩慢に遮断状態になるので、ANDゲートIC1C(211)の出力は、遅延を伴ってロジック1になり、PWMH_信号の立ち上がりエッジは、この遅延時間が続く限り、将来へと遅延される。同様にして、PWM信号がパッシブ状態に移行すると、導通状態にあるトランジスタQ1(222)が遅延してオフになり、一方の入力がロジック1であるANDゲートIC1B(211)の他方の入力が、遅延を伴ってロジック1になる。したがって、PWML_信号の立ち上がりエッジは、この遅延が続く限り、遅延される。したがって、ゼロ交差ゾーンにおいて出力電流のデッドタイムを追加するプロセスは、このようにして提供されている。
本発明の対象となる方法(100)は、以下のステップとして機能する。
・センサによってDCリンク電圧と、出力電流と、グリッド電圧とを読み取るステップ(101)、
・読み取られた電圧および電流のアナログ値をADCによってデジタル値に変換するステップ(102)、
・プロセッサ(10)のデジタル部分により、適応的なヒステリシス電流制御のためのヒステリシス帯域を計算して、それぞれのサンプリング時間において帯域値を更新するステップ(103)、
・ヒステリシス帯域およびIrefを使用して、IrefH値およびIrefL値を計算するステップ(103a)、
・プロセッサ(10)のデジタル部分により、ヒステリシス帯域に応じてPWM信号を生成するステップ(104)、
・PWM信号が生成された後、電流基準の下側帯域および上側帯域(IrefLおよびIrefH)の正および負の領域を考慮して2つの補助制御信号を生成するステップ(105)、すなわち、上側帯域(IrefH)が正の状態にある場合には、補助制御信号のうちの第1の補助制御信号(VP)を生成し、下側帯域(IrefL)が負の状態にある場合には、補助制御信号のうちの第2の補助制御信号(VN)を生成するステップ(105)、
・電流(Iref)が正である領域では負の信号を印加せず、したがって、デッドタイムを適用することなく遅延なしで正の信号のみを印加するステップ(106)、
・同様にして、電流(Iref)が負である領域では正の信号を印加せず、したがって、デッドタイムなしで負の信号のみを生成するステップ(107)、
・第1の補助制御信号(VP)がロジック1であって、かつ第2の補助制御信号(VN)がロジック1である領域において、電流の上側帯域(IrefH)が正であって、かつ下側帯域が負である場合に、上側信号と下側信号との間のデッドタイムをセットすることにより信号を生成し、全てのスイッチ(TおよびT)をスイッチングするステップ(108)。
本発明の対象となる方法(100)では、102,103,104,105のステップは、プロセッサ(10)によって処理される。
さらに、本発明の対象となる方法(100)では、CAPTURE(CAP)ユニットによりPWM信号を読み取ることによって周波数が測定される。
CAPTURE(CAP)ユニットによりPWM信号を読み取ることによって周波数を測定するプロセスは、周波数を測定して方法の結果を確認するために実施される。
103のステップでは、適応的なヒステリシス電流制御を適用するために2つのコンパレータ(121)と、DAC(デジタルアナログコンバータ)(122)と、1つのSRフリップフロップ(123)とが使用される。好ましい実施形態では、これらのコンポーネントがプロセッサ(10)内に配置されている。ステップ103は、プロセッサ(10)によって実施される。ステップ103の計算がどのようにして実施されるのかを、以下に定義する:
古典的なヒステリシス制御の可変周波数の問題を解決するためには帯域を制御することが必要である。スイッチング周波数を一定にするために、帯域を制御するための要件が図表4に記載されている。
Figure 2022515022000005
図表4:一定の周波数によってヒステリシス電流制御を制御するための変数の定義
一定のスイッチング周波数を提供する帯域値は、図表4に示されている定義を使用して数学的に得られる。帯域の計算において使用される変数は、以下に列挙されている:
:スイッチング周期
:上側スイッチの導通期間
:上側スイッチのオフ期間であると同時に、下側スイッチの導通期間でもある期間
Δi:時間tでのインダクタンス電流の増加
Δi:時間tでのインダクタンス電流の減少
dt/dt:電流基準の導関数
Figure 2022515022000006
:時間tでの電流基準の増加
Figure 2022515022000007
:時間tでの電流基準の増加
ΔI:ヒステリシス帯域
h:電流の変動量
:時間tでのインダクタンス電流の勾配
:時間tでのインダクタンス電流の勾配の絶対値
ref:電流基準の勾配
一定の周期/周波数のためのhの値を見つけるために、T=t+tの方程式では、時間tおよびtを、m,m,およびmrefの勾配と、回路パラメータとに関して記述することができる。t範囲でのインダクタンス電流の増加量は、以下のようにして得られる:
Figure 2022515022000008
の範囲での電流基準の変化量は、以下のようになる:
Figure 2022515022000009
以下の方程式は、方程式(1)および(4)を使用して得られる。
=h+mref (5)
=h/(m-mref) (6)
を取得するためにも、同様の方法が使用される。
Figure 2022515022000010
が得られる。t範囲での電流基準の変化量は、以下のようになる:
Figure 2022515022000011
(7),(8),(10)を使用して:
h=m+mref (11)
=h/(m+mref) (12)
が得られる。全周期は、方程式(6)および(12)を使用して計算される。
=t+t (13)
=h/(m-mref)+h/(m-mref) (14)
ここから、一定の周期のためのヒステリシス帯域は、以下のようになる:
h=T・(m+mref)・(m-mref)/(m+m) (15)
がΔI=h/2として得られる。この得られた帯域値を電流基準に加算することにより、上側帯域値が得られ、この得られた帯域値を電流基準から減算することにより、下側帯域値が得られる。
ステップ104では、PWM信号を生成するためにプロセッサユニット(10)、例えばマイクロプロセッサを使用することができる。
ステップ105で生成された制御信号は、図表5ではVP信号およびVN信号として示されている。
本発明の対象となる方法(100)のステップ105においてPWM信号が生成された後、まず始めに、電流基準の下側帯域(IrefL)および上側帯域(IrefH)が正および負である領域を考慮して、図表5に示されているVPおよびVNとして2つの補助制御信号が生成される。VP信号は、上側帯域(IrefH)の正の状態を表している。換言すれば、信号VPは、上側帯域が正の場合にはロジック1であって、かつ上側帯域が負の場合にはロジック0である信号である。VN信号は、下側帯域(IrefL)の負の状態を表している。換言すれば、信号VNは、下側帯域が負の場合にはロジック1であって、かつ下側帯域が正の場合にはロジック0である信号である。これらの信号の目的は、電流が正である領域では負の信号を印加しないことであり、それにより、デッドタイムをセットすることなく遅延なしに正の信号のみを印加することである。同様にして、電流が負である領域では正の信号は印加されず、デッドタイムなしで負の信号のみが生成される。換言すれば、上側の電流基準(IrefH)が正である場合には、上側スイッチ(T)および下側ダイオード(D)のみが導通状態になるという理由から、上側スイッチ(T)の信号にデッドタイムは追加されず、下側スイッチ(T)には信号が印加されない。同様にして、下側の電流基準(IrefL)が負である場合には、下側スイッチ(T)および上側ダイオード(D)のみが導通状態になるという理由から、下側スイッチ(T)の駆動信号にデッドタイムは追加されない。電流の上側帯域(IrefH)が正であって、かつ下側帯域(IrefL)が負である場合には、下側信号と上側信号との間にデッドタイムをセットすることにより信号が生成される。このようにして生成されるデッドタイムのおかげで、帯域外へのオーバーフローが防止され、周波数を一定に保つことが可能となる。
スイッチング周期内に電流の信号が正および負の両方になると、信号同士の間にデッドタイムがセットされ、両方のスイッチがスイッチングされる。この領域(すなわち、本発明によるデッドタイム回路(2)において、VP=ロジック1およびVN=ロジック1である領域、またはEN_H=ロジック1およびEN_L=ロジック1である領域)は、電流の変化がさほど高速でない領域に相当する。したがって、この範囲では顕著なオーバーフローは発生せず、最後に生成されたゲート信号がスイッチ(TveT)に印加される(このゲート信号は、図3または図4のデッドタイム回路(2,2’,2’’)の出力部と、図1のアプリケーション回路(3)とに印加される。)
本発明では、プロセッサ(10)は、VP信号およびVN信号と、上側帯域値(IrefH)および下側帯域値(IrefL)とをさらに生成する。これらの上側帯域値および下側帯域値(IrefH,IrefL)は、電流基準(Iref)に帯域幅値を加算および減算することによって得られ、なお、帯域幅値は、計算によって求められる。適応的なヒステリシス電流制御では、この帯域値は、それぞれのサンプリング周期において計算および更新される。したがって、電流基準の1周期以内に可変の帯域値が取得される。このようにして、周波数が一定に保たれる。本発明による方法は、一定のヒステリシス帯域電流制御にも適用可能である。ただし、適用の際には周波数が一定であることが望まれるので、本明細書では、一定の周波数による適応的なヒステリシス電流制御がサンプリングされる。プロセッサのアナログ部分は、古典的なヒステリシス電流制御を実施するユニットである。出力電流が上側帯域(IrefH)を通過すると、PWMは0(PWM=0)になり、その一方で、電流が下側帯域(IrefL)を通過すると、PWMは1(PWM=1)になる。したがって、VP信号、VN信号、およびPWM信号は、プロセッサ(10)によって生成される。PWMH信号およびPWML信号は、本発明の方法のおかげで得られる。ただし、出力電流のゼロ交差領域ではVPおよびVNの両方がロジック1になる。この場合には、上側スイッチ(T)および下側スイッチ(T)の両方がアプリケーション回路(3)においてアクティブに使用されることとなる。この場合には、スイッチの立ち上がりエッジにデッドタイムを追加する必要がある。ただし、このデッドタイムは、電流制御における本発明の方法に対して悪影響を及ぼさない。
方法(100)が適用される他のデッドタイム回路(2’および2’’)(シミュレーションでも使用される)では、ゲート信号の立ち上がりエッジにデッドタイムを追加するプロセスは、抵抗(221)と、コンデンサ(225)と、ダイオード(224)とから構成された構造を用いて実施される。上側スイッチおよび下側スイッチのために、等価である2つの異なるデッドタイム回路(2’および2’’)が使用される。
図4aのデッドタイム回路(2’)は、並列接続された抵抗(221)とダイオード(224)とを含む。このグループにはPWMH信号が印加される。この抵抗(221)とダイオード(224)とから構成されたグループの出力部は、コンデンサ(225)と、コンパレータ(226)の+端子との両方に接続されている。コンパレータ(226)の-端子は、電源に接続されている。電源は、接地されている。コンパレータ(226)の出力部は、NOTゲート(212)に接続されており、NOTゲート(212)の出力部は、ANDゲート(211)の入力部に接続されている。このANDゲート(211)の他方の入力部にはPWML信号が供給される。このANDゲート(211)の出力部からPWML_信号が受信される。
図4bのデッドタイム回路(2’’)は、抵抗(221)とダイオード(224)とを並列に含む。このグループにはPWML信号が印加される。この抵抗(221)とダイオード(224)とから構成されたグループの出力部は、コンデンサ(225)と、コンパレータ(226)の+端子との両方に接続されている。コンパレータ(226)の-端子は、電源に接続されている。電源は、接地されている。コンパレータ(226)の出力部は、NOTゲート(212)に接続されており、NOTゲート(212)の出力部は、ANDゲート(211)の入力部に接続されている。このANDゲート(211)の他方の入力部にはPWMH信号が供給される。このANDゲート(211)の出力部からPWMH_信号が受信される。
図4aのデッドタイム回路(2’)は、以下のように機能する。すなわち、PWML_信号が、アプリケーション回路(3)の下側スイッチ(T)に印加される。この信号をアクティブにするためには、参照符号211が付されたANDゲート(211)の両方の入力がロジック1である必要がある。PWMLは、デッドタイムを有さない信号を指す。本発明の目的は、この信号の立ち上がりエッジを、デッドタイムとしての持続時間が続く限り、シフトさせることである。したがって、この信号は、すでにロジック1である。ANDゲート(211)の他の入力をロジック1にするためには、コンパレータ(226)の出力がアクティブである必要がある。コンパレータ(226)の負の入力部には、定電圧源が設けられている。コンパレータ(226)の正の入力は、コンデンサ(225)の電圧である。このコンデンサは、PWMHがアクティブである場合には、ダイオード(224)を介して急速に充電され、PWMHが非アクティブである場合には、抵抗(221)を介して緩慢に放電される。コンデンサ(225)が放電されている間、コンデンサ(225)の電圧値がコンパレータ(226)の負の入力部に接続されている電圧源の値を下回るまで、PWML_信号は生成されない。したがって、PWML信号の立ち上がりエッジは、デッドタイムが続く限り、遅延される。図4bの他方のデッドタイム回路(2’’)では、PWMH_信号を生成するために同様のプロセスが実施される。結果として、スイッチ(T,T)のゲート信号がこのようにして得られる。
Figure 2022515022000012
図表5:VP補助制御信号およびVN補助制御信号の生成
Figure 2022515022000013
図表6:デッドタイムの防止がアクティブである間におけるfsw_ref=10kHzおよびシミュレーション結果
デッドタイムがない場合、シミュレーションによって得られる周波数変化は、fswによって示されている。基準スイッチング周波数が一定であるように所望されている場合、換言すれば、ユーザが作動させたい周波数がfsw_ref=10kHzである場合であって、かつデッドタイム方法がアクティブな場合において得られたシミュレーション結果が、図表6に示されている。ここでは、スイッチング周波数の変動は、非常に小さく見える。この実施形態では、方法(100)は、2レベルの単相電圧源インバータに適用される。このようにして、デッドタイムの問題が格段に減少することが判明している。開発された方法(100)は、3レベルのインバータおよびその他のパワーエレクトロニクスコンバータにも適用可能である。
本発明は、上記の実施形態には限定されておらず、当業者は、本発明の種々異なる実施形態を容易に導入することができる。これらの種々異なる実施形態は、特許請求の範囲によって請求される本発明の範囲内で考慮されるべきである。

Claims (9)

  1. パワーエレクトロニクスコンバータにおけるヒステリシス電流制御のためのデッドタイム制御方法(100)であって、
    DCリンク電圧と、出力電流と、出力電圧とを、ADC(アナログ-デジタルコンバータ)によってデジタル値に変換するステップ(102)と、
    前記ADCによって読み取られた値を使用して、適応的なヒステリシス電流制御のためのヒステリシス帯域を計算して、それぞれのサンプリング時間において帯域値を再計算することによって更新するステップ(103)と、
    前記ヒステリシス帯域およびIrefを使用して、電流基準の上側帯域および下側帯域のIrefH値およびIrefL値を計算するステップ(103a)と、
    ヒステリシス電流制御によってPWM信号を生成するステップ(104)と、
    VP,VNとして2つの補助制御信号を生成するステップ(105)と、
    VP=1およびVN=0の領域では、デッドタイムをセットすることなくTの駆動信号を印加し、かつTの駆動信号を印加しないステップ(106)であって、Tは、上側スイッチの導通期間であり、Tは、前記上側スイッチのスイッチオフ時間であって、かつ下側スイッチの導通期間である、ステップ(106)と、
    VP=0およびVN=1の領域では、デッドタイムをセットすることなくTの駆動信号を印加し、かつTの駆動信号を印加しないステップ(107)と、
    VP=1およびVN=1の領域では、デッドタイムをセットすることによってTおよびTの駆動信号を印加するステップ(108)と、
    を含む、方法(100)。
  2. 前記ADCによって読み取られた値を使用して、適応的なヒステリシス電流制御のためのヒステリシス帯域を計算して、それぞれのサンプリング時間において帯域値を再計算することによって更新するステップ(103)において、前記ヒステリシス帯域は、以下の式:
    h=T・(m+mref)・(m-mref)/(m+m)と、ΔI=h/2とに従って計算され、Tは、スイッチング周期であり、ΔIは、ヒステリシス帯域であり、hは、電流の変動量であり、mは、時間t内のインダクタンス電流の勾配であり、mは、時間t内のインダクタンス電流の勾配の絶対値であり、mrefは、電流基準の勾配値である、
    請求項1記載の方法(100)。
  3. 2つの補助制御信号VP,VNを生成する前記ステップ(105)は、前記PWM信号が生成された後に実施され、
    当該ステップ(105)では、前記電流基準の前記下側帯域および前記上側帯域(すなわち、IrefLおよびIrefH)が正および負である領域を考慮して前記2つの補助制御信号(VP,VN)が生成される、
    請求項1または2記載の方法(100)。
  4. 2つの補助制御信号VP,VNを生成する前記ステップ(105)において、
    前記上側帯域(IrefH)が正である場合には前記補助制御信号のうちの第1の補助制御信号(VP)が生成され、
    前記下側帯域(IrefL)が負である場合には前記補助制御信号のうちの第2の補助制御信号(VN)が生成される、
    請求項3記載の方法(100)。
  5. 請求項1から4までいずれか1項記載の方法(100)を適用するためのデッドタイム制御回路(2または2’または2’’)であって、
    当該デッドタイム制御回路(2または2’または2’’)は、プロセッサ(10)を含み、前記プロセッサ(10)は、
    読み取られた電圧および電流のアナログ値をデジタル値に変換し、
    ヒステリシス帯域幅値を計算して、それぞれのサンプリング時間において前記帯域幅値を再計算することによって更新し、
    電流基準(Iref)に/から前記帯域幅値を加算および減算することにより、上側帯域値および下側帯域値(IrefH,IrefL)を生成し、
    ヒステリシス帯域に対して相対的なPWM信号を生成し、
    前記上側帯域IrefHが正である場合には一方がVPであり、かつ前記下側帯域IrefLが負である場合には他方がVNであるように2つの補助制御信号を生成し、
    当該デッドタイム制御回路(2または2’または2’’)は、PWMH_およびPWML_の駆動信号を生成する論理回路およびシミュレーション回路(1)を含む、
    デッドタイム制御回路(2または2’または2’’)。
  6. ANDゲート(211)と、トランジスタ(222)と、MOSFET(223)と、抵抗(221)とを含む、請求項5記載のデッドタイム制御回路(2)。
  7. FPGAおよび/またはCPLDおよび/またはDACおよび/またはコンパレータおよび/または論理素子から構成されている、請求項5記載のデッドタイム制御回路(2’または2’’)。
  8. 抵抗(221)と、コンデンサ(225)と、ダイオード(224)と、NOTゲート(212)とを含む、請求項5記載のデッドタイム制御回路(2’または2’’)。
  9. 4つのANDゲート(211)と、2つのNPN型トランジスタ(222)と、1つのMOSFET(223)と、少なくとも8つの抵抗(221)とを含む、請求項5記載のデッドタイム制御回路(2)。
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