WO2023067775A1 - Ｄｃ－ｄｃコンバータ - Google Patents

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勝 中村
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サンケン電気株式会社
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Definitions

  • the present invention relates to a dead-timeless DC/DC converter.
  • a buck-boost converter is used as a means of generating a stable output voltage from an unstable input power source such as a car battery.
  • an unstable input power source such as a car battery.
  • LSD low-side switching device
  • CMP comparator signal
  • a DC-DC converter 800 and a control circuit 810 shown in FIG. 8 provide a high side signal HSD and a low side signal LSD for controlling the output voltage Vo.
  • a comparator circuit CMP compares the voltage on the high side switching device S1 and references the switching node VSW to enable the low voltage components.
  • a comparator circuit CMP is clocked according to the edge of the signal turning on the high side driver Hd to sample the voltage on the high side switch and to generate a comparator signal V CMP indicating the polarity of the voltage on the high side switch. be.
  • control circuit 610 provides a delay time between turning off low side switching device S2 and turning on high side switching device S1 according to comparator signal V CMP to facilitate zero voltage switching.
  • a level shift circuit is included for providing a level shifted comparator signal from the comparator circuit CMP to the control circuit.
  • a dead time is set between the high side signal HSD and the low side signal LSD.
  • a current flows through the body diode of the switching device S2, causing a forward loss and causing a deterioration in efficiency.
  • the dead time period is essential to prevent short-circuiting between devices.
  • the higher the switching frequency of the DC-DC converter is set, the more the dead time period occupies the switching period. Paradoxically, the shorter the dead time period, the smaller the forward loss of the body diode and the higher the efficiency. In other words, it is ideal to operate without dead time.
  • an object of the present invention is to provide a DC-DC converter that can be operated without dead time.
  • a DC-DC converter for converting a DC input voltage into a predetermined output voltage, comprising: a first switching element; a second switching element; a control circuit for controlling the first switching element and the second switching element to turn on and off alternately so that the output voltage becomes a predetermined voltage; a first off detection circuit that detects turn-off of the switching element; and a second off detection circuit that detects turn-off of the second switching element, wherein any of the first switching element and the second switching element When one of the switching elements shifts from an off state to a turn-on state, the switching element is turned on based on an off signal from the first off-detection circuit or the second off-detection circuit that detects turn-off of the other switching element. do.
  • the present invention it is possible to drive the first switching element and the second switching element without providing dead time between the first switching element and the second switching element.
  • the loss generated in the body diode on the side of the switching element having a synchronous rectification function can be reduced as much as possible for driving.
  • FIG. 1 is a diagram showing a DC/DC converter configured with a SEPIC circuit according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing a first off detection circuit in the embodiment of the invention shown in FIG.
  • FIG. 3 is a diagram showing a second off detection circuit in the embodiment of the invention shown in FIG.
  • FIG. 4 is a sequence diagram showing the operation of each part in the embodiment of the present invention shown in FIGS. 1-3.
  • FIG. 5 is an application example according to an embodiment of the present invention, showing a step-down DC/DC converter.
  • FIG. 6 is a diagram showing a first off detection circuit in the embodiment of the invention shown in FIG.
  • FIG. 7 is a diagram showing a second off detection circuit in the embodiment of the invention shown in FIG. FIG.
  • FIG. 8 is a diagram showing a prior art DC-DC converter.
  • FIG. 9 is a sequence diagram for adjusting the dead time to a predetermined time in the prior art shown in FIG.
  • FIG. 10 is a table showing under what conditions the delay time is decreased or increased in the prior art shown in FIG.
  • FIG. 1 is a SEPIC converter 100 connected to a DC power supply E, comprising an inductor 1, a coupling capacitor 3, a second inductor 2, an N-channel MOSFET 4, a P-channel MOSFET 5, an output capacitor 6, an output load 7, and a SEPIC converter control circuit 110 .
  • the SEPIC converter control circuit 110 includes an error amplifier 8, a duty generator 9, a PWM signal generator 10, gate drivers 12 and 15, an AND circuit 11, an OR circuit 14, a first OFF detection circuit 13, a second OFF detection. It is composed of a circuit 16 .
  • the SEPIC converter 100 excites energy to the first inductor 2 and the second inductor 5 during the period when the N-channel MOSFET 4 is on and the P-channel MOSFET 5 is off, so that the N-channel MOSFET 4 is off and the P-channel MOSFET 5 is An output voltage Vo is generated by supplying excited energy to the output capacitor 6 and the output load 7 during the ON period.
  • the P-channel MOSFET 5 functions as a synchronous rectifier. Therefore, the time from after the N-channel MOSFET 4 is turned off to when the P-channel MOSFET 5 is turned on is the period during which the body diode of the P-channel MOSFET 5 flows. This period will generate the forward loss of the body diode.
  • FIG. 1 showing a DC/DC converter configured with SEPIC circuits according to an embodiment of the present invention.
  • An output voltage Vo is generated by turning on/off the N-channel MOSFET 4 and turning on/off the P-channel MOSFET 5 .
  • the error amplification unit 8 of the SEPIC converter control circuit 110 detects the output voltage Vo so that the output voltage becomes a predetermined value, and compares the output voltage Vo with a reference voltage (not shown). A signal is output to the duty generator 9 .
  • the duty generator 9 sets the on/off duty of the N-channel MOSFET 4 and the P-channel MOSFET 5 according to the input error signal, and outputs this to the PWM signal generator 10 .
  • the PWM signal generator outputs a pulse waveform Vpwm to one input terminal of AND circuit 11 and OR circuit 14 according to the received signal.
  • the output signal Voff2 from the second off detection circuit 16 is input to the other input terminal of the AND circuit 11 .
  • the output of the AND circuit 11 (signal V11) is connected to the gate of the N-channel MOSFET 4 via the gate driver 12.
  • FIG. Also, the output signal Voff1 from the first off detection circuit 13 is input to the other input terminal of the OR circuit 14 .
  • the output of the OR circuit 14 (signal V14) is connected to the gate of the P-channel MOSFET 5 via the gate driver 15.
  • FIG. A first off detection circuit 13 is connected to the gate and source of the N-channel MOSFET 4 .
  • the first off detection circuit 13 detects whether the N-channel MOSFET 4 is on or off based on the threshold voltage Vth1 between the gate and source of the N-channel MOSFET 4, and outputs it to the other input terminal of the OR circuit 14 as a Voff1 signal. This makes it possible to prevent the turn-on operation of the P-channel MOSFET 5 until it is determined that the N-channel MOSFET 4 is turned off.
  • a second off detection circuit 16 is connected to the gate and source of the P-channel MOSFET 5 .
  • the second off detection circuit 16 detects whether the P-channel MOSFET 5 is on or off based on the threshold voltage Vth2 between the gate and source of the P-channel MOSFET 5, and outputs it to the other input terminal of the AND circuit 11 as a Voff2 signal. This makes it possible to prevent the turn-on operation of the N-channel MOSFET 4 until it is determined that the P-channel MOSFET 5 is turned off.
  • FIG. 2 is a circuit diagram showing the first off detection circuit 13.
  • the first off detection circuit 13 is composed of a driver composed of a P-channel MOSFET 131 and an N-channel MOSFET 132 and an inverter circuit 133 that inverts the output signal.
  • the N-channel MOSFET 132 is a sense MOS formed on the same chip as the N-channel MOSFET 4 .
  • the N-channel MOSFET 4 and the N-channel MOSFET 132 have the same threshold value Vth1, which facilitates off detection.
  • the P-channel MOSFET 131 to which the gate and the drain of the N-channel MOSFET 132 are connected respectively constitutes the driver, there is an advantage that the threshold detection signal of the N-channel MOSFET 132 can be directly amplified.
  • the inverter circuit 133 also serves as a buffer for the driver output. With this configuration, it is possible to accurately and instantaneously detect the on/off state of the N-channel MOSFET 4 .
  • FIG. 3 is a circuit diagram showing the second off detection circuit 16.
  • the second off detection circuit 16 is composed of a driver composed of a P-channel MOSFET 161 and an N-channel MOSFET 162 and an inverter circuit 163 that inverts the output signal.
  • the P-channel MOSFET 161 is a sense MOS formed on the same chip as the P-channel MOSFET 5 .
  • the threshold Vth1 of the P-channel MOSFET 5 and the P-channel MOSFET 161 become the same, making it possible to facilitate OFF detection.
  • the N-channel MOSFET 162 to which the gate and the drain of the P-channel MOSFET 161 are connected respectively constitutes the driver, there is an advantage that the threshold detection signal of the P-channel MOSFET 161 can be directly amplified.
  • the inverter circuit 163 also serves as a buffer for the driver output. With this configuration, it is possible to accurately and instantaneously detect the ON/OFF state of the P-channel MOSFET 5 .
  • FIG. 4 is a sequence diagram showing the operation of each part in the embodiment of the present invention shown in FIGS. 1-3.
  • the operation of the SEPIC converter 100 of the embodiment of the present invention will be described with reference to FIG.
  • the gate voltage Vg2 (second MOSFET gate voltage) of the P-channel MOSFET 5 rises from zero V and reaches the threshold Vth2 at time t2, turning off the P-channel MOSFET 5.
  • the detection signal Voff2 of the second off detection circuit 16 outputs an H signal to the AND circuit 11 at this time t2. Since both input terminal voltages of the AND circuit 11 become H due to the signal Voff2, the output signal V11 outputs H.
  • the gate voltage of the N-channel MOSFET 4 rises, reaches the threshold Vth1 at time t3, and is turned on.
  • the period from time t2 to time t3 is the period during which the gate threshold voltages of the P-channel MOSFET 5 and the N-channel MOSFET 4 are less than or equal to or greater than the gate threshold voltages.
  • each MOSFET is switched on and off without being turned on at the same time, so that it is possible to switch on and off without setting a dead time.
  • the mode in which the N-channel MOSFET 4 is turned on and the P-channel MOSFET 5 is turned on is performed during the period from time t5 to t6.
  • the gate voltage (first MOSFET gate voltage) of the N-channel MOSFET 4 decreases, reaches the threshold Vth1 at time t5, and the N-channel MOSFET 4 is turned off.
  • the detection signal Voff1 of the first off detection circuit 13 outputs an L signal to the OR circuit 14 at time t5.
  • Both input terminal voltages of the OR circuit 14 become L due to this signal Voff1, so that the output signal V14 outputs L.
  • the gate voltage of the P-channel MOSFET 5 drops, reaches the threshold Vth2 at time t5, and is turned on.
  • the period from time t5 to time t6 is the period during which the gate threshold voltages of the N-channel MOSFET 4 and the P-channel MOSFET 5 are less than and equal to or greater than the gate threshold voltages. During this period, each MOSFET is switched on and off without being turned on at the same time, so that it is possible to switch on and off without setting a dead time. From the operation described above, it becomes possible to realize dead timeless operation.
  • An application example of the embodiment shown in FIG. 5 is configured by a step-down DC-DC converter for the SEPIC converter of FIG.
  • the step-down type DC-DC converter 500 shown in FIG. 5 controls the voltage ratio between the output voltage Vo and the input voltage Vin by the on/off duty of the first MOSFET 4b to perform constant voltage control on the output voltage Vo.
  • the second MOSFET 17 has a body diode that serves as a regenerative diode and has a synchronous rectification function.
  • the N-channel MOSFET 4b is the first MOSFET
  • the N-channel MOSFET 17 is the second MOSFET, and serves as a synchronous rectifier.
  • the first OFF detection circuit is changed to 13b shown in FIG. 6, and the second OFF detection circuit is changed to 16b shown in FIG. Become. Since the operations in FIGS. 6 and 7 are the same as those in FIG. 2, detailed description thereof will be omitted. Since the Voff1 signal of the first off detection circuit 13b is a signal based on the source potential of the first MOSFET, it is output via the level shift circuit 20 to the NOR circuit 14a.
  • connection of the N-channel MOSFET 4, which is the first MOSFET, is connected to the input power source side, so that power is supplied to the gate driver 12 and the like via the bootstrap 18.
  • the signal V11 from the AND circuit 11 is sent to the gate driver 12 via the level shift circuit 19.
  • the OR circuit 14 in FIG. 1 is changed to a NOR circuit 14a in FIG. 5 in order to invert the logic of the gate signal.
  • DC-DC converter 500 like SEPIC converter 100 in FIG. is sent, the other MOSFET will not turn on.
  • the driving power supply according to the present invention is suitable for use as a driving power supply for synchronous rectification elements of SEPIC converters. Therefore, it can be used as a power source for an in-vehicle device using this.

Abstract

ＤＣ－ＤＣコンバータをデッドタイムレスで駆動して変換効率を向上する。 【解決手段】　ＤＣ－ＤＣコンバータ１００は、第一のスイッチング素子４と第二のスイッチング素子５と、第一のスイッチング素子４と第二のスイッチング素子５とが交互にオンオフ駆動させて出力電圧が所定の電圧になるように制御を行わせる制御回路１１０を有し、制御回路１１０は、前記第一のスイッチング素子４のターンオフを検出する第一オフ検出回路１３と、第二のスイッチング素子のターンオフを検出する第二オフ検出回路１６と、を備え、第一のスイッチング素子４と第二のスイッチング素子５のいずれか一方がオフ状態からターンオン移行時に、他方のスイッチング素子のターンオフを検出する第一オフ検出回路１３または第二オフ検出回路１６のオフ信号を基に、該スイッチング素子をオン駆動させることを特徴とする。

Description

ＤＣ－ＤＣコンバータ
　本発明は、デッドタイムレスのＤＣ／ＤＣコンバータに関する。
　自動車のバッテリーなどの不安定な入力電源から安定した出力電圧を生成する手段として、昇降圧コンバータが使用されている。バッテリーの無駄な消耗を抑えるには電源回路の高効率化が必要であるが、図８に示すように、ＤＣ－ＤＣコンバータ（８００）及び制御回路（８１０）が、ハイサイド及びローサイドドライバ信号（ＨＳＤ、ＬＳＤ）を提供し、コンパレータ信号（ＣＭＰ）に従って、ローサイドスイッチングデバイス（Ｓ２）のターンオフとハイサイドスイッチングデバイス（Ｓ１）のターンオンとの間のデッドタイムの遅延時間を選択的に調整するように構成されたＤＣ－ＤＣコンバータが、特許文献１に開示されている。
ＪＰ２０１９－５１４３３０公報
　特許文献１は、図８に示すＤＣ－ＤＣコンバータ８００及び制御回路８１０が、出力電圧Ｖｏを制御するためのハイサイド信号ＨＳＤ及びローサイド信号ＬＳＤを提供する。コンパレータ回路ＣＭＰが、ハイサイドスイッチングデバイスＳ１の電圧を比較し、低電圧コンポーネントを使用可能にするためにスイッチングノードＶＳＷを参照する。コンパレータ回路ＣＭＰは、ハイサイドスイッチの電圧をサンプリングするため、及び、ハイサイドスイッチの電圧の極性を示すコンパレータ信号ＶＣＭＰを生成するために、ハイサイドドライバＨｄをオンにする信号のエッジに従ってクロックされる。図９および図１０に示すように制御回路６１０は、ゼロ電圧スイッチングを容易にするために、コンパレータ信号ＶＣＭＰに従って、ローサイドスイッチングデバイスＳ２のターンオフとハイサイドスイッチングデバイスＳ１のターンオンとの間の遅延時間を選択的に調整する。ここで、コンパレータ回路ＣＭＰから、レベルシフトされたコンパレータ信号を制御回路に提供するための、レベルシフト回路が含まれる。
しかし、図９に示すように、ハイサイド信号ＨＳＤ及びローサイド信号ＬＳＤとの間にデッドタイムが設定されている。しかしながら、ハイサイドスイッチングデバイスＳ１とローサイドスイッチングデバイスＳ２ともオフになるデッドタイムの時間に、スイッチングデバイスＳ２のボディダイオードに電流が流れて順方向損失が発生し、効率悪化の要因となっていた。デッドタイム期間は各デバイス間の短絡を防止するために必須であり、特にＤＣ－ＤＣコンバータのスイッチング周波数を高く設定するほど、スイッチング周期に占める割合が大きくなってしまう傾向にある。
逆説的に、デッドタイムの期間が短いほどボディダイオードの順方向損失が少なくなり効率は向上することになる。換言すれば、デッドタイムレスで動作させることが理想である。
上記問題に鑑み、本発明は、デッドタイムレスで動作させることができるＤＣ－ＤＣコンバータを提供することを課題とする。
上記課題を解決するために、本発明の一態様によれば、直流入力電圧を所定の出力電圧に変換するＤＣ－ＤＣコンバータであって、第一のスイッチング素子と第二のスイッチング素子と、前記第一のスイッチング素子と前記第二のスイッチング素子とが交互にオンオフ駆動させて前記出力電圧が所定の電圧になるように制御を行わせる制御回路を有し、前記制御回路は、前記第一のスイッチング素子のターンオフを検出する第一オフ検出回路と、前記第二のスイッチング素子のターンオフを検出する第二オフ検出回路と、を備え、前記第一のスイッチング素子と前記第二のスイッチング素子のいずれか一方がオフ状態からターンオン移行時に、他方のスイッチング素子のターンオフを検出する前記第一オフ検出回路または前記第二オフ検出回路のオフ信号を基に、該スイッチング素子をオン駆動させることを特徴とする。
本発明によると、第一のスイッチング素子と第二のスイッチング素子との間にデッドタイムを設けることなく、第一のスイッチング素子と第二のスイッチング素子を駆動することが可能になる。これにより、同期整流機能を備えたスイッチング素子側のボディダイオードに生じる損失を極限まで低減して駆動することができる。
図１は、本発明の実施形態に係るＳＥＰＩＣ回路で構成されたＤＣ／ＤＣコンバータを示す図である。 図２は、図１に示す本発明の実施形態において、第１オフ検出回路を示す図である。 図３は、図１に示す本発明の実施形態において、第２オフ検出回路を示す図である。 図４は、図１～３に示す本発明の実施形態における各部の動作を示すシーケンス図である。 図５は、本発明の実施形態に係る応用例であって、降圧型ＤＣ／ＤＣコンバータを示す図である。 図６は、図５に示す本発明の実施形態において、第１オフ検出回路を示す図である。 図７は、図５に示す本発明の実施形態において、第２オフ検出回路を示す図である。 図８は、従来技術のＤＣ－ＤＣコンバータを示す図である。 図９は、図８に示すに示す従来技術において、デッドタイムを所定の時間になるよう調整するシーケンス図である。 図１０は、図８に示す従来技術において、どの条件で遅延時間を減少させるか増加させるかを示す表である。
（実施形態）
図１の実施例は、直流電源Ｅに接続されたＳＥＰＩＣコンバータ１００であって、インダクタ１、カップリングコンデンサ３、第２インダクタ２、ＮチャネルＭＯＳＦＥＴ４、ＰチャネルＭＯＳＦＥＴ５、出力コンデンサ６、出力負荷７、およびＳＥＰＩＣコンバータ制御回路１１０から構成されている。
また、ＳＥＰＩＣコンバータ制御回路１１０は、誤差増幅部８、デューティー発生部９、ＰＷＭ信号発生部１０、ゲートドライバ１２、１５、ＡＮＤ回路１１、ＯＲ回路１４、第１オフ検出回路１３、第２オフ検出回路１６で構成されている。
ＳＥＰＩＣコンバータ１００は、ＮチャネルＭＯＳＦＥＴ４がオン、且つ、ＰチャネルＭＯＳＥＴ５がオフの期間に、第１インダクタ２と第２インダクタ５にエネルギーを励磁して、ＮチャネルＭＯＳＦＥＴ４がオフ、且つ、ＰチャネルＭＯＳＦＥＴ５がオンの期間に、励磁されたエネルギーを出力コンデンサ６と出力負荷７に対して供給することで出力電圧Ｖｏを発生する。ここで、ＰチャネルＭＯＳＦＥＴ５は同期整流素子の機能を有している。
したがって、ＮチャネルＭＯＳＦＥＴ４のターンオフ後からＰチャネルＭＯＳＦＥＴ５のターンオン動作までの時間が、ＰチャネルＭＯＳＦＥＴ５のボディダイオードに流れる期間となる。この期間がボディダイオードの順方向損失を発生することになる。
次に、本発明の実施形態に係るＳＥＰＩＣ回路で構成されたＤＣ／ＤＣコンバータを示す図１を参照しながら全体動作を説明する。
ＮチャネルＭＯＳＦＥＴ４のオンオフ並びにＰチャネルＭＯＳＥＴ５のオフオン動作により出力電圧Ｖｏを発生する。ここで、出力電圧が所定の値となるようにＳＥＰＩＣコンバータ制御回路１１０（以下、制御回路１１０とする）の誤差増幅部８にて出力電圧Ｖｏを検出し、図示しない基準電圧と比較して誤差信号をデューティー発生部９へ出力する。
デューティー発生部９は、入力された誤差信号に応じてＮチャネルＭＯＳＦＥＴ４とＰチャネルＭＯＳＥＴ５とのオンオフデューティーを設定し、これをＰＷＭ信号発生部１０へ出力する。
ＰＷＭ信号発生部は、受信信号に応じてパルス波形ＶｐｗｍをＡＮＤ回路１１およびＯＲ回路１４の一方の入力端子へ出力する。
　ＡＮＤ回路１１の他方の入力端子は、第２オフ検出回路１６からの出力信号Ｖｏｆｆ２が入力されている。ＡＮＤ回路１１の出力（信号Ｖ１１）は、ゲートドライバ１２を介してＮチャネルＭＯＳＦＥＴ４のゲートに接続される。
　また、ＯＲ回路１４の他方の入力端子には、第１オフ検出回路１３からの出力信号Ｖｏｆｆ１が入力されている。ＯＲ回路１４の出力（信号Ｖ１４）は、ゲートドライバ１５を介してＰチャネルＭＯＳＦＥＴ５のゲートに接続される。
　第１オフ検出回路１３は、ＮチャネルＭＯＳＦＥＴ４のゲートおよびソースに接続されている。ここで、第１オフ検出回路１３はＮチャネルＭＯＳＦＥＴ４のゲート・ソース間の閾値電圧Ｖｔｈ１を基にオン状態かオフ状態かを検出し、Ｖｏｆｆ１信号としてＯＲ回路１４の他方の入力端子に出力する。これにより、ＮチャネルＭＯＳＦＥＴ４のオフが確定するまで、ＰチャネルＭＯＳＦＥＴ５のターンオン動作とならないようにすることが可能になる。
　第２オフ検出回路１６は、ＰチャネルＭＯＳＦＥＴ５のゲートおよびソースに接続されている。ここで、第２オフ検出回路１６はＰチャネルＭＯＳＦＥＴ５のゲート・ソース間の閾値電圧Ｖｔｈ２を基にオン状態かオフ状態かを検出し、Ｖｏｆｆ２信号としてＡＮＤ回路１１の他方の入力端子に出力する。これにより、ＰチャネルＭＯＳＦＥＴ５のオフが確定するまで、ＮチャネルＭＯＳＦＥＴ４のターンオン動作とならないようにすることが可能になる。
　図２は、第１オフ検出回路１３を示す回路図である。第１オフ検出回路１３は、ＰチャンネルＭＯＳＦＥＴ１３１とＮチャンネルＭＯＳＦＥＴ１３２からなるドライバと、その出力信号を反転させるインバータ回路１３３から構成される。
　ここで、ＮチャンネルＭＯＳＦＥＴ１３２はＮチャンネルＭＯＳＦＥＴ４と同一チップ状に構成されたセンスＭＯＳである。これにより、ＮチャンネルＭＯＳＦＥＴ４とＮチャンネルＭＯＳＦＥＴ１３２の閾値Ｖｔｈ１は同一となり、オフ検出を容易にすることが可能になる。
　また、ＮチャンネルＭＯＳＦＥＴ１３２のゲートおよびドレインとを各々接続したＰチャンネルＭＯＳＦＥＴ１３１とドライバを構成するので、ＮチャンネルＭＯＳＦＥＴ１３２の閾値検出信号を直接に増幅することができる利点がある。更にインバータ回路１３３は該ドライバ出力のバッファを兼ねることになる。この構成により、ＮチャンネルＭＯＳＦＥＴ４のオンオフ状態を正確に瞬時に検出することが可能になる。
　図３は、第２オフ検出回路１６を示す回路図である。第２オフ検出回路１６は、ＰチャンネルＭＯＳＦＥＴ１６１とＮチャンネルＭＯＳＦＥＴ１６２からなるドライバと、その出力信号を反転させるインバータ回路１６３から構成される。
　ここで、ＰチャンネルＭＯＳＦＥＴ１６１はＰチャンネルＭＯＳＦＥＴ５と同一チップ状に構成されたセンスＭＯＳである。これにより、ＰチャンネルＭＯＳＦＥＴ５とＰチャンネルＭＯＳＦＥＴ１６１の閾値Ｖｔｈ１は同一となり、オフ検出を容易にすることが可能になる。
　また、ＰチャンネルＭＯＳＦＥＴ１６１のゲートおよびドレインとを各々接続したＮチャンネルＭＯＳＦＥＴ１６２とドライバを構成するので、ＰチャンネルＭＯＳＦＥＴ１６１の閾値検出信号を直接に増幅することができる利点がある。更にインバータ回路１６３は該ドライバ出力のバッファを兼ねることになる。この構成により、ＰチャンネルＭＯＳＦＥＴ５のオンオフ状態を正確に瞬時に検出することが可能になる。
図４は、図１～３に示す本発明の実施形態における各部の動作を示すシーケンス図である。
図４を参照しながら本発明の実施形態のＳＥＰＩＣコンバータ１００の動作を説明する。
時刻ｔ１にＰＷＭ信号ＶｐｗｍがＬからＨになると、ＰチャンネルＭＯＳＦＥＴ５のゲート電圧Ｖｇ２（第２ＭＯＳＦＥＴゲート電圧）はゼロＶから上昇し時刻ｔ２にて閾値Ｖｔｈ２に達し、ＰチャンネルＭＯＳＦＥＴ５はターンオフする。
同時に、この時刻ｔ２で、第２オフ検出回路１６の検出信号Ｖｏｆｆ２はＨ信号をＡＮＤ回路１１に出力する。この信号Ｖｏｆｆ２によりＡＮＤ回路１１の両入力端子電圧がともにＨになるので、出力信号Ｖ１１はＨ出力を行う。これにより、ＮチャンネルＭＯＳＦＥＴ４のゲート電圧は上昇し、時刻ｔ３にて閾値Ｖｔｈ１に達してターンオンする。
時刻ｔ２～時刻ｔ３がＰチャンネルＭＯＳＦＥＴ５とＮチャンネルＭＯＳＦＥＴ４の各ゲート閾値電圧未満とゲート閾値以上になった期間である。この期間で各ＭＯＳＦＥＴのオンオフが同時にオンすることなく切り替わる瞬間であり、これによりデッドタイムを設定することなくオンオフを切り替えることが可能になる。
同様に、ＮチャンネルＭＯＳＦＥＴ４のオン状態からＰチャンネルＭＯＳＦＥＴ５のターンオンに切り替わるモードは、時刻ｔ５～ｔ６の期間で行われる。
時刻ｔ４にて、ＰＷＭ信号ＶｐｗｍがＨからＬになると、ＮチャンネルＭＯＳＦＥＴ４のゲート電圧（第１ＭＯＳＦＥＴゲート電圧）は低下し、時刻ｔ５にて閾値Ｖｔｈ１に達し、ＮチャンネルＭＯＳＦＥＴ４はターンオフする。
同時に、この時刻ｔ５で、第１オフ検出回路１３の検出信号Ｖｏｆｆ１はＬ信号をＯＲ回路１４に出力する。この信号Ｖｏｆｆ１によりＯＲ回路１４の両入力端子電圧がともにＬになるので、出力信号Ｖ１４はＬ出力を行う。これにより、ＰチャンネルＭＯＳＦＥＴ５のゲート電圧は降下し、時刻ｔ５にて閾値Ｖｔｈ２に達してターンオンする。
時刻ｔ５～時刻ｔ６がＮチャンネルＭＯＳＦＥＴ４とＰチャンネルＭＯＳＦＥＴ５の各ゲート閾値電圧未満とゲート閾値以上になった期間である。この期間で各ＭＯＳＦＥＴのオンオフが同時にオンすることなく切り替わる瞬間であり、これによりデッドタイムを設定することなくオンオフを切り替えることが可能になる。
以上の説明した動作から、デッドタイムレスを実現することが可能になる。
（実施形態の応用例）
図５に示す実施形態の応用例は、図１のＳＥＰＩＣコンバータに対して降圧方式のＤＣ－ＤＣコンバータで構成されている。図５に示す降圧方式のＤＣ－ＤＣコンバータ５００は、出力電圧Ｖｏと入力電圧Ｖｉｎとの電圧比率を第１ＭＯＳＦＥＴ４ｂのオンオフデューティーで制御して出力電圧Ｖｏを定電圧制御する。また、第２ＭＯＳＦＥＴ１７は、ボディダイオードが回生ダイオードとなり、同期整流機能を備える。
図１のＳＥＰＩＣコンバータに対し、図５では、ＮチャンネルＭＯＳＦＥＴ４ｂが第１ＭＯＳＦＥＴとなり、ＮチャンネルＭＯＳＦＥＴ１７が第２ＭＯＳＦＥＴとなり、同期整流素子となる。従って、ＮチャンネルＭＯＳＦＥＴ４ｂのターンオフからＮチャンネルＭＯＳＦＥＴ１７のターンオンに切り替わるまでの時間が短いほどＮチャンネルＭＯＳＦＥＴ１７のボディダイオードの損失を低減できることになる。
また、第１ＭＯＳＦＥＴ、第２ＭＯＳＦＥＴともにＮチャンネルＭＯＳＦＥＴになるので、第１オフ検出回路は図６に示す１３ｂ、第２オフ検出回路は図７に示す１６ｂに変更となり第１オフ検出回路と同じ構成になる。図６、図７の動作は図２と同様の動作になるので、詳細な説明は省く。なお、第１オフ検出回路１３ｂのＶｏｆｆ１信号は第１ＭＯＳＦＥＴのソース電位を基準にした信号になるため、レベルシフト回路２０を介して、ＮＯＲ回路１４ａに出力される。
また、第１ＭＯＳＦＥＴであるＮチャンネルＭＯＳＦＥＴ４の接続が入力電源側に接続となることで、ゲートドライバ１２などの電源供給をブートストラップ１８を介して行う。また、ＡＮＤ回路１１からの信号Ｖ１１はレベルシフト回路１９を介してゲートドライバ１２に送られる。
また、第２ＭＯＳＦＥＴ１７がＰチャンネルＭＯＳＦＥＴからＮチャンネルＭＯＳＦＥＴに変更になったことで、ゲート信号の論理を反転させるために、図１のＯＲ回路１４から図５ではＮＯＲ回路１４ａに変更になっている。
ＤＣ－ＤＣコンバータ５００は、図１のＳＥＰＩＣコンバータ１００と同様に、第１ＭＯＳＦＥＴ４ｂおよび第２ＭＯＳＦＥＴ１７は相補的にオンオフ動作するが、第１オフ検出回路および第２オフ検出回路によりどちらか一方のオフ検出信号が送出されない限り他方のＭＯＳＦＥＴがオンすることはない。
以上、図５においても、第１ＭＯＳＦＥＴ、第２ＭＯＳＦＥＴともにオフ検出回路を備えることで、各ＮチャンネルＭＯＳＦＥＴのオンオフ状態を正確に瞬時に検出することが可能になり、デッドタイムを設けずにオンオフ動作を切り替えることが可能になる。
　以上、本発明の実施形態を説明したが、上記実施形態は、本発明の技術的思想を具体化するための例示であって、個々の構成、組合せ等を上記のものに特定するものではない。本発明は、要旨を逸脱しない範囲内で種々変更して実施できる。
　以上のように、本発明に係る駆動用電源は、ＳＥＰＩＣコンバータの同期整流素子の駆動用電源などに用いるのに好適である。従って、これを用いた車載装置の電源などに利用可能である。
１　第１インダクタ
２　第２インダクタ
３　カップリングコンデンサ
４、４ｂ、１７　ＮチャネルＭＯＳＦＥＴ
５、１３１、１３１ｂ、１６１，１６１ｂ　ＰチャネルＭＯＳＦＥＴ
６　出力コンデンサ
７　負荷
８　誤差増幅部
９　デューティー発生部
１０　ＰＷＭ信号発生部
１１　ＡＮＤ回路
１２、１５　ゲートドライバ
１３、１３ｂ　第１オフ検出回路
１４　ＯＲ回路
１４ａ　ＮＯＲ回路
１６、１６ｂ　第２オフ検出回路
１８　ブートストラップ回路
１９、２０　レベルシフト回路
１００　ＳＥＰＩＣコンバータ
１１０　ＳＥＰＩＣコンバータ制御回路
１３２、１３２ｂ、１６２ｂ　ＮチャネルセンスＭＯＳ
１３３、１６３　インバータ回路
１６１　ＰチャネルセンスＭＯＳ
５００、８００　ＤＣ－ＤＣコンバータ
５１０、８１０　ＤＣ－ＤＣコンバータ制御回路

Claims (3)

  1. 直流入力電圧を所定の出力電圧に変換するＤＣ－ＤＣコンバータであって、
    第一のスイッチング素子と第二のスイッチング素子と、
    前記第一のスイッチング素子と前記第二のスイッチング素子とが交互にオンオフ駆動させて前記出力電圧が所定の電圧になるように制御を行わせる制御回路を有し、
    前記制御回路は、前記第一のスイッチング素子のターンオフを検出する第一オフ検出回路と、前記第二のスイッチング素子のターンオフを検出する第二オフ検出回路と、を備え、
    前記第一のスイッチング素子と前記前記第二のスイッチング素子のいずれか一方がオフ状態からターンオン移行時に、他方のスイッチング素子のターンオフを検出する前記第一オフ検出回路または前記第二オフ検出回路のオフ信号を基に、該スイッチング素子をオン駆動させることを特徴とするＤＣ－ＤＣコンバータ。
  2. 　前記第一オフ検出回路と前記第二オフ検出回路は、それぞれ前記第一のスイッチング素子と前記第二のスイッチング素子と同一チップ上に構成されたセンス素子からなり、
    前記センス素子のゲート端子およびソース端子は各々前記第一のスイッチング素子と前記第二のスイッチング素子のゲート端子およびソース端子に接続されたことを特徴とする請求項1記載のＤＣ－ＤＣコンバータ。
  3. 　前記第一オフ検出回路または前記第二オフ検出回路の前記センス素子のドレイン端子は、前記センス素子と対となる異型素子のドレイン端子に接続され、
    前記異型の素子のゲート端子は前記センス素子のゲート端子に接続され、
    前記センス素子と前記異型素子によるドライバ回路が構成され、
    前記センス素子および前記異型の素子のドレイン端子からインバータを介して、前記第一オフ検出回路または前記第二オフ検出回路のオフ信号が出力されることを特徴とする請求項２記載のＤＣ－ＤＣコンバータ。
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