KR101529147B1 - 게이트 구동 장치 - Google Patents

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강성희
남경훈
정재석
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엘에스산전 주식회사
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Abstract

제어 신호에 따라 게이트를 구동하는 게이트 구동 장치가 개시된다. 상측 구동부는 상기 제어 신호가 게이트 턴 온 신호라면, 상기 제어 신호를 증폭하여 상기 게이트를 턴 온한다. 하측 구동부는 상기 제어 신호가 게이트 턴 오프 신호라면, 상기 제어 신호를 증폭하여 상기 게이트를 턴 오프한다. 소프트 아웃 구동부는 상기 제어 신호가 게이트 소프트 아웃 신호라면, 상기 제어 신호를 증폭하여 상기 게이트를 소프트 아웃한다. 상기 게이트를 소프트 아웃하는 경우, 클램핑 구동부는 하측 구동부를 턴 온하여 상기 게이트의 게이트 단자 전압을 제한다.

Description

게이트 구동 장치{APRRATUS FOR DRIVING GATE}
본 발명의 기술 분야는 게이트 구동 장치에 관한 것으로서 절연게이트 바이폴라 트랜지스터(Insulated Gate Bipolar mode Transistor: IGBT)와 같은 대용량 파워소자인 게이트의 스위칭시 발생하는 전류변화, 표류 인덕턴스(surrey inductance)에 의한 서지전압으로 인한 게이트의 오동작을 방지하기 위한 게이트 구동 장치에 관한 것이다.
일반적으로 인버터는 모터 및 각종 전자기기 분야를 비롯한 산업 전반에 걸쳐 널리 사용되고 있다. 인버터는 직류 전압을 교류 전압으로 변환하는 장치로서, 인버터는 직류 전압을 교류 전압으로 변환하기 위해 스위칭 소자인 게이트 및 게이트를 구동시키기 위한 구동 장치를 포함한다.
게이트를 구동시키기 위한 게이트로 절연 게이트 바이폴라 트랜지스터가 많이 사용되고 있다. 절연 게이트 바이폴라 트랜지스터와 같은 고전력 소자들의 스위칭시 전압의 변화에 의한 전류가 유도될 수 있고, 표류 인덕터스(surrey inductance)가 코일에 존재하므로 스위칭시 전류의 갑작스러운 변화로 인한 서지전압이 유도될 수 있다, 이러한 전류와 전압들은 게이트의 오동작을 발생 시키므로 이를 방지하기 위한 게이트 구동 장치가 필요하다.
절연 게이트 바이폴라 트랜지스터와 같은 고전력 게이트들의 스위칭시 발생하는 전류, 서지전압 등을 차단하여 게이트의 오동작을 방지하는 게이트 구동 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 제어 신호에 따라 게이트를 구동하는 게이트 구동 장치는 상기 제어 신호가 게이트 턴 온 신호라면, 상기 제어 신호를 증폭하여 상기 게이트를 턴 온하는 상측 구동부와 상기 제어 신호가 게이트 턴 오프 신호라면, 상기 제어 신호를 증폭하여 상기 게이트를 턴 오프하는 하측 구동부와 상기 제어 신호가 게이트 소프트 아웃 신호라면, 상기 제어 신호를 증폭하여 상기 게이트를 소프트 아웃 하는 소프트 아웃 구동부 및 상기 게이트를 소프트 아웃하는 경우, 하측 구동부를 턴 온하여 상기 게이트의 게이트 단자 전압을 제한하는 클램핑 구동부를 포함한다.
본 발명의 또 다른 실시예에 따른 게이트를 구동하는 게이트 구동 장치는 상기 게이트의 게이트 단자에 연결되는 일단을 갖는 제1 저항; 상기 제1 저항의 타단에 연결되는 드레인 단자와 전원 단자에 연결되는 소스 단자를 갖는 제1 PMOS 트랜지스터; 상기 게이트의 게이트 단자에 연결되는 일단을 갖는 제2 저항; 상기 제2 저항의 타단에 연결되는 드레인 단자와 접지되는 소스 단자를 갖는 제1 NMOS 트랜지스터(n-channel MOSFET) 트랜지스터; 상기 게이트의 게이트 단자에 연결되는 일단을 갖는 제3 저항; 상기 제3 저항의 타단에 연결되는 드레인 단자와 접지되는 소스 단자를 갖는 제2 NMOS 트랜지스터; 상기 제2 NMOS 트랜지스터의 드레인 단자에 연결되는 입력 단자를 갖는 클램핑 구동부; 및 상기 클램핑 구동부의 출력 단자에 연결되는 입력 단자를 갖고 상기 제1 NMOS 트랜지스터의 게이트 단자에 연결되는 출력 단자를 갖는 논리합 게이트를 포함한다.
절연 게이트 바이폴라 트랜지스터와 같은 고전력 게이트들의 스위칭시 발생하는 전류, 서지전압 등을 차단하여 게이트의 오동작을 방지하는 게이트 구동 장치를 제공한다.
도 1은 본 발명의 일 실시예에 따른 게이트 구동 장치의 블락도를 보여준다.
도 2는 본 발명의 일 실시예에 따른 게이트 구동 장치의 회로도를 보여준다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동 장치의 동작을 보여주는 흐름도이다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동 장치가 게이트를 소프트 아웃하는 경우, 표류 인덕턴스, 피드백 커패시터 및 입력 커패시터를 고려한 등가 회로도를 보여준다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동 장치의 소프트 아웃 동작시 절연 게이트 바이폴라 트랜지스터의 게이트 단자의 전압을 보여주는 그래프이다.
도 6은 본 발명의 또 다른 실시예에 따른 게이트 구동 장치의 블락도를 보여준다.
도 7은 본 발명의 또 다른 실시예에 따른 게이트 구동 장치의 회로도를 보여준다.
도 8은 본 발명의 또 다른 실시예에 따른 게이트 구동 장치에 있어서, 일 실시예에 따른 클램핑 구동부의 회로도를 보여준다.
도 9는 본 발명의 또 다른 실시예에 따른 게이트 구동 장치에 있어서, 또 다른 실시예에 따른 클램핑 구동부의 회로도를 보여준다.
도 10은 본 발명의 또 다른 실시예에 따른 게이트 구동 장치의 동작을 보여주는 흐름도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하에서는 도 1 내지 도 5를 참고하여 본 발명의 일 실시예에 따른 게이트 구동 장치를 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 게이트 구동 장치의 블락도를 보여준다.
본 발명의 일 실시예에 따른 게이트 구동 장치(100)는 드라이버(101), 구동부(102), 신호합성부(108), 절연 게이트 바이폴라 트랜지스터(109)를 포함한다. 구동부(102)는 상측 구동부(103), 하측 구동부(105), 소프트 아웃 구동부(107)를 포함한다.
드라이버(101)는 제어부(미도시)의 제어 신호를 수신하여 구동부(102)에 전달한다. 이때, 드라이버(101)는 제어 신호를 상측 구동부(103), 하측 구동부(105) 및 소프트 아웃 구동부(107)에 전달한다. 제어 신호가 절연 게이트 바이폴라 트랜지스터(109) 턴 온 신호인 경우, 드라이버(101)는 상측 구동부(103)에 턴 온 신호를 전달하고 하측 구동부(105)와 소프트 아웃 구동부(107)에 턴 오프 신호를 전달한다. 제어 신호가 절연 게이트 바이폴라 트랜지스터(109) 턴 오프 신호인 경우, 드라이버(101)는 하측 구동부(105)에 턴 온 신호를 전달하고 상측 구동부(103)와 소프트 아웃 구동부(107)에 턴 오프 신호를 전달한다 전달한다. 제어 신호가 절연 게이트 바이폴라 트랜지스터(109) 소프트 아웃 신호인 경우, 드라이버(101)는 소프트 아웃 구동부(107)에 턴 온 신호를 전달하고 상측 구동부(103)와 하측 구동부(105)에 턴 오프 신호를 전달한다. 소프트 아웃은 게이트에 대한 전원 공급을 서서히 중단하여 턴 오프 하는 것이다.
구동부(102)는 전달된 제어 신호를 증폭한다. 구체적으로 구동부(102)는 전류를 증폭하여 출력한다. 이때, 제어 신호가 절연 게이트 바이폴라 트랜지스터(109)의 턴 온 신호라면, 상측 구동부(103)의 PMOS(P-channel mosfet) 트랜지스터는 게이트 단자를 통해 드라이버(101)로부터 드라이버의 출력 신호와 크기는 같고 위상은 반대인 신호를 수신한다. 상측 구동부(103)의 PMOS 트랜지스터는 제어 신호를 증폭한다. 이때, 제어 신호가 절연 게이트 바이폴라 트랜지스터(109)의 턴 오프 신호라면, 하측 구동부(105)의 NMOS 트랜지스터(N-channel mosfet)는 게이트 단자를 통해 드라이버(101)의 출력 신호를 수신한다. 하측 구동부(105)의 NMOS 트랜지스터는 제어 신호를 증폭한다. 이때 제어 신호가 절연 게이트 바이폴라 트랜지스터(109)의 소프트 아웃 신호라면, 소프트 아웃 구동부(107)의 NMOS 트랜지스터는 게이트 단자를 통해 드라이버(101)의 출력 신호를 수신한다. NMOS 트랜지스터는 제어 신호를 증폭한다.
신호 합성부(108)는 증폭된 제어 신호를 합성한다. 구체적으로 신호 합성부(108)는 상측 구동부(103)의 증폭 신호, 하측 구동부(105)의 증폭 신호 및 소프트 아웃 구동부(107)의 증폭된 제어 신호를 합성한다.
절연 게이트 바이폴라 트랜지스터(109)는 합성된 제어 신호를 수신하여 합성된 제어 신호에 따라 동작한다.
도 2는 본 발명의 일 실시예에 따른 게이트 구동 장치의 회로도를 보여준다.
상측 구동부(103)의 PMOS 트랜지스터의 소스 단자는 전원(Vcc)단자에 연결되고, 드레인 단자는 제1 저항(RH)의 일단에 연결된다. 하측 구동부(105)의 NMOS 트랜지스터의 소스 단자는 접지되고, NMOS 트랜지스터의 드레인 단자는 제2 저항(RL)의 일단에 연결된다. 소프트 아웃 구동부(107) NMOS 트랜지스터의 소스 단자는 접지되고, 드레인 단자는 제3 저항(RS)의 일단에 연결된다.
제1 저항(RH)의 타단은 절연 게이트 바이폴라 트랜지스터(109)의 게이트 단자에 연결된다. 제2 저항(RL)의 타단은 절연 게이트 바이폴라 트랜지스터(109)의 게이트 단자에 연결된다. 제3 저항(RS)의 타단은 절연 게이트 바이폴라 트랜지스터(109)의 게이트 단자에 연결된다.
절연 게이트 바이폴라 트랜지스터(109)의 에미터 단자는 접지된다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동 장치의 동작을 보여주는 흐름도이다.
게이트 구동 장치(100)는 다음과 같은 동작을 통하여 드라이버(101)로부터 발생하는 제어 신호를 증폭한다.
드라이버(101)는 제어부(미도시)로부터 제어 신호를 수신한다(S101).
드라이버(101)는 수신된 제어 신호를 구동부(102)에 전달한다(S103). 이때, 드라이버(101)는 제어 신호를 상측 구동부(103), 하측 구동부(105) 및 소프트 아웃 구동부(107)에 전달한다. 제어 신호가 절연 게이트 바이폴라 트랜지스터(109) 턴 온 신호인 경우, 드라이버(101)는 상측 구동부(103)에 턴 온 신호를 전달하고 하측 구동부(105)와 소프트 아웃 구동부(107)에 턴 오프 신호를 전달한다. 제어 신호가 절연 게이트 바이폴라 트랜지스터(109) 턴 오프 신호인 경우, 드라이버(101)는 하측 구동부(105)에 턴 온 신호를 전달하고 상측 구동부(103)와 소프트 아웃 구동부(107)에 턴 오프 신호를 전달한다 전달한다. 제어 신호가 절연 게이트 바이폴라 트랜지스터(109) 소프트 아웃 신호인 경우, 드라이버(101)는 소프트 아웃 구동부(107)에 턴 온 신호를 전달하고 상측 구동부(103)와 하측 구동부(105)에 턴 오프 신호를 전달한다.
구동부(102)는 전달된 제어 신호를 증폭한다(S105). 구체적으로 구동부(102)는 전류를 증폭하여 출력한다. 이때, 제어 신호가 절연 게이트 바이폴라 트랜지스터(109)의 턴 온 신호라면, 상측 구동부(103)의 PMOS 트랜지스터는 게이트 단자를 통해 드라이버(101)로부터 드라이버의 출력 신호와 크기는 같고 위상은 반대인 신호를 수신한다. 상측 구동부(103)의 PMOS 트랜지스터는 제어 신호를 증폭한다. 이때, 제어 신호가 절연 게이트 바이폴라 트랜지스터(109)의 턴 오프 신호라면, 하측 구동부(105)의 NMOS 트랜지스터는 게이트 단자를 통해 드라이버(101)의 출력 신호를 수신한다. 하측 구동부(105)의 NMOS 트랜지스터는 제어 신호를 증폭한다. 이때 제어 신호가 절연 게이트 바이폴라 트랜지스터(109)의 소프트 아웃 신호라면, 소프트 아웃 구동부(107)의 NMOS 트랜지스터는 게이트 단자를 통해 드라이버(101)의 출력 신호를 수신한다. NMOS 트랜지스터는 제어 신호를 증폭한다.
신호 합성부(108)는 증폭된 제어 신호를 합성한다(S107). 구체적으로 신호 합성부(108)는 상측 구동부(103)의 증폭 신호, 하측 구동부(105)의 증폭 신호 및 소프트 아웃 구동부(107)의 증폭된 제어 신호를 합성한다. 상측 구동부(103)에서 증폭된 제어신호는 제1 저항(RH)으로 전달되며, 하측 구동부(105)에서 증폭된 제어신호는 제2 저항(RL)으로 전달되며, 소프트 아웃 구동부(107)에서 증폭된 제어신호는 제3 저항(RS)으로 전달된다.
절연 게이트 바이폴라 트랜지스터(109)는 합성된 제어 신호를 수신한다(S109).
절연 게이트 바이폴라 트랜지스터(109)는 수신된 제어 신호에 따라 동작한다(S111). 제어 신호가 턴 온 신호인 경우, 절연 게이트 바이폴라 트랜지스터(109)는 게이트 커패시턴스를 충전하고 이에 따라 절연 게이트 바이폴라 트랜지스터(109)의 게이트 단자의 전압은 상승한다. 제어 신호가 턴 오프 신호인 경우, 절연 게이트 바이폴라 트랜지스터(109)의 게이트 커패시턴스를 방전하고 이에 따라 게이트 바이폴라 트랜지스터(109)의 게이트 단자의 전압은 하강한다. 제어 신호가 소프트 아웃 신호인 경우, 절연 게이트 바이폴라 트랜지스터(109)는 게이트 커패시턴스를 서서히 방전하고 이에 따라 게이트 전압은 서서히 하강한다.
도 4와 도 5를 통하여 게이트를 소프트 아웃하는 경우 발생할 수 있는 게이트의 오동작에 대해서 설명하도록 한다.
도 4는 본 발명의 일 실시예에 따른 게이트 구동 장치가 게이트를 소프트 아웃하는 경우, 표류 인덕턴스, 피드백 커패시터 및 입력 커패시터를 고려한 등가 회로도를 보여준다.
실제적인 절연 게이트 바이폴라 트랜지스터(109)는 피드백 커패시터(Cgd)와 입력 커패시터(Cgs)를 포함한다. 또한 도선은 제1 표류 인덕턴스(stray inductance)(Lg1)와 제2 표류 인덕턴스(stray inductance)(Lg2)를 포함한다. 게이트 구동 장치(100)가 게이트를 소프트 아웃 하는 경우, 게이트 구동 장치(100)는 하나의 저항(Roff)으로 볼 수 있다. 절연 게이트 바이폴라 트랜지스터(109)의 게이트 단자에 피드백 커패시터(Cgd)와 입력 커패시터(Cgs)의 일단이 연결된다. 피드백 커패시터(Cgd)와 입력 커패시터(Cgs)의 타단은 접지된다. 절연 게이트 바이폴라 트랜지스터(109)의 게이트 단자에 제3 저항(RS)의 일단이 연결된다. 제1 표류 인덕턴스(Lg1)의 일단은 제3 저항(RS)의 타단에 연결된다. 제1 표류 인덕턴스(Lg1)의 타단은 저항(Roff)의 일단에 연결된다. 제2 표류 인덕턴스(Lg2)의 일단은 저항(Roff)의 타단에 연결되고 타단은 접지된다.
도 5는 본 발명의 일 실시예에 따른 게이트 구동 장치의 소프트 아웃 동작시 절연 게이트 바이폴라 트랜지스터의 게이트 단자의 전압을 보여주는 그래프이다.
절연 게이트 바이폴라 트랜지스터(109)의 게이트 단자의 전압은 절연 게이트 바이폴라 트랜지스터(109)가 소프트 아웃 됨에 따라 서서히 감소하여 0이된다. 다만 도 4의 회로도에서 보듯이 실제적인 절연 게이트 바이폴라 트랜지스터(109)는 입력 커패시터(Cgs)와 피드백 커배시터(Cgd)가 존재한다. 따라서 전압분배에 따른 전하의 이동이 있어 고전압에서 동작하는 시스템에서는 작은 노이즈에도 제3 저항(RS)과 저항(Roff)에 전류(I)가 흐를수 있다. 이때 절연 게이트 바이폴라 트랜지스터(109)의 게이트 단자의 전압(Vgs)은 전류(I)에 제3 저항(Rs)과 저항(Roff)의 합을 곱한 것이다. 따라서 도 5의 그래프와 같이 절연 게이트 바이폴라 트랜지스터(109)의 게이트 단자 전압(Vgs)이 절연 게이트 바이폴라 트랜지스터(109) 동작의 기준이 되는 임계 전압(Vth)보다 큰 경우가 발생할 수 있다. 이로 인하여 소프트 아웃 도중 절연 게이트 바이폴라 트랜지스터(109)가 동작하는 오동작이 발생한다.
이하에서는 도 6 내지 도 10을 참고하여 본 발명의 또 다른 실시예에 따른 게이트 구동 장치를 설명하도록 한다.
도 6은 본 발명의 또 다른 실시예에 따른 게이트 구동 장치의 블락도를 보여준다.
본 발명의 또 다른 실시예에 따른 게이트 구동 장치(200)는 드라이버(201), 구동부(202), 신호합성부(210), 절연 게이트 바이폴라 트랜지스터(211)를 포함한다. 구동부(202)는 상측 구동부(203), 하측 구동부(205), 소프트 아웃 구동부(207), 클램핑 구동부(209)를 포함한다.
드라이버(201)는 제어부(미도시)의 제어 신호를 수신하여 구동부(202)에 전달한다. 이때, 드라이버(201)는 제어 신호를 상측 구동부(203), 하측 구동부(205) 및 소프트 아웃 구동부(207)에 전달한다. 제어 신호가 절연 게이트 바이폴라 트랜지스터(211) 턴 온 신호인 경우, 드라이버(201)는 상측 구동부(203)에 턴 온 신호를 전달하고 하측 구동부(205)와 소프트 아웃 구동부(207)에 턴 오프 신호를 전달한다. 제어 신호가 절연 게이트 바이폴라 트랜지스터(211) 턴 오프 신호인 경우, 드라이버(201)는 하측 구동부(205)에 턴 온 신호를 전달하고 상측 구동부(203)와 소프트 아웃 구동부(207)에 턴 오프 신호를 전달한다 전달한다. 제어 신호가 절연 게이트 바이폴라 트랜지스터(211) 소프트 아웃 신호인 경우, 드라이버(201)는 소프트 아웃 구동부(207)에 턴 온 신호를 전달하고 상측 구동부(203)와 하측 구동부(205)에 턴 오프 신호를 전달한다.
구동부(202)는 전달된 제어 신호를 증폭한다. 구체적으로 구동부(202)는 전류를 증폭하여 출력한다. 이때, 제어 신호가 절연 게이트 바이폴라 트랜지스터(211)의 턴 온 신호라면, 상측 구동부(203)의 PMOS 트랜지스터는 게이트 단자를 통해 드라이버(201)로부터 드라이버의 출력 신호와 크기는 같고 위상은 반대인 신호를 수신한다. 상측 구동부(203)의 PMOS 트랜지스터는 제어 신호를 증폭한다. 이때, 제어 신호가 절연 게이트 바이폴라 트랜지스터(211)의 턴 오프 신호라면, 하측 구동부(205)의 NMOS 트랜지스터는 게이트 단자를 통해 드라이버(201)의 출력 신호를 수신한다. 하측 구동부(205)의 NMOS 트랜지스터는 제어 신호를 증폭한다. 이때 제어 신호가 절연 게이트 바이폴라 트랜지스터(211)의 소프트 아웃 신호라면, 소프트 아웃 구동부(207)의 NMOS 트랜지스터는 게이트 단자를 통해 드라이버(201)의 출력 신호를 수신한다. NMOS 트랜지스터는 제어 신호를 증폭한다. 이때 NMOS 트랜지스터의 소스 단자의 전압이 기준 전압 이상이라면, 클램핑 구동부(209)는 하측 구동부(205)를 턴 온하는 제어 신호를 출력한다. 이때 하측 구동부(205)는 NMOS 트랜지스터의 소스 단자의 전압을 제한한다.
신호 합성부(210)는 증폭된 제어 신호를 합성한다. 구체적으로 신호 합성부(210)는 상측 구동부(203)의 증폭 신호, 하측 구동부(205)의 증폭 신호 및 소프트 아웃 구동부(207)의 증폭된 제어 신호를 합성한다.
절연 게이트 바이폴라 트랜지스터(211)는 합성된 제어 신호를 수신하여 합성된 제어 신호에 따라 동작한다.
도 7은 본 발명의 또 다른 실시예에 따른 게이트 구동 장치의 회로도를 보여준다.
상측 구동부(203)의 PMOS 트랜지스터의 소스 단자는 전원(Vcc)단자에 연결되고, 드레인 단자는 제1 저항(RH)의 일단에 연결된다.
제1 저항(RH)의 타단은 절연 게이트 바이폴라 트랜지스터(211)의 게이트 단자에 연결된다.
하측 구동부(205)의 NMOS 트랜지스터의 소스 단자는 접지되고, 드레인 단자는 제2 저항(RL)의 일단에 연결된다.
제2 저항(RL)의 타단은 절연 게이트 바이폴라 트랜지스터(211)의 게이트 단자에 연결된다.
소프트 아웃 구동부(207)의 NMOS 트랜지스터의 소스 단자는 접지되고, 드레인 단자는 제3 저항(RS)의 일단에 연결된다.
제3 저항(RS)의 타단은 절연 게이트 바이폴라 트랜지스터(211)의 게이트 단자에 연결된다.
클램핑 구동부(209)의 입력 단자는 소프트 아웃 구동부(207)의 NMOS 트랜지스터의 드레인 단자에 연결된다. 클램핑 구동부(209)의 출력 단자는 논리합 게이트(GO)의 입력 단자에 연결된다. 클램핑 구동부(209)의 동작에 관하여는 도 8 내지 도 10의 설명에서 구체적으로 설명하도록 한다.
논리합 게이트(GO)의 출력 단자는 하측 구동부(205)의 NMOS 트랜지스터의 게이트 단자에 연결된다. 따라서 드라이버(201)로부터 입력이 있거나 클램핑 구동부(209)로부터 입력이 있는 경우 논리합 게이트(GO)는 하측 구동부(205)를 턴 온한다.
도 8은 본 발명의 또 다른 실시예에 따른 게이트 구동 장치에 있어서, 일 실시예에 따른 클램핑 구동부의 회로도를 보여준다.
도 8의 실시예에서 클램핑 구동부(209)는 PMOS 트랜지스터(TrP)와 NMOS 트랜지스터(TrN)를 포함한다. 클램핑 구동부(209)의 PMOS 트랜지스터(TrP)의 소스 단자는 전원(Vcc) 단자에 연결된다. 클램핑 구동부(209)의 NMOS 트랜지스터(TrN)의 드레인 단자는 클램핑 구동부(209)의 PMOS 트렌지스터의 드레인 단자에 연결되고 소스 단자는 접지된다. 클램핑 구동부(209)의 PMOS 트랜지스터(TrP)와 NMOS 트랜지스터(TrN)의 게이트 단자는 소프트 아웃 구동부(207)의 NMOS 트랜지스터의 드레인 단자에 연결된다.
단 이때 클램핑 구동부(209)의 PMOS 트랜지스터(TrP)의 게이트 단자는 소프트 아웃 구동부(207)의 NMOS 트랜지스터의 드레인 단자의 전압과 크기는 동일하고 위상은 반대인 입력을 받는다. 클램핑 구동부(209)의 NMOS 트랜지스터(TrN)의 게이트 단자는 소프트 아웃 구동부(207)의 NMOS 트랜지스터의 드레인 단자의 전압과 크기와 위상이 동일한 입력을 받는다. 따라서 소프트 아웃 구동부(207)의 NMOS 트랜지스터의 드레인 단자의 전압이 기준 전압 이상인 경우, 클램핑 구동부(209)는 소프트 아웃 구동부(207)의 NMOS 트랜지스터의 드레인 단자의 전압을 증폭하여 하측 구동부(205)를 턴 온한다.
이때 기준 전압은 절연 게이트 바이폴라 트랜지스터(211)의 턴 온 임계 전압에 따라 달라질 수 있다. 즉 절연 게이트 바이폴라 트랜지스터(211)에 턴 온 임계 전압 보다 작은 값을 기준 전압의 크기로 정한다. 또한 기준 전압이 지나치게 크다면 소프트 아웃 시작 시에 바로 클램핑 구동부(209)가 동작한다. 이에 따라 전류가 급격히 변하게 되어 유도 전압이 발생할 수 있다. 이를 고려하여 기준 전압을 정한다.
클램핑 구동부(209)가 소프트 아웃 구동부(207)의 NMOS 트랜지스터의 드레인 단자의 전압을 증폭하여 하측 구동부(205)를 턴 온하는 경우, 게이트 구동 장치의 등가 저항의 크기는 하측 구동부(205)의 등가 저항과 소프트 아웃 구동부(207)의 등가 저항의 병렬 합성 저항의 크기이다. 따라서 도 4에서 설명된 게이트 구동 장치의 등가 저항(Roff)값은 줄어들게 된다. 그러므로 절연 게이트 바이폴라 트랜지스터(211)의 게이트 단자 전압(Vgs)의 크기는 클램핑 구동부(209)가 하측 구동부(205)를 턴 온하기 전보다 줄어든다. 이를 이용하여 절연 게이트 바이폴라 트랜지스터(211)의 게이트 단자의 전압을 일정 크기로 제한한다. 절연 게이트 바이폴라 트랜지스터(211)의 게이트 단자의 전압 크기가 일정한 크기로 제한되므로 노이즈나 서지전압 등으로 인한 절연 게이트 바이폴라 트랜지스터(211)의 오동작을 방지할 수 있다.
또 다른 실시예에 따른 게이트 구동 장치(200)는 클램핑 구동부(209)가 기존의 하측 구동부(205)를 이용하므로 클램핑 구동부(209)를 추가하더라도 게이트 구동 장치(200)를 하나의 IC칩으로 설계할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 게이트 구동 장치에 있어서, 또 다른 실시예에 따른 클램핑 구동부의 회로도를 보여준다.
도 9의 실시예의 클램핑 구동부는 도 8의 실시예 보다 노이즈 필터(215)와 오입력 방지 장치(213)를 더 포함한다. 노이즈 필터(215)는 커패시터(C)를 포함한다. 오입력 방지 장치(213)는 제1 부정 게이트(GN1)와 제2 부정 게이트(GN2)를 포함한다.
노이즈 필터(215)의 커패시터(C)의 일단은 클램핑 구동부(209)의 NMOS 트랜지스터(TrN)의 드레인 단자와 클램핑 구동부(209)의 PMOS 트랜지스터(TrP)의 드레인 단자에 연결된다. 오입력 방지 장치(213)의 제2 부정 게이트(GN2)의 입력 단자는 커패시터(C)의 타단에 연결된다. 오입력 방지 장치(213)의 제1 부정 게이트(GN1)의 입력 단자는 제2 부정 게이트(GN2)의 출력 단자에 연결된다.
커패시터(C)는 증폭된 신호의 노이즈를 필터링한다. 따라서 클램핑 구동부(209)의 NMOS 트랜지스터(TrN)의 드레인 단자와 클램핑 구동부(209)의 PMOS 트랜지스터(TrP)의 드레인 단자 출력의 노이즈가 제거되므로 노이즈로 인한 클램핑 구동부(209)의 오동작을 방지할 수 있다.
커패시터(C)는 전하가 충전되면서 전압 레벨이 서서히 올라간다. 따라서 커패시터(C)의 출력이 직접 논리합 게이트(GO)에 입력될 경우, 커패시터(C)의 출력이 오입력될 수 있다. 제1 부정 게이트(GN1)와 제2 부정 게이트(GN2)를 연속으로 커패시터(C)에 연결하여 커패시터(C) 출력의 논리합 게이트(GO)에 대한 오입력을 방지한다.
도 10은 본 발명의 또 다른 실시예에 따른 게이트 구동 장치의 동작을 보여주는 흐름도이다.
게이트 구동 장치(200)는 다음과 같은 동작을 통하여 드라이버(201)로부터 발생하는 제어 신호를 증폭한다.
드라이버(201)는 제어부(미도시)로부터 제어 신호를 수신한다(S301).
드라이버(201)는 수신된 제어 신호를 구동부(202)에 전달한다(S303). 이때, 드라이버(201)는 제어 신호를 상측 구동부(203), 하측 구동부(205) 및 소프트 아웃 구동부(207)에 전달한다. 제어 신호가 절연 게이트 바이폴라 트랜지스터(211) 턴 온 신호인 경우, 드라이버(201)는 상측 구동부(203)에 턴 온 신호를 전달하고 하측 구동부(205)와 소프트 아웃 구동부(207)에 턴 오프 신호를 전달한다. 제어 신호가 절연 게이트 바이폴라 트랜지스터(211) 턴 오프 신호인 경우, 드라이버(201)는 하측 구동부(205)에 턴 온 신호를 전달하고 상측 구동부(203)와 소프트 아웃 구동부(207)에 턴 오프 신호를 전달한다 전달한다. 제어 신호가 절연 게이트 바이폴라 트랜지스터(211) 소프트 아웃 신호인 경우, 드라이버(201)는 소프트 아웃 구동부(207)에 턴 온 신호를 전달하고 상측 구동부(203)와 하측 구동부(205)에 턴 오프 신호를 전달한다.
구동부(202)는 전달된 제어 신호를 증폭한다(S305). 구체적으로 구동부(202)는 전류를 증폭하여 출력한다. 이때, 제어 신호가 절연 게이트 바이폴라 트랜지스터(211)의 턴 온 신호라면, 상측 구동부(203)의 PMOS 트랜지스터는 게이트 단자를 통해 드라이버(201)로부터 드라이버의 출력 신호와 크기는 같고 위상은 반대인 신호를 수신한다. 상측 구동부(203)의 PMOS 트랜지스터는 제어 신호를 증폭한다. 이때, 제어 신호가 절연 게이트 바이폴라 트랜지스터(211)의 턴 오프 신호라면, 하측 구동부(205)의 NMOS 트랜지스터는 게이트 단자를 통해 드라이버(201)의 출력 신호를 수신한다. 하측 구동부(205)의 NMOS 트랜지스터는 제어 신호를 증폭한다. 이때 제어 신호가 절연 게이트 바이폴라 트랜지스터(211)의 소프트 아웃 신호라면, 소프트 아웃 구동부(207)의 NMOS 트랜지스터는 게이트 단자를 통해 드라이버(201)의 출력 신호를 수신한다. NMOS 트랜지스터는 제어 신호를 증폭한다.
신호 합성부(210)는 증폭된 제어 신호를 합성한다(S307). 구체적으로 신호 합성부(210)는 상측 구동부(203)의 증폭 신호, 하측 구동부(205)의 증폭 신호 및 소프트 아웃 구동부(207)의 증폭된 제어 신호를 합성한다. 상측 구동부(203)에서 증폭된 제어신호는 제1 저항(RH)으로 전달되며, 하측 구동부(205)에서 증폭된 제어신호는 제2 저항(RL)으로 전달되며, 소프트 아웃 구동부(207)에서 증폭된 제어신호는 제3 저항(RS)으로 전달된다.
절연 게이트 바이폴라 트랜지스터(211)는 합성된 제어 신호를 수신한다(S309).
절연 게이트 바이폴라 트랜지스터(211)는 수신된 제어 신호에 따라 동작한다(S311). 제어 신호가 턴 온 신호인 경우, 절연 게이트 바이폴라 트랜지스터(211)는 게이트 커패시턴스를 충전하고 이에 따라 절연 게이트 바이폴라 트랜지스터(211)의 게이트 단자의 전압은 상승한다. 제어 신호가 턴 오프 신호인 경우, 절연 게이트 바이폴라 트랜지스터(211)의 게이트 커패시턴스를 방전하고 이에 따라 게이트 바이폴라 트랜지스터(211)의 게이트 단자의 전압은 하강한다. 제어 신호가 소프트 아웃 신호인 경우, 절연 게이트 바이폴라 트랜지스터(211)는 게이트 커패시턴스를 서서히 방전하고 이에 따라 게이트 전압은 서서히 하강한다.
클램핑 구동부(209)는 소프트 아웃 구동부(207)의 NMOS 트랜지스터의 소스 단자의 전압이 기준 전압 이상인가 판단한다(S313). 소프트 아웃 구동부(207)의 NMOS 트랜지스터의 드레인 단자의 전압이 절연 게이트 바이폴라 트랜지스터(211)의 오동작을 일으킬 수 있는 정도의 전압의 크기인지 판단한다.
소프트 아웃 구동부(207)의 NMOS 트랜지스터의 소스 단자의 전압이 기준 전압 이상이라면, 클램핑 구동부(209)는 신호를 증폭하여 하측 구동부(205)를 턴 온한다(S315). NMOS 트랜지스터의 드레인 단자의 전압이 절연 게이트 바이폴라 트랜지스터(211)의 오동작을 일으킬 수 있는 정도의 전압의 크기라면, 클램핑 구동부(209)는 소프트 아웃 구동부(207)의 NMOS 트랜지스터의 소스 단자의 전압을 제한한다. 클램핑 구동부(209)의 구체적인 동작은 도 6과 도 7의 실시예의 설명에서와 같다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (8)

  1. 제어 신호에 따라 트랜지스터 소자의 게이트를 구동하는 게이트 구동 장치에 있어서,
    상기 제어 신호가 게이트 턴 온 신호라면, 상기 제어 신호를 증폭하여 상기 게이트를 턴 온하는 상측 구동부;
    상기 제어 신호가 게이트 턴 오프 신호라면, 상기 제어 신호를 증폭하여 상기 게이트를 턴 오프하는 하측 구동부;
    상기 제어 신호가 게이트 소프트 아웃 신호라면, 상기 제어 신호를 증폭하여 상기 게이트를 소프트 아웃 하는 소프트 아웃 구동부; 및
    상기 게이트를 소프트 아웃하는 경우, 하측 구동부를 턴 온하여 상기 게이트의 게이트 단자 전압을 제한하는 클램핑 구동부를 포함하고,
    상기 클램핑 구동부는 상기 클램핑 구동부의 출력의 노이즈를 제거하는 노이즈 필터를 포함하고,
    상기 노이즈 필터는 커패시터를 포함하는
    게이트 구동 장치.
  2. 제1항에 있어서,
    상기 클램핑 구동부는
    상기 소프트 아웃 구동부의 상태에 기초하여 하측 구동부를 턴 온하는
    게이트 구동 장치.
  3. 제2항에 있어서,
    상기 소프트 아웃 구동부는
    NMOS 트랜지스터를 포함하고
    상기 클램핑 구동부는
    상기 NMOS 트랜지스터의 드레인 단자의 전압이 기준 전압 이상이라면, 상기 하측 구동부를 턴 온하는
    게이트 구동 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 클램핑 구동부는 오입력 방지 장치를 포함하고 상기 오입력 방지 장치는 복수의 부정 게이트를 포함하는
    게이트 구동 장치.
  6. 트랜지스터 소자의 게이트를 구동하는 게이트 구동 장치에 있어서,
    상기 게이트의 게이트 단자에 연결되는 일단을 갖는 제1 저항;
    상기 제1 저항의 타단에 연결되는 드레인 단자와 전원 단자에 연결되는 소스 단자를 갖는 제1 PMOS 트랜지스터;
    상기 게이트의 게이트 단자에 연결되는 일단을 갖는 제2 저항;
    상기 제2 저항의 타단에 연결되는 드레인 단자와 접지되는 소스 단자를 갖는 제1 NMOS 트랜지스터;
    상기 게이트의 게이트 단자에 연결되는 일단을 갖는 제3 저항;
    상기 제3 저항의 타단에 연결되는 드레인 단자와 접지되는 소스 단자를 갖는 제2 NMOS 트랜지스터;
    상기 제2 NMOS 트랜지스터의 드레인 단자에 연결되는 입력 단자를 갖는 클램핑 구동부; 및
    상기 클램핑 구동부의 출력 단자에 연결되는 입력 단자를 갖고 상기 제1 NMOS 트랜지스터의 게이트 단자에 연결되는 출력 단자를 갖는 논리합 게이트를 포함하는
    게이트 구동 장치.
  7. 제6항에 있어서,
    상기 클램핑 구동부는
    전원 단자에 연결되는 소스 단자를 갖는 제2 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터의 드레인 단자에 연결되는 드레인 단자와 접지되는 소스 단자를 갖는 제3 NMOS 트랜지스터를 포함하는
    게이트 구동 장치.
  8. 제7항에 있어서,
    상기 클램핑 구동부는
    상기 제2 PMOS 트랜지스터와 상기 제3 NMOS 트랜지스터의 게이트 단자에 연결되는 일단을 갖고 접지되는 타단을 갖는 커패시터와 상기 커패시터의 일단에 연결되는 입력단을 갖는 제1 부정 게이트와 상기 부정 게이트의 출력단에 연결되는 입력단을 갖고 상기 논리합 게이트의 입력에 연결되는 출력단을 갖는 제2 부정 게이트를 포함하는
    게이트 구동 장치.
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