JPH1188134A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH1188134A JPH1188134A JP9250163A JP25016397A JPH1188134A JP H1188134 A JPH1188134 A JP H1188134A JP 9250163 A JP9250163 A JP 9250163A JP 25016397 A JP25016397 A JP 25016397A JP H1188134 A JPH1188134 A JP H1188134A
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- type mosfet
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Abstract
(57)【要約】
【課題】 レベルシフト電流が急激に流れた場合におい
ても素子破壊を生じたり、ノイズにより誤動作を発生さ
せることのないレベルシフト回路を提供する。 【解決手段】 レベルシフト回路ＬＳのＮ型MOSFET３の
ゲート端子と制御素子ＣＲ１との間に、Ｎ型MOSFET３の
ゲート端子に印加するゲート電圧を２段階に印加する２
段階昇圧スイッチ回路ＳＳを介在させた構成である。
ても素子破壊を生じたり、ノイズにより誤動作を発生さ
せることのないレベルシフト回路を提供する。 【解決手段】 レベルシフト回路ＬＳのＮ型MOSFET３の
ゲート端子と制御素子ＣＲ１との間に、Ｎ型MOSFET３の
ゲート端子に印加するゲート電圧を２段階に印加する２
段階昇圧スイッチ回路ＳＳを介在させた構成である。
Description
【０００１】
【発明の属する技術分野】本発明は、レベルシフト回路
に関するものである。
に関するものである。
【０００２】
【従来の技術】図６は、従来例に係るレベルシフト回路
ＬＳを含むインバ−タ回路である。Ｑ１及びＱ２はパワ
ー素子であるＮ型MOSFETであり、ソ−ス端子同士が接続
され、ドレイン端子間には直列電源Ｅ４が接続されてい
る。ＤＲ１及びＤＲ２は駆動素子であり、これら２つの
駆動素子ＤＲ１，ＤＲ２から出力される駆動信号により
Ｎ型MOSFETＱ１，Ｑ２を交互にスイッチングすること
で、直流電源Ｅ４を交流電源に変換して負荷回路Ｒ９，
Ｒ１０に供給する。ＣＲ１及びＣＲ２は駆動素子ＤＲ
１，ＤＲ２を制御する制御素子であり、Ｅ２及びＥ３は
駆動電源であり、駆動素子ＤＲ１，ＤＲ２に電力を供給
する。Ｐは制御装置であり、Ｎ型MOSFETＱ１，Ｑ２に対
して制御信号を発生する。制御装置Ｐと駆動素子ＤＲ１
とは、制御素子ＣＲ１及びレベルシフト回路ＬＳを介し
て接続され、制御装置Ｐと駆動素子ＤＲ２とは、制御素
子ＣＲ１，ＣＲ２を介して接続される。
ＬＳを含むインバ−タ回路である。Ｑ１及びＱ２はパワ
ー素子であるＮ型MOSFETであり、ソ−ス端子同士が接続
され、ドレイン端子間には直列電源Ｅ４が接続されてい
る。ＤＲ１及びＤＲ２は駆動素子であり、これら２つの
駆動素子ＤＲ１，ＤＲ２から出力される駆動信号により
Ｎ型MOSFETＱ１，Ｑ２を交互にスイッチングすること
で、直流電源Ｅ４を交流電源に変換して負荷回路Ｒ９，
Ｒ１０に供給する。ＣＲ１及びＣＲ２は駆動素子ＤＲ
１，ＤＲ２を制御する制御素子であり、Ｅ２及びＥ３は
駆動電源であり、駆動素子ＤＲ１，ＤＲ２に電力を供給
する。Ｐは制御装置であり、Ｎ型MOSFETＱ１，Ｑ２に対
して制御信号を発生する。制御装置Ｐと駆動素子ＤＲ１
とは、制御素子ＣＲ１及びレベルシフト回路ＬＳを介し
て接続され、制御装置Ｐと駆動素子ＤＲ２とは、制御素
子ＣＲ１，ＣＲ２を介して接続される。
【０００３】レベルシフト回路ＬＳは、２つのＰ型MOSF
ET１，２と、Ｎ型MOSFET３と、抵抗素子Ｒ１とにより構
成され、Ｐ型MOSFET１，２は、カレントミラー回路を構
成する。Ｎ型MOSFET３は、Ｐ型MOSFET１のドレイン端子
とグランドとの間に接続され、Ｎ型MOSFET３がオンする
とＰ型MOSFET１，２にレベルシフト電流Ｉが流れる。抵
抗素子Ｒ１は、Ｐ型MOSFET３のドレイン端子と駆動電源
Ｅ２の低電位側との間に接続され、Ｎ型MOSFET３のゲー
ト・ソース間に制御装置Ｐにより制御信号が印加される
と、抵抗素子Ｒ１の両端に電圧を発生させる。
ET１，２と、Ｎ型MOSFET３と、抵抗素子Ｒ１とにより構
成され、Ｐ型MOSFET１，２は、カレントミラー回路を構
成する。Ｎ型MOSFET３は、Ｐ型MOSFET１のドレイン端子
とグランドとの間に接続され、Ｎ型MOSFET３がオンする
とＰ型MOSFET１，２にレベルシフト電流Ｉが流れる。抵
抗素子Ｒ１は、Ｐ型MOSFET３のドレイン端子と駆動電源
Ｅ２の低電位側との間に接続され、Ｎ型MOSFET３のゲー
ト・ソース間に制御装置Ｐにより制御信号が印加される
と、抵抗素子Ｒ１の両端に電圧を発生させる。
【０００４】以下、レベルシフト回路ＬＳの動作につい
て説明する。出力電圧Ｖｓ及びＮ型MOSFET３のドレイン
・ソース間電圧Ｖｍが高電位である場合、制御素子ＣＲ
１を介して出力される制御信号によってＮ型MOSFET３が
オンされるとレベルシフト電流Ｉが流れる。このレベル
シフト電流Ｉは、カレントミラー回路を構成するＰ型MO
SFET１，２に流れる。このレベルシフト電流Ｉによって
抵抗素子Ｒ１の両端に電圧が発生し、駆動素子ＤＲ１に
入力される。この場合、Ｐ型MOSFET１，２は能動領域で
動作し大きな遅延はない。
て説明する。出力電圧Ｖｓ及びＮ型MOSFET３のドレイン
・ソース間電圧Ｖｍが高電位である場合、制御素子ＣＲ
１を介して出力される制御信号によってＮ型MOSFET３が
オンされるとレベルシフト電流Ｉが流れる。このレベル
シフト電流Ｉは、カレントミラー回路を構成するＰ型MO
SFET１，２に流れる。このレベルシフト電流Ｉによって
抵抗素子Ｒ１の両端に電圧が発生し、駆動素子ＤＲ１に
入力される。この場合、Ｐ型MOSFET１，２は能動領域で
動作し大きな遅延はない。
【０００５】また、Ｎ型MOSFET３がオフした場合、Ｎ型
MOSFET３のドレイン・ソース間の寄生容量に蓄積された
電荷は、Ｐ型MOSFET１の寄生ダイオードを介して放電さ
れる。
MOSFET３のドレイン・ソース間の寄生容量に蓄積された
電荷は、Ｐ型MOSFET１の寄生ダイオードを介して放電さ
れる。
【０００６】
【発明が解決しようとする課題】ところが、上述のよう
な構成のレベルシフト回路ＬＳでは、Ｎ型MOSFET３に高
電圧が印加されている状態でゲート・ソース間に制御素
子ＣＲ１を介して出力される制御信号が印加されると、
ドレイン・ソース間電圧の急激な電圧変動によってレベ
ルシフト電流Ｉが急激に流れ、図７に示すような定格以
上の過電流Ｉｐが瞬時に流れることになる。この過電流
Ｉｐによって素子破壊が発生したり、ノイズを生じ周辺
回路が誤動作を起こすという問題があった。
な構成のレベルシフト回路ＬＳでは、Ｎ型MOSFET３に高
電圧が印加されている状態でゲート・ソース間に制御素
子ＣＲ１を介して出力される制御信号が印加されると、
ドレイン・ソース間電圧の急激な電圧変動によってレベ
ルシフト電流Ｉが急激に流れ、図７に示すような定格以
上の過電流Ｉｐが瞬時に流れることになる。この過電流
Ｉｐによって素子破壊が発生したり、ノイズを生じ周辺
回路が誤動作を起こすという問題があった。
【０００７】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、レベルシフト電流が
急激に流れた場合においても素子破壊を生じたり、ノイ
ズにより誤動作を発生させることのないレベルシフト回
路を提供することにある。
であり、その目的とするところは、レベルシフト電流が
急激に流れた場合においても素子破壊を生じたり、ノイ
ズにより誤動作を発生させることのないレベルシフト回
路を提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
第１及び第２のＰ型MOSFETによりカレントミラー回路を
構成し、前記第１のＰ型MOSFETとグランドとを第１のＮ
型MOSFETを介して接続し、前記第２のＰ型MOSFETのソー
ス端子とドレイン端子とをソース端子側が高電位になる
ように駆動電源を介して接続し、前記第２のＰ型MOSFET
のドレイン端子と前記駆動電源の低電位側とを第１の抵
抗素子を介して接続して成り、前記第１のＮ型MOSFETの
ゲート・ソース間に制御素子からの制御信号を印加する
ことで前記第１及び第２のＰ型MOSFETに流れるレベルシ
フト電流により前記第１の抵抗素子に電圧を発生させる
ことによってレベル変換を行うレベルシフト回路におい
て、前記第１のＮ型MOSFETのゲート端子に印加されるゲ
ート電圧を段階的に印加する段階昇圧スイッチ回路を前
記第１のＮ型MOSFETのゲート端子と前記制御素子との間
に設けたことを特徴とするものである。
第１及び第２のＰ型MOSFETによりカレントミラー回路を
構成し、前記第１のＰ型MOSFETとグランドとを第１のＮ
型MOSFETを介して接続し、前記第２のＰ型MOSFETのソー
ス端子とドレイン端子とをソース端子側が高電位になる
ように駆動電源を介して接続し、前記第２のＰ型MOSFET
のドレイン端子と前記駆動電源の低電位側とを第１の抵
抗素子を介して接続して成り、前記第１のＮ型MOSFETの
ゲート・ソース間に制御素子からの制御信号を印加する
ことで前記第１及び第２のＰ型MOSFETに流れるレベルシ
フト電流により前記第１の抵抗素子に電圧を発生させる
ことによってレベル変換を行うレベルシフト回路におい
て、前記第１のＮ型MOSFETのゲート端子に印加されるゲ
ート電圧を段階的に印加する段階昇圧スイッチ回路を前
記第１のＮ型MOSFETのゲート端子と前記制御素子との間
に設けたことを特徴とするものである。
【０００９】請求項２記載の発明は、請求項１記載のレ
ベルシフト回路において、前記段階昇圧スイッチ回路
を、前記制御素子の出力端子に入力端子が接続されたイ
ンバータと、該インバータの出力端子と前記第１のＮ型
MOSFETのゲート端子との間に第２の抵抗素子を介してア
ノードが接続された第１のダイオードと、前記制御素子
の出力端子にゲート端子が、前記第１のＮ型MOSFETのゲ
ート端子にドレイン端子が、グランドにソース端子が接
続された第２のＮ型MOSFETと、前記第２の抵抗素子と前
記第１のダイオードとの接続点に第３の抵抗素子を介し
てドレイン端子が、グランドにソース端子が接続された
第３のＮ型MOSFETと、前記第３の抵抗素子と前記第３の
Ｎ型MOSFETとの接続点に一方の端子が、前記第１のＮ型
MOSFETのゲート端子に他方の端子が接続された第１のコ
ンデンサと、前記第１のＮ型MOSFETのゲート端子とグラ
ンドとの間に接続された第４及び第５の抵抗素子から成
る直列回路と、前記第３のＮ型MOSFETのゲート端子に出
力端子及び非反転入力端子が、前記第４の抵抗素子と前
記第５の抵抗素子との接続点に反転入力端子が接続され
た増幅器とで構成したことを特徴とするものである。
ベルシフト回路において、前記段階昇圧スイッチ回路
を、前記制御素子の出力端子に入力端子が接続されたイ
ンバータと、該インバータの出力端子と前記第１のＮ型
MOSFETのゲート端子との間に第２の抵抗素子を介してア
ノードが接続された第１のダイオードと、前記制御素子
の出力端子にゲート端子が、前記第１のＮ型MOSFETのゲ
ート端子にドレイン端子が、グランドにソース端子が接
続された第２のＮ型MOSFETと、前記第２の抵抗素子と前
記第１のダイオードとの接続点に第３の抵抗素子を介し
てドレイン端子が、グランドにソース端子が接続された
第３のＮ型MOSFETと、前記第３の抵抗素子と前記第３の
Ｎ型MOSFETとの接続点に一方の端子が、前記第１のＮ型
MOSFETのゲート端子に他方の端子が接続された第１のコ
ンデンサと、前記第１のＮ型MOSFETのゲート端子とグラ
ンドとの間に接続された第４及び第５の抵抗素子から成
る直列回路と、前記第３のＮ型MOSFETのゲート端子に出
力端子及び非反転入力端子が、前記第４の抵抗素子と前
記第５の抵抗素子との接続点に反転入力端子が接続され
た増幅器とで構成したことを特徴とするものである。
【００１０】請求項３記載の発明は、請求項１記載のレ
ベルシフト回路において、前記段階昇圧スイッチ回路
を、前記制御素子の出力端子に入力端子が接続されたイ
ンバータと、該インバータの出力端子と前記第１のＮ型
MOSFETのゲート端子との間に抵抗素子Ｒ２を介してアノ
ードが接続された第１のダイオードと、前記制御素子の
出力端子にゲート端子が、前記第１のＮ型MOSFETのゲー
ト端子にドレイン端子が、グランドにソース端子が接続
された第２のＮ型MOSFETと、前記第１のＮ型MOSFETのゲ
ート端子とグランドとの間に接続された第４及び第５の
抵抗素子から成る直列回路と、前記第１のＮ型MOSFETの
ゲート端子に第６及び第７の抵抗素子を介してドレイン
端子が、前記第４の抵抗素子と前記第５の抵抗素子との
接続点にゲート端子が、グランドにソース端子が接続さ
れた第４のＮ型MOSFETと、前記第２の抵抗素子と前記第
１のダイオードとの接続点に第３の抵抗素子を介してド
レイン端子が、前記第６の抵抗素子と前記第７の抵抗素
子との接続点にゲート端子が、グランドにソース端子が
接続された第３のＮ型MOSFETと、前記第３の抵抗素子と
前記第３のＮ型MOSFETとの接続点に一方の端子が、前記
第１のＮ型MOSFETのゲート端子に他方の端子が接続され
た第１のコンデンサと、前記第３のＮ型MOSFETのゲート
端子とグランドとの間に接続された第２のコンデンサと
で構成したことを特徴とするものである。
ベルシフト回路において、前記段階昇圧スイッチ回路
を、前記制御素子の出力端子に入力端子が接続されたイ
ンバータと、該インバータの出力端子と前記第１のＮ型
MOSFETのゲート端子との間に抵抗素子Ｒ２を介してアノ
ードが接続された第１のダイオードと、前記制御素子の
出力端子にゲート端子が、前記第１のＮ型MOSFETのゲー
ト端子にドレイン端子が、グランドにソース端子が接続
された第２のＮ型MOSFETと、前記第１のＮ型MOSFETのゲ
ート端子とグランドとの間に接続された第４及び第５の
抵抗素子から成る直列回路と、前記第１のＮ型MOSFETの
ゲート端子に第６及び第７の抵抗素子を介してドレイン
端子が、前記第４の抵抗素子と前記第５の抵抗素子との
接続点にゲート端子が、グランドにソース端子が接続さ
れた第４のＮ型MOSFETと、前記第２の抵抗素子と前記第
１のダイオードとの接続点に第３の抵抗素子を介してド
レイン端子が、前記第６の抵抗素子と前記第７の抵抗素
子との接続点にゲート端子が、グランドにソース端子が
接続された第３のＮ型MOSFETと、前記第３の抵抗素子と
前記第３のＮ型MOSFETとの接続点に一方の端子が、前記
第１のＮ型MOSFETのゲート端子に他方の端子が接続され
た第１のコンデンサと、前記第３のＮ型MOSFETのゲート
端子とグランドとの間に接続された第２のコンデンサと
で構成したことを特徴とするものである。
【００１１】請求項４記載の発明は、請求項１記載のレ
ベルシフト回路において、前記段階昇圧スイッチ回路
を、前記制御素子の出力端子に入力端子が接続されたイ
ンバータと、該インバータの出力端子と前記第１のＮ型
MOSFETのゲート端子との間に抵抗素子Ｒ２を介してアノ
ードが接続された第１のダイオードと、前記制御素子の
出力端子にゲート端子が、前記第１のＮ型MOSFETのゲー
ト端子にドレイン端子が、グランドにソース端子が接続
された第２のＮ型MOSFETと、前記第１のＮ型MOSFETのゲ
ート端子にアノードが接続された第２のダイオードと、
該第２のダイオードのカソードにカソードが接続された
第１のツェナーダイオードと、該第１のツェナーダイオ
ードのアノードにカソードが、グランドにアノードが接
続された第２のツェナーダイオードと、前記第２の抵抗
素子と前記第１のダイオードとの接続点に第３の抵抗素
子を介してドレイン端子が、前記第１のツェナーダイオ
ードと前記第２のツェナーダイオードとの接続点と第８
の抵抗素子を介してゲート端子が、グランドにソース端
子が接続された第３のＰ型MOSFETと、前記第３の抵抗素
子と前記第３のＰ型MOSFETとの接続点に一方の端子が、
前記第１のＮ型MOSFETのゲート端子に他方の端子が接続
された第１のコンデンサと、前記第３のＰ型MOSFETのゲ
ート端子とグラントとの間に接続された第２のコンデン
サとで構成したことを特徴とするものである。
ベルシフト回路において、前記段階昇圧スイッチ回路
を、前記制御素子の出力端子に入力端子が接続されたイ
ンバータと、該インバータの出力端子と前記第１のＮ型
MOSFETのゲート端子との間に抵抗素子Ｒ２を介してアノ
ードが接続された第１のダイオードと、前記制御素子の
出力端子にゲート端子が、前記第１のＮ型MOSFETのゲー
ト端子にドレイン端子が、グランドにソース端子が接続
された第２のＮ型MOSFETと、前記第１のＮ型MOSFETのゲ
ート端子にアノードが接続された第２のダイオードと、
該第２のダイオードのカソードにカソードが接続された
第１のツェナーダイオードと、該第１のツェナーダイオ
ードのアノードにカソードが、グランドにアノードが接
続された第２のツェナーダイオードと、前記第２の抵抗
素子と前記第１のダイオードとの接続点に第３の抵抗素
子を介してドレイン端子が、前記第１のツェナーダイオ
ードと前記第２のツェナーダイオードとの接続点と第８
の抵抗素子を介してゲート端子が、グランドにソース端
子が接続された第３のＰ型MOSFETと、前記第３の抵抗素
子と前記第３のＰ型MOSFETとの接続点に一方の端子が、
前記第１のＮ型MOSFETのゲート端子に他方の端子が接続
された第１のコンデンサと、前記第３のＰ型MOSFETのゲ
ート端子とグラントとの間に接続された第２のコンデン
サとで構成したことを特徴とするものである。
【００１２】
【発明の実施の形態】以下、本発明の実施形態について
図面に基づき説明する。
図面に基づき説明する。
【００１３】＝実施形態１＝ 図１は、本発明の一実施形態に係るレベルシフト回路Ｌ
Ｓを示す回路図である。本実施形態に係るレベルシフト
回路ＬＳは、従来例として図６に示すレベルシフト回路
ＬＳのＮ型MOSFET３のゲート端子と制御素子ＣＲ１との
間に、Ｎ型MOSFET３のゲート端子にゲート電圧を印加す
る際に、２段階に電圧を上げて印加する２段階昇圧スイ
ッチ回路ＳＳを介在させた構成である。
Ｓを示す回路図である。本実施形態に係るレベルシフト
回路ＬＳは、従来例として図６に示すレベルシフト回路
ＬＳのＮ型MOSFET３のゲート端子と制御素子ＣＲ１との
間に、Ｎ型MOSFET３のゲート端子にゲート電圧を印加す
る際に、２段階に電圧を上げて印加する２段階昇圧スイ
ッチ回路ＳＳを介在させた構成である。
【００１４】以下、本実施形態に係るレベルシフト回路
ＬＳの動作について、図１，図２に基づいて説明する。
図２は、本実施形態に係るレベルシフト回路ＬＳのレベ
ルシフト電流を示すグラフである。Ｎ型MOSFET３のゲー
ト・ソース間に信号Ｖgsが入力され、Ｎ型MOSFET３がオ
ンすると、Ｐ型MOSFET１，２がオン状態に移行し、その
際に、図７に示すように過電流Ｉｐが流れることがあ
る。このオン状態への移行時において、Ｎ型MOSFET３の
ゲート端子に印加される制御信号電圧（Ｖgs）を、２段
階昇圧スイッチ回路ＳＳによって２段階に印加する（Ｖ
gs1とＶgs2）。
ＬＳの動作について、図１，図２に基づいて説明する。
図２は、本実施形態に係るレベルシフト回路ＬＳのレベ
ルシフト電流を示すグラフである。Ｎ型MOSFET３のゲー
ト・ソース間に信号Ｖgsが入力され、Ｎ型MOSFET３がオ
ンすると、Ｐ型MOSFET１，２がオン状態に移行し、その
際に、図７に示すように過電流Ｉｐが流れることがあ
る。このオン状態への移行時において、Ｎ型MOSFET３の
ゲート端子に印加される制御信号電圧（Ｖgs）を、２段
階昇圧スイッチ回路ＳＳによって２段階に印加する（Ｖ
gs1とＶgs2）。
【００１５】従って、本実施形態においては、ゲート電
圧（Ｖgs）を２段階に印加することによってレベルシフ
ト電流Ｉが２段階に流れ、レベルシフト電流Ｉの立ち上
がり（ｄＩ／ｄｔ）を緩和して素子破壊を防止し、この
過電流Ｉｐによるノイズを抑え、周辺回路の誤動作を防
止することができる。
圧（Ｖgs）を２段階に印加することによってレベルシフ
ト電流Ｉが２段階に流れ、レベルシフト電流Ｉの立ち上
がり（ｄＩ／ｄｔ）を緩和して素子破壊を防止し、この
過電流Ｉｐによるノイズを抑え、周辺回路の誤動作を防
止することができる。
【００１６】なお、本実施形態においては、Ｎ型MOSFET
３のゲート端子へのゲート電圧の印加を２段階に上げて
印加するようにしたが、これに限定される必要はなく、
３段階以上に上げて印加するようにしてもよい。
３のゲート端子へのゲート電圧の印加を２段階に上げて
印加するようにしたが、これに限定される必要はなく、
３段階以上に上げて印加するようにしてもよい。
【００１７】＝実施形態２＝ 図３は、本発明の他の実施形態に係るレベルシフト回路
ＬＳを示す回路図である。本実施形態に係るレベルシフ
ト回路ＬＳは、実施形態１として図１に示すレベルシフ
ト回路ＬＳにおいて、２段階昇圧スイッチ回路ＳＳを、
Ｎ型MOSFET４，５と、抵抗素子Ｒ２〜Ｒ５と、増幅器Ｏ
Ｐと、ダイオードＤ１と、インバータＩＮと、コンデン
サＣ１とで構成したものである。
ＬＳを示す回路図である。本実施形態に係るレベルシフ
ト回路ＬＳは、実施形態１として図１に示すレベルシフ
ト回路ＬＳにおいて、２段階昇圧スイッチ回路ＳＳを、
Ｎ型MOSFET４，５と、抵抗素子Ｒ２〜Ｒ５と、増幅器Ｏ
Ｐと、ダイオードＤ１と、インバータＩＮと、コンデン
サＣ１とで構成したものである。
【００１８】２段階昇圧スイッチ回路ＳＳのインバータ
ＩＮの入力端子は、制御素子ＣＲ１の出力端子に接続さ
れ、インバータＩＮの出力端子は抵抗素子Ｒ２を介して
ダイオードＤ１のアノードに接続され、ダイオードＤ１
のカソードはＮ型MOSFET３のゲート端子に接続されてい
る。
ＩＮの入力端子は、制御素子ＣＲ１の出力端子に接続さ
れ、インバータＩＮの出力端子は抵抗素子Ｒ２を介して
ダイオードＤ１のアノードに接続され、ダイオードＤ１
のカソードはＮ型MOSFET３のゲート端子に接続されてい
る。
【００１９】そして、制御素子ＣＲ１の出力端子にゲー
ト端子が、Ｎ型MOSFET３のゲート端子にドレイン端子
が、グランドにソース端子が接続されるようにＮ型MOSF
ET４が接続され、Ｎ型MOSFET４のドレイン端子とソース
端子との間に抵抗素子Ｒ４，Ｒ５の直列回路が接続され
ている。
ト端子が、Ｎ型MOSFET３のゲート端子にドレイン端子
が、グランドにソース端子が接続されるようにＮ型MOSF
ET４が接続され、Ｎ型MOSFET４のドレイン端子とソース
端子との間に抵抗素子Ｒ４，Ｒ５の直列回路が接続され
ている。
【００２０】また、抵抗素子Ｒ２とダイオードＤ１との
接続点に抵抗素子Ｒ３の一方の端子が接続され、抵抗素
子Ｒ３の他方の端子にドレイン端子が、グランドにソー
ス端子が接続されるようにＮ型MOSFET５が接続されてい
る。
接続点に抵抗素子Ｒ３の一方の端子が接続され、抵抗素
子Ｒ３の他方の端子にドレイン端子が、グランドにソー
ス端子が接続されるようにＮ型MOSFET５が接続されてい
る。
【００２１】また、抵抗素子Ｒ３とＮ型MOSFET５の接続
点とＮ型MOSFET３のゲート端子とはコンデンサＣ１を介
して接続され、抵抗素子Ｒ４と抵抗素子Ｒ５との接続点
とＮ型MOSFET５のゲート端子とは、増幅器ＯＰを介して
接続されている。ここで、増幅器ＯＰは、出力端子及び
非反転入力端子（＋）がＮ型MOSFET５のゲート端子に、
反転入力端子が抵抗素子Ｒ４と抵抗素子Ｒ５の接続点に
接続されている。
点とＮ型MOSFET３のゲート端子とはコンデンサＣ１を介
して接続され、抵抗素子Ｒ４と抵抗素子Ｒ５との接続点
とＮ型MOSFET５のゲート端子とは、増幅器ＯＰを介して
接続されている。ここで、増幅器ＯＰは、出力端子及び
非反転入力端子（＋）がＮ型MOSFET５のゲート端子に、
反転入力端子が抵抗素子Ｒ４と抵抗素子Ｒ５の接続点に
接続されている。
【００２２】以下、本実施形態に係るレベルシフト回路
ＬＳの動作について、図３に基づいて説明する。Ｎ型MO
SFET３がオフ状態であるとき、制御素子ＣＲ１からの出
力は高電位で、インバータＩＮからの出力は低電位、Ｎ
型MOSFET４はオン状態であり、Ｎ型MOSFET３のゲート電
圧を接地している。この時、増幅器ＯＰは、反転入力端
子（−）が低電位であるため、高電位が出力され、Ｎ型
MOSFET５がオン状態である。
ＬＳの動作について、図３に基づいて説明する。Ｎ型MO
SFET３がオフ状態であるとき、制御素子ＣＲ１からの出
力は高電位で、インバータＩＮからの出力は低電位、Ｎ
型MOSFET４はオン状態であり、Ｎ型MOSFET３のゲート電
圧を接地している。この時、増幅器ＯＰは、反転入力端
子（−）が低電位であるため、高電位が出力され、Ｎ型
MOSFET５がオン状態である。
【００２３】そして、Ｎ型MOSFET３のゲート電圧を２段
階に印加するが、先ず第１段階について説明する。Ｎ型
MOSFET３のゲート・ソース間に信号Ｖｇｓが入力され、
Ｎ型MOSFET３がオン状態に移行すると、制御素子ＣＲ１
からの出力は低電位で、Ｎ型MOSFET４はオフ状態に移行
し、増幅器ＯＰの出力は高電位から低電位へと移行して
いき、Ｎ型MOSFET３のゲート端子にゲート電圧が印加さ
れる。
階に印加するが、先ず第１段階について説明する。Ｎ型
MOSFET３のゲート・ソース間に信号Ｖｇｓが入力され、
Ｎ型MOSFET３がオン状態に移行すると、制御素子ＣＲ１
からの出力は低電位で、Ｎ型MOSFET４はオフ状態に移行
し、増幅器ＯＰの出力は高電位から低電位へと移行して
いき、Ｎ型MOSFET３のゲート端子にゲート電圧が印加さ
れる。
【００２４】この時、抵抗素子Ｒ２とダイオードＤ１を
介してコンデンサＣ１が充電され、抵抗素子Ｒ２とコン
デンサＣ１とで決定される時定数でＮ型MOSFET３のゲー
ト端子に印加されるゲート電圧が所定の電位（Ｖgs1）
まで上昇し、それに伴って増幅器ＯＰの反転入力端子
（−）の電位も上昇し、Ｎ型MOSFET５はオフ状態にな
り、第２段階に移行する。
介してコンデンサＣ１が充電され、抵抗素子Ｒ２とコン
デンサＣ１とで決定される時定数でＮ型MOSFET３のゲー
ト端子に印加されるゲート電圧が所定の電位（Ｖgs1）
まで上昇し、それに伴って増幅器ＯＰの反転入力端子
（−）の電位も上昇し、Ｎ型MOSFET５はオフ状態にな
り、第２段階に移行する。
【００２５】第２段階は、コンデンサＣ１の低電位側が
高電位まで上昇し、これによりダイオードＤ１は逆バイ
アスされて非導通状態となり、コンデンサＣ１に充電さ
れた電圧分だけＮ型MOSFET３のゲート端子に印加される
ゲート電圧が上昇し、レベルシフト電流Ｉは定格に達す
る。
高電位まで上昇し、これによりダイオードＤ１は逆バイ
アスされて非導通状態となり、コンデンサＣ１に充電さ
れた電圧分だけＮ型MOSFET３のゲート端子に印加される
ゲート電圧が上昇し、レベルシフト電流Ｉは定格に達す
る。
【００２６】このように、Ｎ型MOSFET３のゲート端子に
印加されるゲート電圧を動作周波数の妨げにならないよ
う段階的に印加し、立ち上がり（ｄＶgs／ｄｔ）を最適
設計することでレベルシフト電流Ｉの急激な変動を抑
え、これにより立ち上がり（ｄＩ／ｄｔ）を緩和するこ
とができる。
印加されるゲート電圧を動作周波数の妨げにならないよ
う段階的に印加し、立ち上がり（ｄＶgs／ｄｔ）を最適
設計することでレベルシフト電流Ｉの急激な変動を抑
え、これにより立ち上がり（ｄＩ／ｄｔ）を緩和するこ
とができる。
【００２７】＝実施形態３＝ 図４は、本発明の他の実施形態に係るレベルシフト回路
を示す回路図である。実施形態１として図１に示すレベ
ルシフト回路ＬＳにおいて、増幅器ＯＰの代わりに、Ｎ
型MOSFET６と、抵抗素子Ｒ６，Ｒ７と、コンデンサＣ２
とを用いた構成である。ここで、抵抗素子Ｒ６と抵抗素
子Ｒ７とから成る直列回路の一方の端子がＮ型MOSFET３
のゲート端子に接続され、前記直列回路の他方の端子に
ドレイン端子が、グランドにソース端子が接続されるよ
うにＮ型MOSFET６が接続され、Ｎ型MOSFET６のゲート端
子は抵抗素子Ｒ４と抵抗素子Ｒ５との接続点に接続さ
れ、抵抗素子Ｒ６と抵抗素子Ｒ７との接続点はＮ型MOSF
ET５のゲート端子に接続されている。そして、Ｎ型MOSF
ET５のゲート端子とソース端子とはコンデンサＣ２を介
して接続されている。
を示す回路図である。実施形態１として図１に示すレベ
ルシフト回路ＬＳにおいて、増幅器ＯＰの代わりに、Ｎ
型MOSFET６と、抵抗素子Ｒ６，Ｒ７と、コンデンサＣ２
とを用いた構成である。ここで、抵抗素子Ｒ６と抵抗素
子Ｒ７とから成る直列回路の一方の端子がＮ型MOSFET３
のゲート端子に接続され、前記直列回路の他方の端子に
ドレイン端子が、グランドにソース端子が接続されるよ
うにＮ型MOSFET６が接続され、Ｎ型MOSFET６のゲート端
子は抵抗素子Ｒ４と抵抗素子Ｒ５との接続点に接続さ
れ、抵抗素子Ｒ６と抵抗素子Ｒ７との接続点はＮ型MOSF
ET５のゲート端子に接続されている。そして、Ｎ型MOSF
ET５のゲート端子とソース端子とはコンデンサＣ２を介
して接続されている。
【００２８】以下、本実施形態に係るレベルシフト回路
ＬＳの動作について、図４に基づいて説明する。なお、
本実施形態における第２段階の動作は、実施形態２と同
様であるので、ここでは第１段階についてのみ説明を行
う。Ｎ型MOSFET３がオフ状態であるとき、制御素子ＣＲ
１からの出力は高電位で、インバータＩＮからの出力は
低電位、Ｎ型MOSFET４はオン状態であり、Ｎ型MOSFET３
のゲート電圧を接地している。また、Ｎ型MOSFET５，６
はオフ状態である。
ＬＳの動作について、図４に基づいて説明する。なお、
本実施形態における第２段階の動作は、実施形態２と同
様であるので、ここでは第１段階についてのみ説明を行
う。Ｎ型MOSFET３がオフ状態であるとき、制御素子ＣＲ
１からの出力は高電位で、インバータＩＮからの出力は
低電位、Ｎ型MOSFET４はオン状態であり、Ｎ型MOSFET３
のゲート電圧を接地している。また、Ｎ型MOSFET５，６
はオフ状態である。
【００２９】そして、Ｎ型MOSFET３のゲート・ソース間
に信号Ｖｇｓが入力され、Ｎ型MOSFET３がオン状態に移
行すると、制御素子ＣＲ１からの出力は低電位で、Ｎ型
MOSFET４はオフ状態に移行する。
に信号Ｖｇｓが入力され、Ｎ型MOSFET３がオン状態に移
行すると、制御素子ＣＲ１からの出力は低電位で、Ｎ型
MOSFET４はオフ状態に移行する。
【００３０】この時、抵抗素子Ｒ２とダイオードＤ１を
介してコンデンサＣ１が充電され、抵抗素子Ｒ２とコン
デンサＣ１とで決定される時定数でＮ型MOSFET３のゲー
ト端子に印加されるゲート電圧が所定の電位（Ｖgs1）
まで上昇し、それに伴ってＮ型MOSFET５，６のゲート端
子に印加されるゲート電圧も上昇し、Ｎ型MOSFET５，６
はオン状態に移行する。
介してコンデンサＣ１が充電され、抵抗素子Ｒ２とコン
デンサＣ１とで決定される時定数でＮ型MOSFET３のゲー
ト端子に印加されるゲート電圧が所定の電位（Ｖgs1）
まで上昇し、それに伴ってＮ型MOSFET５，６のゲート端
子に印加されるゲート電圧も上昇し、Ｎ型MOSFET５，６
はオン状態に移行する。
【００３１】そして、抵抗素子Ｒ７とコンデンサＣ２と
で決定される時定数でＮ型MOSFET５のゲート端子に印加
されるゲート電圧が下降し、Ｎ型MOSFET５はオフ状態に
なり、第２段階に移行する。
で決定される時定数でＮ型MOSFET５のゲート端子に印加
されるゲート電圧が下降し、Ｎ型MOSFET５はオフ状態に
なり、第２段階に移行する。
【００３２】この第２段階に移行するまでの時間は、抵
抗素子Ｒ７とコンデンサＣ２との時定数で決まり、最適
設計を行うことで過電流Ｉｐが発生する領域（期間）を
第１段階で動作させ、過電流Ｉｐが発生しない領域では
第２段階の定格動作をさせることができる。これによ
り、過電流抑制をより確実に行うことができる。
抗素子Ｒ７とコンデンサＣ２との時定数で決まり、最適
設計を行うことで過電流Ｉｐが発生する領域（期間）を
第１段階で動作させ、過電流Ｉｐが発生しない領域では
第２段階の定格動作をさせることができる。これによ
り、過電流抑制をより確実に行うことができる。
【００３３】＝実施形態４＝ 図５は、本発明の他の実施形態に係るレベルシフト回路
ＬＳを示す回路図である。本実施形態に係るレベルシフ
ト回路ＬＳは、実施形態２として図３に示すレベルシフ
ト回路ＬＳにおいて、Ｎ型MOSFET５と増幅器ＯＰと抵抗
素子Ｒ４，Ｒ５の代わりに、Ｐ型MOSFET７と、抵抗素子
Ｒ８と、ダイオードＤ２と、ツェナーダイオードＺＤ
１，ＺＤ２とを用いた構成である。ここで、抵抗素子Ｒ
３の一方の端子にソース端子が、グランドにドレイン端
子が接続されるようにＰ型MOSFET７が接続され、ｐ型MO
SFET７のゲート端子とドレイン端子とはコンデンサＣ２
を介して接続されている。また、Ｎ型MOSFET３のゲート
端子にはダイオードＤ２のアノードが接続され、ダイオ
ードＤ２のカソードには、ツェナーダイオードＺＤ１の
カソードが接続され、ツェナーダイオードＺＤ１のアノ
ードにはツェナーダイオードＺＤ２のカソードが接続さ
れ、ツェナーダイオードＺＤ２のアノードはグランドに
接続されている。更に、ツェナーダイオードＺＤ１とツ
ェナーダイオードＺＤ２との接続点は、抵抗Ｒ８を介し
てＰ型MOSFET７のゲート端子に接続されている。
ＬＳを示す回路図である。本実施形態に係るレベルシフ
ト回路ＬＳは、実施形態２として図３に示すレベルシフ
ト回路ＬＳにおいて、Ｎ型MOSFET５と増幅器ＯＰと抵抗
素子Ｒ４，Ｒ５の代わりに、Ｐ型MOSFET７と、抵抗素子
Ｒ８と、ダイオードＤ２と、ツェナーダイオードＺＤ
１，ＺＤ２とを用いた構成である。ここで、抵抗素子Ｒ
３の一方の端子にソース端子が、グランドにドレイン端
子が接続されるようにＰ型MOSFET７が接続され、ｐ型MO
SFET７のゲート端子とドレイン端子とはコンデンサＣ２
を介して接続されている。また、Ｎ型MOSFET３のゲート
端子にはダイオードＤ２のアノードが接続され、ダイオ
ードＤ２のカソードには、ツェナーダイオードＺＤ１の
カソードが接続され、ツェナーダイオードＺＤ１のアノ
ードにはツェナーダイオードＺＤ２のカソードが接続さ
れ、ツェナーダイオードＺＤ２のアノードはグランドに
接続されている。更に、ツェナーダイオードＺＤ１とツ
ェナーダイオードＺＤ２との接続点は、抵抗Ｒ８を介し
てＰ型MOSFET７のゲート端子に接続されている。
【００３４】以下、本実施形態に係るレベルシフト回路
ＬＳの動作について、図５に基づいて説明する。なお、
本実施形態における第２段階の動作は、実施形態２と同
様であるので、ここでは第１段階についてのみ説明を行
う。Ｎ型MOSFET３がオフ状態であるとき、制御素子ＣＲ
１からの出力は高電位で、インバータＩＮからの出力は
低電位、Ｎ型MOSFET４はオン状態であり、Ｎ型MOSFET３
のゲート電圧を接地している。また、Ｐ型MOSFET７はオ
ン状態である。
ＬＳの動作について、図５に基づいて説明する。なお、
本実施形態における第２段階の動作は、実施形態２と同
様であるので、ここでは第１段階についてのみ説明を行
う。Ｎ型MOSFET３がオフ状態であるとき、制御素子ＣＲ
１からの出力は高電位で、インバータＩＮからの出力は
低電位、Ｎ型MOSFET４はオン状態であり、Ｎ型MOSFET３
のゲート電圧を接地している。また、Ｐ型MOSFET７はオ
ン状態である。
【００３５】そして、Ｎ型MOSFET３のゲート・ソース間
に信号Ｖｇｓが入力され、Ｎ型MOSFET３がオン状態に移
行すると、制御素子ＣＲ１からの出力は低電位で、Ｎ型
MOSFET４はオフ状態に移行し、Ｎ型MOSFET３のゲート端
子にゲート電圧が印加される。
に信号Ｖｇｓが入力され、Ｎ型MOSFET３がオン状態に移
行すると、制御素子ＣＲ１からの出力は低電位で、Ｎ型
MOSFET４はオフ状態に移行し、Ｎ型MOSFET３のゲート端
子にゲート電圧が印加される。
【００３６】Ｎ型MOSFET３のゲート端子に印加されるゲ
ート電圧は、抵抗素子Ｒ２とコンデンサＣ１とで決定さ
れる時定数でダイオードＤ２とツェナーダイオードＺＤ
１，ＺＤ２とで決定される電位（Ｖgs1）まで上昇す
る。これにより、ダイオードＤ２とツェナーダイオード
ＺＤ１，ＺＤ２は導通状態になり、コンデンサＣ２は、
ダイオードＤ２とツェナーダイオードＺＤ１と抵抗素子
Ｒ８とを介して充電される。
ート電圧は、抵抗素子Ｒ２とコンデンサＣ１とで決定さ
れる時定数でダイオードＤ２とツェナーダイオードＺＤ
１，ＺＤ２とで決定される電位（Ｖgs1）まで上昇す
る。これにより、ダイオードＤ２とツェナーダイオード
ＺＤ１，ＺＤ２は導通状態になり、コンデンサＣ２は、
ダイオードＤ２とツェナーダイオードＺＤ１と抵抗素子
Ｒ８とを介して充電される。
【００３７】この時、抵抗素子Ｒ８とコンデンサＣ２と
で決定される時定数でＰ型MOSFET７のゲート端子に印加
されるゲート電圧が上昇し、Ｐ型MOSFET７はオフ状態と
なって第２段階に移行する。
で決定される時定数でＰ型MOSFET７のゲート端子に印加
されるゲート電圧が上昇し、Ｐ型MOSFET７はオフ状態と
なって第２段階に移行する。
【００３８】この第２段階に移行するまでの時間は、抵
抗素子Ｒ８とコンデンサＣ２とで決定される時定数で決
まり、最適設計を行うことで過電流Ｉｐが発生する領域
（期間）を第１段階で動作させ、過電流Ｉｐが発生しな
い領域では第２段階の定格動作をさせることができる。
これにより、過電流抑制をより確実に行うことができ
る。
抗素子Ｒ８とコンデンサＣ２とで決定される時定数で決
まり、最適設計を行うことで過電流Ｉｐが発生する領域
（期間）を第１段階で動作させ、過電流Ｉｐが発生しな
い領域では第２段階の定格動作をさせることができる。
これにより、過電流抑制をより確実に行うことができ
る。
【００３９】
【発明の効果】請求項１乃至請求項４記載の発明は、第
１及び第２のＰ型MOSFETによりカレントミラー回路を構
成し、第１のＰ型MOSFETとグランドとを第１のＮ型MOSF
ETを介して接続し、第２のＰ型MOSFETのソース端子とド
レイン端子とをソース端子側が高電位になるように駆動
電源を介して接続し、第２のＰ型MOSFETのドレイン端子
と駆動電源の低電位側とを第１の抵抗素子を介して接続
して成り、第１のＮ型MOSFETのゲート・ソース間に制御
素子からの制御信号を印加することで第１及び第２のＰ
型MOSFETに流れるレベルシフト電流により第１の抵抗素
子に電圧を発生させることによってレベル変換を行うレ
ベルシフト回路において、第１のＮ型MOSFETのゲート端
子に印加されるゲート電圧を段階的に印加する段階昇圧
スイッチ回路を第１のＮ型MOSFETのゲート端子と制御素
子との間に設けたので、ゲート電圧を段階的に印加する
ことによってレベルシフト電流が段階的に流れ、レベル
シフト電流の立ち上がりを緩和して素子破壊を防止し、
インバータ動作時に過渡的に流れる過電流によるノイズ
を抑え、周辺回路の誤動作を防止することができ、レベ
ルシフト電流が急激に流れた場合においても素子破壊を
生じたり、ノイズにより誤動作を発生させることのない
レベルシフト回路を提供することができた。
１及び第２のＰ型MOSFETによりカレントミラー回路を構
成し、第１のＰ型MOSFETとグランドとを第１のＮ型MOSF
ETを介して接続し、第２のＰ型MOSFETのソース端子とド
レイン端子とをソース端子側が高電位になるように駆動
電源を介して接続し、第２のＰ型MOSFETのドレイン端子
と駆動電源の低電位側とを第１の抵抗素子を介して接続
して成り、第１のＮ型MOSFETのゲート・ソース間に制御
素子からの制御信号を印加することで第１及び第２のＰ
型MOSFETに流れるレベルシフト電流により第１の抵抗素
子に電圧を発生させることによってレベル変換を行うレ
ベルシフト回路において、第１のＮ型MOSFETのゲート端
子に印加されるゲート電圧を段階的に印加する段階昇圧
スイッチ回路を第１のＮ型MOSFETのゲート端子と制御素
子との間に設けたので、ゲート電圧を段階的に印加する
ことによってレベルシフト電流が段階的に流れ、レベル
シフト電流の立ち上がりを緩和して素子破壊を防止し、
インバータ動作時に過渡的に流れる過電流によるノイズ
を抑え、周辺回路の誤動作を防止することができ、レベ
ルシフト電流が急激に流れた場合においても素子破壊を
生じたり、ノイズにより誤動作を発生させることのない
レベルシフト回路を提供することができた。
【図１】本発明の一実施形態に係るレベルシフト回路を
示す回路図である。
示す回路図である。
【図２】本実施形態に係るレベルシフト回路のレベルシ
フト電流を示すグラフである。
フト電流を示すグラフである。
【図３】本発明の他の実施形態に係るレベルシフト回路
を示す回路図である。
を示す回路図である。
【図４】本発明の他の実施形態に係るレベルシフト回路
を示す回路図である。
を示す回路図である。
【図５】本発明の他の実施形態に係るレベルシフト回路
を示す回路図である。
を示す回路図である。
【図６】従来例に係るレベルシフト回路を含むインバ−
タ回路である。
タ回路である。
【図７】従来例に係るレベルシフト回路のレベルシフト
電流を示すグラフである。
電流を示すグラフである。
ＬＳ レベルシフト回路 ＳＳ ２段階昇圧スイッチ回路 Ｅ１ 電源 Ｅ２，Ｅ３ 駆動電源 Ｅ４ 直列電源 ＣＲ１，ＣＲ２ 制御素子 Ｐ 制御装置 ＤＲ１，ＤＲ２ 駆動素子 Ｒ１〜Ｒ８ 抵抗素子 Ｒ９，Ｒ１０ 負荷回路 Ｃ１，Ｃ２ コンデンサ Ｄ１，Ｄ２ ダイオード ＩＮ インバータ ＯＰ 増幅器 ＺＤ１，ＺＤ２ ツェナーダイオード Ｑ１，Ｑ２ Ｎ型MOSFET １，２ Ｐ型MOSFET ３〜６ Ｎ型MOSFET ７ Ｐ型MOSFET
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年３月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図６は、従来例に係るレベルシフト回路
ＬＳを含むインバ−タ回路である。Ｑ１及びＱ２はパワ
ー素子であるＮ型MOSFETであり、Ｎ型MOSFETＱ１のソー
ス端子とＮ型MOSFETＱ２のドレイン端子とが接続され、
Ｎ型MOSFETＱ１のドレイン端子は直列電源Ｅ４の高電位
側、Ｎ型MOSFETＱ２のソース端子は直列電源Ｅ４の低電
位側に接続されている。ＤＲ１及びＤＲ２は駆動素子で
あり、これら２つの駆動素子ＤＲ１，ＤＲ２から出力さ
れる駆動信号によりＮ型MOSFETＱ１，Ｑ２を交互にスイ
ッチングすることで、直流電源Ｅ４を交流電源に変換し
て負荷回路Ｒ３，Ｒ４に供給する。ＣＲ１及びＣＲ２は
駆動素子ＤＲ１，ＤＲ２を制御する制御素子であり、Ｅ
２及びＥ３は駆動電源であり、駆動素子ＤＲ１，ＤＲ２
に電力を供給する。Ｐは制御装置であり、Ｎ型MOSFETＱ
１，Ｑ２に対して制御信号を発生する。制御装置Ｐと駆
動素子ＤＲ１とは、制御素子ＣＲ１及びレベルシフト回
路ＬＳを介して接続され、制御装置Ｐと駆動素子ＤＲ２
とは、制御素子ＣＲ１，ＣＲ２を介して接続される。
ＬＳを含むインバ−タ回路である。Ｑ１及びＱ２はパワ
ー素子であるＮ型MOSFETであり、Ｎ型MOSFETＱ１のソー
ス端子とＮ型MOSFETＱ２のドレイン端子とが接続され、
Ｎ型MOSFETＱ１のドレイン端子は直列電源Ｅ４の高電位
側、Ｎ型MOSFETＱ２のソース端子は直列電源Ｅ４の低電
位側に接続されている。ＤＲ１及びＤＲ２は駆動素子で
あり、これら２つの駆動素子ＤＲ１，ＤＲ２から出力さ
れる駆動信号によりＮ型MOSFETＱ１，Ｑ２を交互にスイ
ッチングすることで、直流電源Ｅ４を交流電源に変換し
て負荷回路Ｒ３，Ｒ４に供給する。ＣＲ１及びＣＲ２は
駆動素子ＤＲ１，ＤＲ２を制御する制御素子であり、Ｅ
２及びＥ３は駆動電源であり、駆動素子ＤＲ１，ＤＲ２
に電力を供給する。Ｐは制御装置であり、Ｎ型MOSFETＱ
１，Ｑ２に対して制御信号を発生する。制御装置Ｐと駆
動素子ＤＲ１とは、制御素子ＣＲ１及びレベルシフト回
路ＬＳを介して接続され、制御装置Ｐと駆動素子ＤＲ２
とは、制御素子ＣＲ１，ＣＲ２を介して接続される。
Claims (4)
- 【請求項１】 第１及び第２のＰ型MOSFETによりカレン
トミラー回路を構成し、前記第１のＰ型MOSFETとグラン
ドとを第１のＮ型MOSFETを介して接続し、前記第２のＰ
型MOSFETのソース端子とドレイン端子とをソース端子側
が高電位になるように駆動電源を介して接続し、前記第
２のＰ型MOSFETのドレイン端子と前記駆動電源の低電位
側とを第１の抵抗素子を介して接続して成り、前記第１
のＮ型MOSFETのゲート・ソース間に制御素子からの制御
信号を印加することで前記第１及び第２のＰ型MOSFETに
流れるレベルシフト電流により前記第１の抵抗素子に電
圧を発生させることによってレベル変換を行うレベルシ
フト回路において、前記第１のＮ型MOSFETのゲート端子
に印加されるゲート電圧を段階的に印加する段階昇圧ス
イッチ回路を前記第１のＮ型MOSFETのゲート端子と前記
制御素子との間に設けたことを特徴とするレベルシフト
回路。 - 【請求項２】 前記段階昇圧スイッチ回路を、前記制御
素子の出力端子に入力端子が接続されたインバータと、
該インバータの出力端子と前記第１のＮ型MOSFETのゲー
ト端子との間に第２の抵抗素子を介してアノードが接続
された第１のダイオードと、前記制御素子の出力端子に
ゲート端子が、前記第１のＮ型MOSFETのゲート端子にド
レイン端子が、グランドにソース端子が接続された第２
のＮ型MOSFETと、前記第２の抵抗素子と前記第１のダイ
オードとの接続点に第３の抵抗素子を介してドレイン端
子が、グランドにソース端子が接続された第３のＮ型MO
SFETと、前記第３の抵抗素子と前記第３のＮ型MOSFETと
の接続点に一方の端子が、前記第１のＮ型MOSFETのゲー
ト端子に他方の端子が接続された第１のコンデンサと、
前記第１のＮ型MOSFETのゲート端子とグランドとの間に
接続された第４及び第５の抵抗素子から成る直列回路
と、前記第３のＮ型MOSFETのゲート端子に出力端子及び
非反転入力端子が、前記第４の抵抗素子と前記第５の抵
抗素子との接続点に反転入力端子が接続された増幅器と
で構成したことを特徴とする請求項１記載のレベルシフ
ト回路。 - 【請求項３】 前記段階昇圧スイッチ回路を、前記制御
素子の出力端子に入力端子が接続されたインバータと、
該インバータの出力端子と前記第１のＮ型MOSFETのゲー
ト端子との間に抵抗素子Ｒ２を介してアノードが接続さ
れた第１のダイオードと、前記制御素子の出力端子にゲ
ート端子が、前記第１のＮ型MOSFETのゲート端子にドレ
イン端子が、グランドにソース端子が接続された第２の
Ｎ型MOSFETと、前記第１のＮ型MOSFETのゲート端子とグ
ランドとの間に接続された第４及び第５の抵抗素子から
成る直列回路と、前記第１のＮ型MOSFETのゲート端子に
第６及び第７の抵抗素子を介してドレイン端子が、前記
第４の抵抗素子と前記第５の抵抗素子との接続点にゲー
ト端子が、グランドにソース端子が接続された第４のＮ
型MOSFETと、前記第２の抵抗素子と前記第１のダイオー
ドとの接続点に第３の抵抗素子を介してドレイン端子
が、前記第６の抵抗素子と前記第７の抵抗素子との接続
点にゲート端子が、グランドにソース端子が接続された
第３のＮ型MOSFETと、前記第３の抵抗素子と前記第３の
Ｎ型MOSFETとの接続点に一方の端子が、前記第１のＮ型
MOSFETのゲート端子に他方の端子が接続された第１のコ
ンデンサと、前記第３のＮ型MOSFETのゲート端子とグラ
ンドとの間に接続された第２のコンデンサとで構成した
ことを特徴とする請求項１記載のレベルシフト回路。 - 【請求項４】 前記段階昇圧スイッチ回路を、前記制御
素子の出力端子に入力端子が接続されたインバータと、
該インバータの出力端子と前記第１のＮ型MOSFETのゲー
ト端子との間に抵抗素子Ｒ２を介してアノードが接続さ
れた第１のダイオードと、前記制御素子の出力端子にゲ
ート端子が、前記第１のＮ型MOSFETのゲート端子にドレ
イン端子が、グランドにソース端子が接続された第２の
Ｎ型MOSFETと、前記第１のＮ型MOSFETのゲート端子にア
ノードが接続された第２のダイオードと、該第２のダイ
オードのカソードにカソードが接続された第１のツェナ
ーダイオードと、該第１のツェナーダイオードのアノー
ドにカソードが、グランドにアノードが接続された第２
のツェナーダイオードと、前記第２の抵抗素子と前記第
１のダイオードとの接続点に第３の抵抗素子を介してド
レイン端子が、前記第１のツェナーダイオードと前記第
２のツェナーダイオードとの接続点と第８の抵抗素子を
介してゲート端子が、グランドにソース端子が接続され
た第３のＰ型MOSFETと、前記第３の抵抗素子と前記第３
のＰ型MOSFETとの接続点に一方の端子が、前記第１のＮ
型MOSFETのゲート端子に他方の端子が接続された第１の
コンデンサと、前記第３のＰ型MOSFETのゲート端子とグ
ラントとの間に接続された第２のコンデンサとで構成し
たことを特徴とする請求項１記載のレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9250163A JPH1188134A (ja) | 1997-09-16 | 1997-09-16 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9250163A JPH1188134A (ja) | 1997-09-16 | 1997-09-16 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1188134A true JPH1188134A (ja) | 1999-03-30 |
Family
ID=17203767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9250163A Pending JPH1188134A (ja) | 1997-09-16 | 1997-09-16 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1188134A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2882102A1 (en) * | 2013-12-03 | 2015-06-10 | Nxp B.V. | Comparator circuit |
-
1997
- 1997-09-16 JP JP9250163A patent/JPH1188134A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2882102A1 (en) * | 2013-12-03 | 2015-06-10 | Nxp B.V. | Comparator circuit |
| US9331865B2 (en) | 2013-12-03 | 2016-05-03 | Nxp B.V. | Comparator circuit |
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