JPWO2019230555A1 - カスコード型増幅器、及び無線通信機 - Google Patents

カスコード型増幅器、及び無線通信機 Download PDF

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Abstract

構成素子の素子耐圧を許容範囲内に維持しつつ、広帯域化を実現するカスコード型増幅器、及び無線通信機を提供する。複数のトランジスタを含むカスコード型増幅器であって、出力信号を抵抗分割してカスコードトランジスタのゲートに帰還する構成を含む。

Description

本発明は、カスコード型増幅器、及び無線通信機に関し、特にカスコード型増幅器の広帯域化に関する。
携帯電話や無線ＬＡＮ（Local Area Network）等の無線通信機器の送信部には、出力電力の大きさに関係なく、送信信号の精度を確保しつつ、低消費電力で動作することが求められる。特に、無線通信機器の送信部最終段の電力増幅器は、無線通信機器全体の消費電力の５０％以上を占めるため、高い電力効率であることが求められる。
近年、高い電力効率を有していると期待される電力増幅器として、スイッチング増幅器が注目されている。このスイッチング増幅器は、入力信号としてパルス波形信号を想定し、入力信号の波形を維持して電力増幅することが可能である。スイッチング増幅器によって増幅されたパルス波形信号は、フィルタ素子により所望の周波数成分以外の周波数成分を十分に抑圧した後、アンテナより空中に放射される。
特許文献１は、このようなスイッチング増幅器に関するものであり、電源とグランド（ＧＮＤ）との間に、２つのスイッチ素子が直列に挿入され、スイッチ素子の接続点を出力端子とするＤ級増幅器によるスイッチング増幅器が提案されている。特許文献１のスイッチング増幅器では、２つのスイッチ素子には相補的なパルス信号が入力され、２つのスイッチ素子のうちいずれか一方のスイッチ素子のみがＯＮ状態となるように制御される。さらに特許文献１ではＤ級増幅器の耐圧を、Ｄ級増幅器を構成するスイッチ素子の耐圧以上に向上させる回路技術として、各スイッチ素子と出力端子との間にカスコードトランジスタを挿入したカスコード型増幅器と呼ばれる構成が、提案されている。しかしながら、特許文献１では挿入されたカスコードトランジスタに印加される電圧を耐圧以下に維持する、具体的な構成は見当たらない。
非特許文献１は、ミリ波の高出力ＤＡＣ（Digital to Analog Converter）送信器に関するものであり、出力段のＤ級ＣＭＯＳ（Complementary Metal Oxide Semiconductor）増幅器が提案されている。非特許文献１のＤ級ＣＭＯＳ増幅器では、４５ＧＨｚ、９０ＧＨｚ、１１０ＧＨｚや１３８ＧＨｚといった周波数の入力信号に対し、Ｄ級ＣＭＯＳ増幅器を構成する抵抗、キャパシタやインダクタなどの回路素子を用いることにより高利得のＤ級ＣＭＯＳ増幅器を実現することができる。
図１８は、非特許文献１が提案する出力段のＤ級ＣＭＯＳ増幅器と同様な回路構成のカスコード型増幅器の一例を示す回路図である。図１８のカスコード型増幅器は、信号源からの例えば１Ｖと０Ｖとの間で変化するサイン波を反転して増幅する増幅器である。図１８のカスコード型増幅器は、入力信号を第４電源Ｖ４（ＶＤＤ×３）によってレベルシフトした信号をゲートに入力するＰ型の第１トランジスタＭＰ１１と、第１トランジスタＭＰ１１と出力端子との間に縦続接続されたＰ型の第２トランジスタＭＰ１２、第３トランジスタＭＰ１３、及び第４トランジスタＭＰ１４と、を含む。さらに図１８のカスコード型増幅器は、入力信号をゲートに入力するＮ型の第１トランジスタＭＮ１１と、第１トランジスタＭＮ１１と出力端子との間に縦続接続されたＮ型の第２トランジスタＭＮ１２、第３トランジスタＭＮ１３、及び第４トランジスタＭＮ１４と、を含む。第１トランジスタＭＰ１１、第２トランジスタＭＰ１２、第３トランジスタＭＰ１３、第４トランジスタＭＰ１４、第１トランジスタＭＮ１１、第２トランジスタＭＮ１２、第３トランジスタＭＮ１３、及び第４トランジスタＭＮ１４は、第２電源Ｖ２（ＶＤＤ×４）と第３電源Ｖ３（ＧＮＤ）との間に縦続接続されている。
さらに図１８のカスコード型増幅器は、隣接するカスコードトランジスタのゲート間に接続された抵抗を含む。例えば、第３トランジスタＭＰ１３のゲートと、第４トランジスタＭＰ１４のゲートとの間や、第４トランジスタＭＰ１４のゲートと、第４トランジスタＭＮ１４のゲートとの間にはそれぞれ抵抗が接続されている。さらに図１８のカスコード型増幅器は、カスコードトランジスタのゲート端子とＧＮＤとの間に接続されたキャパシタを含む。
図１８のカスコード型増幅器によれば、信号源からの例えば１Ｖから０Ｖの間で変化するサイン波の入力信号を反転増幅して、出力端子から０Ｖから４Ｖの間で変化するサイン波の出力信号を得ることができる。さらに、隣接するカスコードトランジスタのゲート間に接続された抵抗によって、カスコード型増幅器を構成するカスコードトランジスタに印加される電圧を、耐圧以下に維持しながらバイアスすることができる。また、高周波では、ドレイン端子の電位が大きく振れても、カスコードトランジスタとＧＮＤとの間に接続された容量を適切な値に設定しておくことで、本容量のアドミタンスと、各トランジスタのドレイン−ゲート間容量のアドミタンスの比率により、ドレイン−ゲート間の電位差を耐圧内に収めるように、ゲートの振幅を適切な値に設計することができる。なお、ゲート端子に接続された抵抗のアドミタンスは、各容量に比較して、無視できるほど小さくなる値に設計されることが条件である。
特許文献２は、複数の差動増幅器が遅延素子を介在させて互いに並列に接続された進行波型増幅器に関するものであり、カスコードトランジスタのコレクタ出力がベース入力に抵抗分圧回路を介して帰還されるように構成することが提案されている。
国際公開第２０１６／０２１０９２号 特開２０１４−２２０７７０号公報
S.P. Voinigescu et al., "Mm-Wave Power-DAC transmitters with Transistor and Antenna Segmentation", 2014 IEEE International Microwave and RF Conference (IMaRC), pp.57-60
無線通信の５Ｇ基地局へのスイッチング増幅器の適用を想定すると、スイッチング増幅器は例えば２０Ｇｂｐｓまでに到る広帯域の１ｂｉｔ変調信号を増幅できることが求められる。本変調信号は、直流（＝０Ｈｚ）から１０ＧＨｚ以上の高周波帯までの信号成分を持つ。
図１８のような回路接続のカスコード型増幅器では、無線通信の５Ｇ基地局へのスイッチング増幅器に適用した場合、各カスコードトランジスタのゲートに接続されたキャパシタの容量を設定することにより、高周波領域の特定周波数帯の信号に対しては、各トランジスタの端子間電位が素子耐圧以内に収まるように、設計することができる。
しかしながら、特に、低周波信号に対しては、トランジスタのドレイン−ゲート間容量のアドミタンスが小さくなり、ゲートに接続された抵抗のアドミタンスに比較しても小さくなると、ドレイン端子の振幅が大きくなっても、ゲートの振幅は小さく、ドレイン−ゲート端子間で、素子耐圧を超えてしまう電位が発生する。
結果として、図１８のような回路接続のカスコード型増幅器に、直流から１０ＧＨｚ以上にまでわたる信号成分を持つ２０Ｇｂｐｓまでに到る広帯域の１ｂｉｔ変調信号を入力した場合、各素子において、耐圧以下での動作が保証されなくなる。
本発明の目的は、構成素子に印加される電圧を耐圧以下に維持しつつ、直流から高周波領域までの広帯域化を実現するカスコード型増幅器、及び無線通信機を提供することにある。
前記目的を達成するため、本発明に係るカスコード型増幅器は、
複数のトランジスタ
を含む、カスコード型増幅器であって、
出力信号を抵抗分割してカスコードトランジスタのゲートに帰還する構成
を含む。
また本発明に係る無線通信機は、
上記カスコード型増幅器と、
上記カスコード型増幅器の出力に接続されたアンテナと、
を含む。
本発明によれば、構成素子の素子耐圧を許容範囲内に維持しつつ、広帯域化を実現するカスコード型増幅器を提供できる。
上位概念による実施形態のカスコード型増幅器を説明するための回路図である。 （ａ）は図１などの帰還回路の回路ブロックであり、（ｂ）は（ａ）の帰還回路の具体的構成例１を示す回路図であり、（ｃ）は（ａ）の帰還回路の具体的構成例２を示す回路図である。 第１実施形態のカスコード型増幅器を説明するための回路図である。 第１実施形態のカスコード型増幅器の信号波形を説明するための説明図である。 第２実施形態のカスコード型増幅器を説明するための回路図である。 第２実施形態のカスコード型増幅器の信号波形を説明するための説明図である。 第３実施形態のカスコード型増幅器を説明するための回路図である。 第４実施形態のカスコード型増幅器を説明するための回路図である。 第５実施形態のカスコード型増幅器を説明するための回路図である。 第５実施形態のカスコード型増幅器の信号波形を説明するための説明図である。 第６実施形態のカスコード型増幅器を説明するための回路図である。 第６実施形態のカスコード型増幅器の信号波形を説明するための説明図である。 第７実施形態のカスコード型増幅器を説明するための回路図である。 第７実施形態のカスコード型増幅器の信号波形を説明するための説明図である。 第８実施形態のカスコード型増幅器を説明するための回路図である。 第８実施形態のカスコード型増幅器の信号波形を説明するための説明図である。 実施形態のカスコード型増幅器を用いた無線通信機を説明するためのブロック図である。 背景技術のカスコード型増幅器を説明するための回路図である。
本発明の好ましい実施形態について、図面を参照しながら詳細に説明する。具体的な実施形態を説明する前に、上位概念による実施形態について説明する。図１は、本発明の上位概念による実施形態のカスコード型増幅器を説明するための回路図である。
図１のカスコード型増幅器１０は、複数のトランジスタを含むカスコード型増幅器であって、出力信号を抵抗分割してカスコードトランジスタのゲートに帰還する構成を含むものである。
図１のカスコード型増幅器１０は、入力端子からの入力信号がゲートに入力する第１導電型の第１トランジスタＭ１と、第１トランジスタＭ１と出力端子との間に縦続接続された第１導電型の第２トランジスタＭ２と、を含む。さらに図１のカスコード型増幅器１０は、入力端子からの入力信号がゲートにされる第２導電型の第３トランジスタＭ３と、第３トランジスタＭ３と出力端子との間に縦続接続された第２導電型の第４トランジスタＭ４と、を含む。
さらに図１のカスコード型増幅器１０は、第１ノードＮと第１トランジスタＭ１のゲートとの間に接続された第１抵抗Ｒ１と、第１トランジスタＭ１のゲートと第２電源Ｖ２との間に接続された第２抵抗Ｒ２と、を含む。さらに図１のカスコード型増幅器１０は、第１ノードＮと第３トランジスタＭ３のゲートとの間に接続された第３抵抗Ｒ３と、第３トランジスタＭ３のゲートと第３電源Ｖ３との間に接続された第４抵抗Ｒ４と、を含む。
さらに図１のカスコード型増幅器１０は、出力信号を帰還回路を介して第２トランジスタＭ２のゲート及び第４トランジスタＭ４のゲートに帰還する構成を含む。帰還回路は、抵抗分割回路で構成され、出力信号を抵抗分割により減衰させて、第２トランジスタＭ２／第４トランジスタＭ４の各ゲート端子に帰還する。帰還回路としては、図２の（ｂ）や図２の（ｃ）のような回路構成とすることができる。図２の（ａ）は図１などの帰還回路の回路ブロックであり、図２の（ｂ）は図２の（ａ）の帰還回路の具体的構成例１を示す回路図であり、図２の（ｃ）は図２の（ａ）の帰還回路の具体的構成例２を示す回路図である。
図１のカスコード型増幅器１０では、入力信号を増幅して出力することができる。その際、第１抵抗Ｒ１乃至第４抵抗Ｒ４により、カスコード型増幅器１０に含まれる第１トランジスタＭ１乃至第４トランジスタＭ４のゲート・ソース間電圧、ゲート・ドレイン間電圧を、第１トランジスタＭ１乃至第４トランジスタＭ４の素子耐圧未満に維持することができ、第１トランジスタＭ１乃至第４トランジスタＭ４の破壊を防止することができる。
抵抗は周波数特性を持たないので、図１のカスコード型増幅器１０の帰還回路、第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３、第４抵抗Ｒ４などは周波数特性を持たない。これにより第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、第４トランジスタＭ４の素子耐圧を許容範囲内に維持しつつ、カスコード型増幅器を広帯域化することができる。
以下、より具体的な実施形態について説明する。
〔第１実施形態〕
次に、第１実施形態によるカスコード型増幅器について、図面を参照しながら説明する。図３は、第１実施形態のカスコード型増幅器を説明するための回路図である。図４は、第１実施形態のカスコード型増幅器の信号波形を説明するための説明図である。
図３のカスコード型増幅器１は、入力端子からの入力信号がゲートに入力される第１導電型の一例としてのＰ型の第１トランジスタＭＰ１１と、第１トランジスタＭＰ１１と出力端子との間に縦続接続されたＰ型の第２トランジスタＭＰ１２、第３トランジスタＭＰ１３、及び第４トランジスタＭＰ１４と、を含む。なおここで、２つの入力信号のうち一方の信号は、第４電源Ｖ４を介してＰ型の第１トランジスタＭＰ１１のゲートへ与えられるものとする。
さらに図３のカスコード型増幅器１は、入力端子からの入力信号がゲートに入力される第２導電型の一例としてのＮ型の第１トランジスタＭＮ１１と、Ｎ型の第１トランジスタＭＮ１１と出力端子との間に縦続接続されたＮ型の第２トランジスタＭＮ１２、第３トランジスタＭＮ１３、及び第４トランジスタＭＮ１４と、を含む。
さらに図３のカスコード型増幅器１は、カスコード型増幅器１の出力信号を抵抗分割して、各トランジスタのゲートに帰還する構成を持つ。
図３のカスコード型増幅器１では、出力端子と第１ノードＮとの間に接続された第１抵抗Ｒ１１と、第１電源Ｖ１（ＶＤＤ×２）と第１ノードＮとの間に接続された第２抵抗Ｒ１２と、を含んで、出力信号を抵抗分割してカスコードトランジスタのゲートに帰還する構成を実現している。この構成は、図２の（ｂ）に示される帰還回路の具体的構成例１に対応する。
さらに図３のカスコード型増幅器１は、第１ノードＮとＰ型の第１トランジスタＭＰ１１のゲートとの間に直列接続された第３抵抗Ｒ１３、第４抵抗Ｒ１４、第５抵抗Ｒ１５を含む。さらに図３のカスコード型増幅器１は、Ｐ型の第１トランジスタＭＰ１１のゲートと第２電源Ｖ２（ＶＤＤ×４）との間に接続された第６抵抗Ｒ１６と、を含む。さらに図３のカスコード型増幅器１は、第１ノードＮとＮ型の第１トランジスタＭＮ１１のゲートとの間に直列接続された第７抵抗Ｒ１７、第８抵抗Ｒ１８、第９抵抗Ｒ１９を含む。さらに図３のカスコード型増幅器１は、Ｎ型の第１トランジスタＭＮ１１のゲートと第３電源Ｖ３（ＧＮＤ）との間に接続された第１０抵抗Ｒ２０と、を含む。
なおここで、第３抵抗Ｒ１３と第４抵抗Ｒ１４との接続点は、Ｐ型の第３トランジスタＭＰ１３のゲートに接続されており、第４抵抗Ｒ１４と第５抵抗Ｒ１５との接続点は、Ｐ型の第２トランジスタＭＰ１２のゲートに接続されている。なおここで、第７抵抗Ｒ１７と第８抵抗Ｒ１８との接続点は、Ｎ型の第３トランジスタＭＮ１３のゲートに接続されており、第８抵抗Ｒ１８と第９抵抗Ｒ１９との接続点は、Ｎ型の第２トランジスタＭＮ１２のゲートに接続されている。
さらにＰ型の第１トランジスタＭＰ１１のソースは、第２電源Ｖ２（ＶＤＤ×４）に接続されており、Ｎ型の第１トランジスタＭＮ１１のソースは、第３電源Ｖ３（ＧＮＤ）に接続されている。
（実施形態の動作）
次に図３のカスコード型増幅器１の動作について、図４を参照して説明する。図４では、図３のカスコード型増幅器１の入力端子に信号源６が接続された状態を示す。信号源６は、例えば２０Ｇｂｐｓまでに到る広帯域の１ｂｉｔ変調信号である”０”又は”１”のパルス信号を出力するものとする。Ｐ型の第１トランジスタＭＰ１１〜第４トランジスタＭＰ１４、Ｎ型の第１トランジスタＭＮ１１〜第４トランジスタＭＮ１４の素子耐圧は、一例として１Ｖであるものとして説明する。また、以下、電源電圧ＶＤＤは、素子耐圧と等しい値に設定されており、１Ｖであるものとして説明する。
電源電圧ＶＤＤを基準として、第１電源Ｖ１乃至第３電源Ｖ３は次の電圧を出力するものとする。すなわち、第１電源Ｖ１は電源電圧ＶＤＤの２倍のＶＤＤ×２の電圧を出力する。第２電源Ｖ２は、電源電圧ＶＤＤの４倍のＶＤＤ×４の電圧を出力する。第４電源Ｖ４は電源電圧ＶＤＤの３倍のＶＤＤ×３の電圧を出力する。第３電源Ｖ３はＧＮＤであり、０Ｖ（ＶＤＤ×０）が与えられるものとする。
信号源６からの”０”又は”１”のパルス信号（０Ｖ又は１Ｖ）に応じて、Ｐ型の第１トランジスタＭＰ１１のゲートには４Ｖ又は３Ｖが与えられ、Ｎ型の第１トランジスタＭＮ１１のゲートには０Ｖ又は１Ｖが与えられる。これに伴って、縦続接続されたＰ型の第１トランジスタＭＰ１１と第２トランジスタＭＰ１２との接続点は４Ｖと３Ｖとの間で変化し、縦続接続されたＰ型の第２トランジスタＭＰ１２と第３トランジスタＭＰ１３との接続点は４Ｖと２Ｖとの間で変化し、縦続接続されたＰ型の第３トランジスタＭＰ１３と第４トランジスタＭＰ１４との接続点は４Ｖと１Ｖとの間で変化する。また、縦続接続されたＮ型の第１トランジスタＭＮ１１と第２トランジスタＭＮ１２との接続点は１Ｖと０Ｖとの間で変化し、縦続接続されたＮ型の第２トランジスタＭＮ１２と第３トランジスタＭＮ１３との接続点は２Ｖと０Ｖとの間で変化し、縦続接続されたＮ型の第３トランジスタＭＮ１３と第４トランジスタＭＮ１４との接続点は３Ｖと０Ｖとの間で変化する。
さらにＰ型の第４トランジスタＭＰ１４のゲート、Ｎ型の第４トランジスタＭＮ１４のゲート、図３の第２抵抗Ｒ１２、及び図３の第１抵抗Ｒ１１の接続点の電位は、３Ｖと１Ｖとの間で変化する。その結果、信号源６からの”０”又は”１”のパルス信号（０Ｖ又は１Ｖ）に応じて、図４のカスコード型増幅器１の出力端子は４Ｖ又は０Ｖを出力する。
（実施形態の効果）
以上、図３のカスコード型増幅器１の、信号源６からのパルス信号（０Ｖまたは１Ｖ）に応じた動作において、各トランジスタが持つ３つの端子である、ドレイン、ソース、ゲートの、どの端子間の電圧も、１Ｖもしくは、それ以下になる。すなわち、本カスコード型増幅器１においては、構成素子に印加される電圧は、耐圧以下に維持される。
また、抵抗は周波数特性を持たないので、図３のカスコード型増幅器１の第１抵抗Ｒ１１、第２抵抗Ｒ１２、第３抵抗Ｒ１３、第７抵抗Ｒ１７などは周波数特性を持たない。これによりＰ型の第１トランジスタＭＰ１１〜第４トランジスタＭＰ１４、Ｎ型の第１トランジスタＭＮ１１〜第４トランジスタＭＮ１４に印加される電圧を耐圧以下に維持しつつ、カスコード型増幅器を直流から高周波領域まで広帯域化することができる。
なお図３のカスコード型増幅器１では、Ｐ型の第１トランジスタＭＰ１１と出力端子との間に３つのトランジスタが縦続接続され、Ｎ型の第１トランジスタＭＮ１１と出力端子との間に３つのトランジスタが縦続接続された場合を示しているが、縦続接続されるトランジスタの段数はこれに限られない。
入力信号に対してより高出力のカスコード型増幅器を構成したいときは、Ｐ型の第１トランジスタＭＰ１１と出力端子との間に縦続接続されるトランジスタと、Ｎ型の第１トランジスタＭＮ１１と出力端子との間に縦続接続されるトランジスタの段数を増やすなどすればよい。
〔第２実施形態〕
次に、第２実施形態によるカスコード型増幅器について、図面を参照しながら説明する。図５は、第２実施形態のカスコード型増幅器を説明するための回路図である。図６は、第２実施形態のカスコード型増幅器の信号波形を説明するための説明図である。
第２実施形態のカスコード型増幅器は、第１実施形態のカスコード型増幅器の変形例である。第１実施形態のカスコード型増幅器と同様な要素に対しては、同じ参照番号を付してその詳細な説明を省略することとする。
図５のカスコード型増幅器２は第１実施形態と同様に、第１導電型の一例としてのＰ型の第１トランジスタＭＰ１１と、第１トランジスタＭＰ１１と出力端子との間に縦続接続されたＰ型の第２トランジスタＭＰ１２、第３トランジスタＭＰ１３、及び第４トランジスタＭＰ１４と、を含む。
さらに図５のカスコード型増幅器２は第１実施形態と同様に、第２導電型の一例としてのＮ型の第１トランジスタＭＮ１１と、Ｎ型の第１トランジスタＭＮ１１と出力端子との間に縦続接続されたＮ型の第２トランジスタＭＮ１２、第３トランジスタＭＮ１３、及び第４トランジスタＭＮ１４と、を含む。
さらに図５のカスコード型増幅器２は第１実施形態と同様に、出力端子と第１ノードＮとの間に接続された第１抵抗Ｒ１１と、第１電源Ｖ１と第１ノードＮとの間に接続された第２抵抗Ｒ１２と、を含む。さらに図５のカスコード型増幅器２は、第１ノードＮとＰ型の第１トランジスタＭＰ１１のゲートとの間に直列接続された第３抵抗Ｒ１３、第４抵抗Ｒ１４、第５抵抗Ｒ１５を含む。さらに図５のカスコード型増幅器２は、Ｐ型の第１トランジスタＭＰ１１のゲートと第２電源Ｖ２との間に接続された第６抵抗Ｒ１６と、を含む。さらに図５のカスコード型増幅器２は、第１ノードＮとＮ型の第１トランジスタＭＮ１１のゲートとの間に直列接続された第７抵抗Ｒ１７、第８抵抗Ｒ１８、第９抵抗Ｒ１９を含む。さらに図５のカスコード型増幅器２は、Ｎ型の第１トランジスタＭＮ１１のゲートと第３電源Ｖ３との間に接続された第１０抵抗Ｒ２０と、を含む。
さらに図５のカスコード型増幅器２では、Ｐ型の第４トランジスタＭＰ１４のゲートとＧＮＤとの間に接続された第１キャパシタＣ１と、Ｐ型の第３トランジスタＭＰ１３のゲートとＧＮＤとの間に接続された第２キャパシタＣ２と、Ｐ型の第２トランジスタＭＰ１２のゲートとＧＮＤとの間に接続された第３キャパシタＣ３と、を含む。
さらに図５のカスコード型増幅器２では、Ｎ型の第４トランジスタＭＮ１４のゲートとＧＮＤとの間に接続された第４キャパシタＣ４と、Ｎ型の第３トランジスタＭＮ１３のゲートとＧＮＤとの間に接続された第５キャパシタＣ５と、Ｎ型の第２トランジスタＭＮ１２のゲートとＧＮＤとの間に接続された第６キャパシタＣ６と、を含む。
図５のカスコード型増幅器２では第１実施形態と同様に、出力端子と第１ノードＮとの間に接続された第１抵抗Ｒ１１と、第１電源Ｖ１（ＶＤＤ×２）と第１ノードＮとの間に接続された第２抵抗Ｒ１２と、を含んで、出力信号を抵抗分割してカスコードトランジスタのゲートに帰還する構成を実現している。この構成は、図２の（ｂ）に示される帰還回路の具体的構成例１に対応する。
（実施形態の動作）
次に図５のカスコード型増幅器２の動作について、図６を参照して説明する。図６では、図５のカスコード型増幅器２の入力端子に信号源６が接続された状態を示す。信号源６は第１実施形態と同様に、”０”又は”１”のパルス信号を出力するものとする。Ｐ型の第１トランジスタＭＰ１１〜第４トランジスタＭＰ１４、Ｎ型の第１トランジスタＭＮ１１〜第４トランジスタＭＮ１４の素子耐圧は、一例として１Ｖであるものとして説明する。また、以下、電源電圧ＶＤＤは、素子耐圧と等しい値に設定されており、１Ｖであるものとして説明する。
電源電圧ＶＤＤを基準として、第１電源Ｖ１乃至第３電源Ｖ３は次の電圧を出力するものとする。すなわち、第１電源Ｖ１は電源電圧ＶＤＤの２倍のＶＤＤ×２の電圧を出力する。第２電源Ｖ２は、電源電圧ＶＤＤの４倍のＶＤＤ×４の電圧を出力する。第４電源Ｖ４は電源電圧ＶＤＤの３倍のＶＤＤ×３の電圧を出力する。第３電源Ｖ３はＧＮＤであり、０Ｖ（ＶＤＤ×０）が与えられるものとする。
信号源６からの”０”又は”１”のパルス信号（０Ｖ又は１Ｖ）に応じて、Ｐ型の第１トランジスタＭＰ１１のゲートには４Ｖ又は３Ｖが与えられ、Ｎ型の第１トランジスタＭＮ１１のゲートには０Ｖ又は１Ｖが与えられる。これに伴って、縦続接続されたＰ型の第１トランジスタＭＰ１１と第２トランジスタＭＰ１２との接続点は４Ｖと３Ｖとの間で変化し、縦続接続されたＰ型の第２トランジスタＭＰ１２と第３トランジスタＭＰ１３との接続点は４Ｖと２Ｖとの間で変化し、縦続接続されたＰ型の第３トランジスタＭＰ１３と第４トランジスタＭＰ１４との接続点は４Ｖと１Ｖとの間で変化する。また、縦続接続されたＮ型の第１トランジスタＭＮ１１と第２トランジスタＭＮ１２との接続点は１Ｖと０Ｖとの間で変化し、縦続接続されたＮ型の第２トランジスタＭＮ１２と第３トランジスタＭＮ１３との接続点は２Ｖと０Ｖとの間で変化し、縦続接続されたＮ型の第３トランジスタＭＮ１３と第４トランジスタＭＮ１４との接続点は３Ｖと０Ｖとの間で変化する。
さらにＰ型の第４トランジスタＭＰ１４のゲート、Ｎ型の第４トランジスタＭＮ１４のゲート、第２抵抗Ｒ１２、及び第１抵抗Ｒ１１の接続点の電位は、３Ｖと１Ｖとの間で変化する。その結果、信号源６からの”０”又は”１”のパルス信号（０Ｖ又は１Ｖ）に応じて、図６のカスコード型増幅器２の出力端子は４Ｖ又は０Ｖを出力する。
（実施形態の効果）
以上、図６のカスコード型増幅器２の、信号源６からのパルス信号（０Ｖまたは１Ｖ）に応じた動作において、各トランジスタが持つ３つの端子である、ドレイン、ソース、ゲートの、どの端子間の電圧も、１Ｖもしくは、それ以下になる。すなわち、本カスコード型増幅器２においては、構成素子に印加される電圧は、耐圧以下に維持される。
また、抵抗は周波数特性を持たないので、図５のカスコード型増幅器２の第１抵抗Ｒ１１、第２抵抗Ｒ１２、第３抵抗Ｒ１３、第７抵抗Ｒ１７などは周波数特性を持たない。これによりＰ型の第１トランジスタＭＰ１１〜第４トランジスタＭＰ１４、Ｎ型の第１トランジスタＭＮ１１〜第４トランジスタＭＮ１４の素子耐圧を許容範囲内に維持しつつ、カスコード型増幅器を直流から高周波まで広帯域化することができる。また、図６のカスコード型増幅器においては、各トランジスタのゲート端子とＧＮＤ間に容量が挿入されているが、本容量は、高周波領域では、図１８に示した背景技術と同様に、各トランジスタのドレイン−ゲート間容量のアドミタンスの比率を適切に設定することで、耐圧以内に収める働きをする。よって、本容量を含まない図３、図４に記載のカスコード型増幅器に比較して、図６のカスコード型増幅器は、より高周波領域まで対応することができる。
本実施形態では、Ｐ型の第４トランジスタＭＰ１４のゲートに第１キャパシタＣ１が接続され、Ｐ型の第３トランジスタＭＰ１３のゲートに第２キャパシタＣ２が接続され、Ｐ型の第２トランジスタＭＰ１２のゲートに第３キャパシタＣ３が接続されている。さらに本実施形態では、Ｎ型の第４トランジスタＭＮ１４のゲートに第４キャパシタＣ４が接続され、Ｎ型の第３トランジスタＭＮ１３のゲートに第５キャパシタＣ５が接続され、Ｎ型の第２トランジスタＭＮ１２のゲートに第６キャパシタＣ６が接続されている。
例えば、第３キャパシタＣ３はＰ型の第２トランジスタＭＰ１２のゲートに接続されて、Ｐ型の第２トランジスタＭＰ１２のゲート・ソース間の寄生容量や、ゲート・ドレイン間の寄生容量と容量分割する。第４抵抗Ｒ１４や第５抵抗Ｒ１５による抵抗分割と、Ｐ型の第２トランジスタＭＰ１２のゲートに接続された第３キャパシタＣ３による容量分割との組合せにより、Ｐ型の第２トランジスタＭＰ１２のゲートへ与えられる電圧が安定する。この第３キャパシタＣ３による効果は、Ｐ型の第４トランジスタＭＰ１４のゲートに接続された第１キャパシタＣ１や、Ｐ型の第３トランジスタＭＰ１３のゲートに接続された第２キャパシタＣ２においても同様である。またＮ型の第４トランジスタＭＮ１４のゲートに接続された第４キャパシタＣ４、Ｎ型の第３トランジスタＭＮ１３のゲートに接続された第５キャパシタＣ５や、Ｎ型の第２トランジスタＭＮ１２のゲートに接続された第６キャパシタＣ６においても同様である。これにより、カスコード型増幅器２の全体の動作を安定させることができる。
なお図５のカスコード型増幅器では、Ｐ型の第４トランジスタＭＰ１４のゲートとＮ型の第４トランジスタＭＮ１４のゲートはいずれも第１ノードＮに接続されているので、第１キャパシタと第４キャパシタとをそれぞれ設ける構成とする代わりに、第１ノードＮとＧＮＤとの間に接続された一つのキャパシタを設ける構成としてもよい。
〔第３実施形態〕
次に、本発明の第３実施形態によるカスコード型増幅器について、説明する。図７は、第３実施形態のカスコード型増幅器を説明するための回路図である。
第３実施形態のカスコード型増幅器は、第１実施形態のカスコード型増幅器の変形例である。第１実施形態のカスコード型増幅器と同様な要素に対しては、同じ参照番号を付してその詳細な説明を省略することとする。
図７のカスコード型増幅器３は第１実施形態と同様に、第１導電型の一例としてのＰ型の第１トランジスタＭＰ１１と、第１トランジスタＭＰ１１と出力端子との間に縦続接続されたＰ型の第２トランジスタＭＰ１２、第３トランジスタＭＰ１３、及び第４トランジスタＭＰ１４と、を含む。
さらに図７のカスコード型増幅器３は第１実施形態と同様に、第２導電型の一例としてのＮ型の第１トランジスタＭＮ１１と、Ｎ型の第１トランジスタＭＮ１１と出力端子との間に縦続接続されたＮ型の第２トランジスタＭＮ１２、第３トランジスタＭＮ１３、及び第４トランジスタＭＮ１４と、を含む。
さらに図７のカスコード型増幅器３は第１実施形態と同様に、出力端子と第１ノードＮとの間に接続された第１抵抗Ｒ１１と、第１ノードＮに接続された第２抵抗Ｒ１２と、を含む。さらに図７のカスコード型増幅器３は、第１ノードＮとＰ型の第１トランジスタＭＰ１１のゲートとの間に直列接続された第３抵抗Ｒ１３、第４抵抗Ｒ１４、第５抵抗Ｒ１５を含む。さらに図７のカスコード型増幅器３は、Ｐ型の第１トランジスタＭＰ１１のゲートと第２電源Ｖ２との間に接続された第６抵抗Ｒ１６と、を含む。さらに図７のカスコード型増幅器３は、第１ノードＮとＮ型の第１トランジスタＭＮ１１のゲートとの間に直列接続された第７抵抗Ｒ１７、第８抵抗Ｒ１８、第９抵抗Ｒ１９を含む。さらに図７のカスコード型増幅器３は、Ｎ型の第１トランジスタＭＮ１１のゲートと第３電源Ｖ３との間に接続された第１０抵抗Ｒ２０と、を含む。
さらに図７のカスコード型増幅器３では、ＶＤＤ×４とＧＮＤとの間に直列接続された第１１抵抗Ｒ２１及び第１３抵抗Ｒ２３を含む。そして第２抵抗Ｒ１２は、第１ノードＮと、直列接続された第１１抵抗Ｒ２１及び第１３抵抗Ｒ２３の接続点との間に接続されている。
図７のカスコード型増幅器３では、第１抵抗Ｒ１１、第２抵抗Ｒ１２、第１１抵抗Ｒ２１、及び第１３抵抗Ｒ２３を含んで、出力信号を抵抗分割してカスコードトランジスタのゲートに帰還する構成を実現している。この構成は、図２の（ｃ）に示される帰還回路の具体的構成例２に対応する。
（実施形態の効果）
抵抗は周波数特性を持たないので、図７のカスコード型増幅器３の第１抵抗Ｒ１１、第２抵抗Ｒ１２、第３抵抗Ｒ１３、第７抵抗Ｒ１７、第１１抵抗Ｒ２１、第１３抵抗Ｒ２３などは周波数特性を持たない。これにより本実施形態のカスコード型増幅器によれば、第１実施形態と同様に、Ｐ型の第１トランジスタＭＰ１１〜第４トランジスタＭＰ１４、Ｎ型の第１トランジスタＭＮ１１〜第４トランジスタＭＮ１４の素子耐圧を許容範囲内に維持しつつ、カスコード型増幅器を広帯域化することができる。
さらに本実施形態では、ＶＤＤ×４とＧＮＤとの間に直列接続された第１１抵抗Ｒ２１及び第１３抵抗Ｒ２３の抵抗分割によって、第１実施形態や第２実施形態の第１電源Ｖ１（ＶＤＤ×２）に対応する電圧を発生させている。これにより第１電源Ｖ１（ＶＤＤ×２）のための専用の電圧源を省略し、電源ユニットの共有化を図ることができる。
〔第４実施形態〕
次に、本発明の第４実施形態によるカスコード型増幅器について、説明する。図８は、第４実施形態のカスコード型増幅器を説明するための回路図である。第４実施形態のカスコード型増幅器は、第２実施形態や第３実施形態のカスコード型増幅器の変形例である。第２実施形態や第３実施形態のカスコード型増幅器と同様な要素に対しては、同じ参照番号を付してその詳細な説明を省略することとする。
図８のカスコード型増幅器４は第２実施形態と同様に、第１導電型の一例としてのＰ型の第１トランジスタＭＰ１１と、第１トランジスタＭＰ１１と出力端子との間に縦続接続されたＰ型の第２トランジスタＭＰ１２、第３トランジスタＭＰ１３、及び第４トランジスタＭＰ１４と、を含む。
さらに図８のカスコード型増幅器４は第２実施形態と同様に、第２導電型の一例としてのＮ型の第１トランジスタＭＮ１１と、Ｎ型の第１トランジスタＭＮ１１と出力端子との間に縦続接続されたＮ型の第２トランジスタＭＮ１２、第３トランジスタＭＮ１３、及び第４トランジスタＭＮ１４と、を含む。
さらに図８のカスコード型増幅器４は第２実施形態と同様に、出力端子と第１ノードＮとの間に接続された第１抵抗Ｒ１１と、第１ノードＮに接続された第２抵抗Ｒ１２と、を含む。さらに図８のカスコード型増幅器４は、第１ノードＮとＰ型の第１トランジスタＭＰ１１のゲートとの間に直列接続された第３抵抗Ｒ１３、第４抵抗Ｒ１４、第５抵抗Ｒ１５を含む。さらに図８のカスコード型増幅器４は、Ｐ型の第１トランジスタＭＰ１１のゲートと第２電源Ｖ２との間に接続された第６抵抗Ｒ１６と、を含む。さらに図８のカスコード型増幅器４は、第１ノードＮとＮ型の第１トランジスタＭＮ１１のゲートとの間に直列接続された第７抵抗Ｒ１７、第８抵抗Ｒ１８、第９抵抗Ｒ１９を含む。さらに図８のカスコード型増幅器４は、Ｎ型の第１トランジスタＭＮ１１のゲートと第３電源Ｖ３との間に接続された第１０抵抗Ｒ２０と、を含む。
さらに図８のカスコード型増幅器４では、第２実施形態と同様に、Ｐ型の第４トランジスタＭＰ１４のゲートとＧＮＤとの間に接続された第１キャパシタＣ１と、Ｐ型の第３トランジスタＭＰ１３のゲートとＧＮＤとの間に接続された第２キャパシタＣ２と、Ｐ型の第２トランジスタＭＰ１２のゲートとＧＮＤとの間に接続された第３キャパシタＣ３と、を含む。さらに図８のカスコード型増幅器４では、第２実施形態と同様に、Ｎ型の第４トランジスタＭＮ１４のゲートとＧＮＤとの間に接続された第４キャパシタＣ４と、Ｎ型の第３トランジスタＭＮ１３のゲートとＧＮＤとの間に接続された第５キャパシタＣ５と、Ｎ型の第２トランジスタＭＮ１２のゲートとＧＮＤとの間に接続された第６キャパシタＣ６と、を含む。
ここで図８のカスコード型増幅器４は、第２抵抗Ｒ１２の接続が第２実施形態とは異なる。図８のカスコード型増幅器４では第３実施形態と同様に、ＶＤＤ×４とＧＮＤとの間に直列接続された第１１抵抗Ｒ２１及び第１３抵抗Ｒ２３を含む。そして第２抵抗Ｒ１２は、第１ノードＮと、直列接続された第１１抵抗Ｒ２１及び第１３抵抗Ｒ２３の接続点との間に接続されている。
図８のカスコード型増幅器４では第３実施形態と同様に、第１抵抗Ｒ１１、第２抵抗Ｒ１２、第１１抵抗Ｒ２１、及び第１３抵抗Ｒ２３を含んで、出力信号を抵抗分割してカスコードトランジスタのゲートに帰還する構成を実現している。この構成は、図２の（ｃ）に示される帰還回路の具体的構成例２に対応する。
（実施形態の効果）
抵抗は周波数特性を持たないので、図８のカスコード型増幅器４の第１抵抗Ｒ１１、第２抵抗Ｒ１２、第３抵抗Ｒ１３、第７抵抗Ｒ１７、第１１抵抗Ｒ２１、第１３抵抗Ｒ２３などは周波数特性を持たない。これにより本実施形態のカスコード型増幅器によれば、第１実施形態と同様に、Ｐ型の第１トランジスタＭＰ１１〜第４トランジスタＭＰ１４、Ｎ型の第１トランジスタＭＮ１１〜第４トランジスタＭＮ１４の素子耐圧を許容範囲内に維持しつつ、カスコード型増幅器を広帯域化することができる。
さらに第２実施形態のカスコード型増幅器２と同様に、第１キャパシタＣ１乃至第６キャパシタＣ６を接続したことによる容量分割と、第４抵抗Ｒ１４や第５抵抗Ｒ１５などによる抵抗分割との組合せによって、カスコードトランジスタのゲートへ与えられる電圧が安定し、カスコード型増幅器４の全体の動作を安定させることができる。
さらに本実施形態では、ＶＤＤ×４とＧＮＤとの間に直列接続された第１１抵抗Ｒ２１及び第１３抵抗Ｒ２３の抵抗分割によって、第１実施形態や第２実施形態の第１電源Ｖ１（ＶＤＤ×２）に対応する電圧を発生させている。これにより第１電源Ｖ１（ＶＤＤ×２）のための専用の電圧源を省略し、電源ユニットの共有化を図ることができる。
〔第５実施形態〕
次に、本発明の第５実施形態によるカスコード型増幅器について、説明する。図９は、第５実施形態のカスコード型増幅器を説明するための回路図である。第５実施形態のカスコード型増幅器は、第４実施形態などのカスコード型増幅器の変形例である。第４実施形態などのカスコード型増幅器と同様な要素に対しては、同じ参照番号を付してその詳細な説明を省略することとする。
図９のカスコード型増幅器５ａは第４実施形態と同様に、第１導電型の一例としてのＰ型の第１トランジスタＭＰ１１と、第１トランジスタＭＰ１１と出力端子との間に縦続接続されたＰ型の第２トランジスタＭＰ１２、第３トランジスタＭＰ１３、及び第４トランジスタＭＰ１４と、を含む。
さらに図９のカスコード型増幅器５ａは第４実施形態と同様に、第２導電型の一例としてのＮ型の第１トランジスタＭＮ１１と、Ｎ型の第１トランジスタＭＮ１１と出力端子との間に縦続接続されたＮ型の第２トランジスタＭＮ１２、第３トランジスタＭＮ１３、及び第４トランジスタＭＮ１４と、を含む。
さらに図９のカスコード型増幅器５ａは、出力端子と第１ノードＮとの間に接続された帰還回路を含む。さらに図９のカスコード型増幅器５ａは、第１ノードＮとＰ型の第１トランジスタＭＰ１１のゲートとの間に直列接続された第３抵抗Ｒ１３、第４抵抗Ｒ１４、第５抵抗Ｒ１５を含む。さらに図９のカスコード型増幅器５ａは、Ｐ型の第１トランジスタＭＰ１１のゲートと第２電源Ｖ２との間に接続された第６抵抗Ｒ１６と、を含む。さらに図９のカスコード型増幅器５ａは、第１ノードＮとＮ型の第１トランジスタＭＮ１１のゲートとの間に直列接続された第７抵抗Ｒ１７、第８抵抗Ｒ１８、第９抵抗Ｒ１９を含む。さらに図９のカスコード型増幅器５ａは、Ｎ型の第１トランジスタＭＮ１１のゲートと第３電源Ｖ３との間に接続された第１０抵抗Ｒ２０と、を含む。
さらに図９のカスコード型増幅器５ａでは、第２実施形態や第４実施形態と同様に、Ｐ型の第４トランジスタＭＰ１４のゲートとＧＮＤとの間に接続された第１キャパシタＣ１と、Ｐ型の第３トランジスタＭＰ１３のゲートとＧＮＤとの間に接続された第２キャパシタＣ２と、Ｐ型の第２トランジスタＭＰ１２のゲートとＧＮＤとの間に接続された第３キャパシタＣ３と、を含む。さらに図９のカスコード型増幅器５ａでは、第２実施形態や第４実施形態と同様に、Ｎ型の第４トランジスタＭＮ１４のゲートとＧＮＤとの間に接続された第４キャパシタＣ４と、Ｎ型の第３トランジスタＭＮ１３のゲートとＧＮＤとの間に接続された第５キャパシタＣ５と、Ｎ型の第２トランジスタＭＮ１２のゲートとＧＮＤとの間に接続された第６キャパシタＣ６と、を含む。
さらに図９のカスコード型増幅器５ａは、カスコード型増幅器５ａの出力信号を抵抗分割してＰ型の第４トランジスタＭＰ１４のゲート及びＮ型の第４トランジスタＭＮ１４のゲートに帰還する構成を持つ。言い換えると、図９のカスコード型増幅器５ａでは、出力端子とＰ型の第４トランジスタＭＰ１４のゲート及びＮ型の第４トランジスタＭＮ１４のゲートとの間に接続された帰還回路を含む。この図９のカスコード型増幅器５ａの帰還回路としては、第３実施形態や第４実施形態で用いた、図２の（ｃ）に示される帰還回路を用いることができる。
さらに図９のカスコード型増幅器５ａは、Ｐ型の第１トランジスタＭＰ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ１と、入力端子とＰ型の第１トランジスタＭＰ１１のゲートとの間に挿入された第１１キャパシタＣ１１とをさらに含む。ラッチ回路ＬＡＴＣＨ１は、例えば図９に示すような入力が出力に接続された一対のインバータ回路から構成される。ラッチ回路ＬＡＴＣＨ１は、Ｐ型の第１トランジスタＭＰ１１のゲートへ与えられるハイレベル又はローレベルの電圧を保持する。
（実施形態の動作）
次に図９のカスコード型増幅器５ａの動作について、図１０を参照して説明する。図９のカスコード型増幅器５ａの入力には”０”又は”１”のパルス信号が入力される。Ｐ型の第１トランジスタＭＰ１１〜第４トランジスタＭＰ１４、Ｎ型の第１トランジスタＭＮ１１〜第４トランジスタＭＮ１４の素子耐圧は、一例として１Ｖであるものとして説明する。
電源電圧ＶＤＤを基準として、第２電源Ｖ２は、電源電圧ＶＤＤの４倍のＶＤＤ×４の電圧を出力する。第３電源Ｖ３はＧＮＤであり、０Ｖ（ＶＤＤ×０）が与えられるものとする。Ｐ型の第１トランジスタＭＰ１１のゲートには、第２電源Ｖ２を図９の第６抵抗Ｒ１６などで抵抗分割した電圧として、４Ｖ又は３Ｖが与えられる。
入力の”０”又は”１”のパルス信号（０Ｖ又は１Ｖ）に応じて、Ｐ型の第１トランジスタＭＰ１１のゲートには４Ｖ又は３Ｖが与えられ、Ｎ型の第１トランジスタＭＮ１１のゲートには０Ｖ又は１Ｖが与えられる。これに伴って、縦続接続されたＰ型の第１トランジスタＭＰ１１と第２トランジスタＭＰ１２との接続点は４Ｖと３Ｖとの間で変化し、縦続接続されたＰ型の第２トランジスタＭＰ１２と第３トランジスタＭＰ１３との接続点は４Ｖと２Ｖとの間で変化し、縦続接続されたＰ型の第３トランジスタＭＰ１３と第４トランジスタＭＰ１４との接続点は４Ｖと１Ｖとの間で変化する。また、縦続接続されたＮ型の第１トランジスタＭＮ１１と第２トランジスタＭＮ１２との接続点は１Ｖと０Ｖとの間で変化し、縦続接続されたＮ型の第２トランジスタＭＮ１２と第３トランジスタＭＮ１３との接続点は２Ｖと０Ｖとの間で変化し、縦続接続されたＮ型の第３トランジスタＭＮ１３と第４トランジスタＭＮ１４との接続点は３Ｖと０Ｖとの間で変化する。
さらにＰ型の第４トランジスタＭＰ１４のゲート、Ｎ型の第４トランジスタＭＮ１４のゲート、第１キャパシタＣ１の一端、及び第４キャパシタＣ４の一端の接続点の電位は、３Ｖと１Ｖとの間で変化する。その結果、入力の”０”又は”１”のパルス信号（０Ｖ又は１Ｖ）に応じて、図９のカスコード型増幅器５ａの出力端子は４Ｖ又は０Ｖを出力する。
（実施形態の効果）
抵抗は周波数特性を持たないので、図９のカスコード型増幅器５ａの帰還回路、第３抵抗Ｒ１３、第７抵抗Ｒ１７などは周波数特性を持たない。これによりＰ型の第１トランジスタＭＰ１１〜第４トランジスタＭＰ１４、Ｎ型の第１トランジスタＭＮ１１〜第４トランジスタＭＮ１４の素子耐圧を許容範囲内に維持しつつ、カスコード型増幅器５ａを広帯域化することができる。
さらに図９のカスコード型増幅器５ａでは、Ｐ型の第１トランジスタＭＰ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ１と、入力端子とＰ型の第１トランジスタＭＰ１１のゲートとの間に挿入された第１１キャパシタＣ１１と、を含んでいる。カスコード型増幅器５ａの入力の”０”又は”１”のパルス信号の変化に応じて、Ｐ型の第１トランジスタＭＰ１１のゲートに、第２電源Ｖ２を第６抵抗Ｒ１６などで抵抗分割した電圧として、４Ｖ又は３Ｖを与えることができる。Ｐ型の第１トランジスタＭＰ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ１によって、カスコード型増幅器５ａの入力変化への追従性が向上し、構成素子の素子耐圧を許容範囲内に維持しつつ、広帯域化を実現することができる。
〔第６実施形態〕
次に、本発明の第６実施形態によるカスコード型増幅器について、説明する。図１１は、第６実施形態のカスコード型増幅器を説明するための回路図である。第６実施形態のカスコード型増幅器は、第５実施形態のカスコード型増幅器の変形例である。第５実施形態のカスコード型増幅器と同様な要素に対しては、同じ参照番号を付してその詳細な説明を省略することとする。
図１１のカスコード型増幅器５ｂは第５実施形態と同様な構成に加えて、第１３キャパシタＣ１３をさらに含む。第１３キャパシタＣ１３は、ラッチ回路ＬＡＴＣＨ１のＰ型の第１トランジスタＭＰ１１のゲートに接続された一端とは別の一端と、所定の電位が与えられる配線との間に挿入されている。言い換えると、所定の電位が与えられる配線とＰ型の第１トランジスタＭＰ１１のゲートとの間に、ラッチ回路ＬＡＴＣＨ１と第１３キャパシタＣ１３とが直列接続されている。
（実施形態の動作）
次に図１１のカスコード型増幅器５ｂの動作について、図１２を参照して説明する。図１２のカスコード型増幅器５ｂの入力には”０”又は”１”のパルス信号が入力される。Ｐ型の第１トランジスタＭＰ１１〜第４トランジスタＭＰ１４、Ｎ型の第１トランジスタＭＮ１１〜第４トランジスタＭＮ１４の素子耐圧は、一例として１Ｖであるものとして説明する。
電源電圧ＶＤＤを基準として、第２電源Ｖ２は、電源電圧ＶＤＤの４倍のＶＤＤ×４の電圧を出力する。第３電源Ｖ３はＧＮＤであり、０Ｖ（ＶＤＤ×０）が与えられるものとする。一端が第１３キャパシタＣ１３に接続される所定の電位が与えられる配線には、カスコード型増幅器５ｂの入力”０”又は”１”のパルス信号を反転した電位が与えられるものとする。Ｐ型の第１トランジスタＭＰ１１のゲートには、第２電源Ｖ２を第６抵抗Ｒ１６などで抵抗分割した電圧として、４Ｖ又は３Ｖが与えられる。
入力の”０”又は”１”のパルス信号（０Ｖ又は１Ｖ）に応じて、Ｐ型の第１トランジスタＭＰ１１のゲートには４Ｖ又は３Ｖが与えられ、Ｎ型の第１トランジスタＭＮ１１のゲートには０Ｖ又は１Ｖが与えられる。これに伴って、縦続接続されたＰ型の第１トランジスタＭＰ１１と第２トランジスタＭＰ１２との接続点は４Ｖと３Ｖとの間で変化し、縦続接続されたＰ型の第２トランジスタＭＰ１２と第３トランジスタＭＰ１３との接続点は４Ｖと２Ｖとの間で変化し、縦続接続されたＰ型の第３トランジスタＭＰ１３と第４トランジスタＭＰ１４との接続点は４Ｖと１Ｖとの間で変化する。また、縦続接続されたＮ型の第１トランジスタＭＮ１１と第２トランジスタＭＮ１２との接続点は１Ｖと０Ｖとの間で変化し、縦続接続されたＮ型の第２トランジスタＭＮ１２と第３トランジスタＭＮ１３との接続点は２Ｖと０Ｖとの間で変化し、縦続接続されたＮ型の第３トランジスタＭＮ１３と第４トランジスタＭＮ１４との接続点は３Ｖと０Ｖとの間で変化する。
さらにＰ型の第４トランジスタＭＰ１４のゲート、Ｎ型の第４トランジスタＭＮ１４のゲート、第１キャパシタＣ１の一端、及び第４キャパシタＣ４の一端の接続点の電位は、３Ｖと１Ｖとの間で変化する。その結果、入力の”０”又は”１”のパルス信号（０Ｖ又は１Ｖ）に応じて、図１２のカスコード型増幅器５ｂの出力端子は４Ｖ又は０Ｖを出力する。
（実施形態の効果）
抵抗は周波数特性を持たないので、図１１のカスコード型増幅器５ｂの帰還回路、第３抵抗Ｒ１３、第７抵抗Ｒ１７などは周波数特性を持たない。これによりＰ型の第１トランジスタＭＰ１１〜第４トランジスタＭＰ１４、Ｎ型の第１トランジスタＭＮ１１〜第４トランジスタＭＮ１４の素子耐圧を許容範囲内に維持しつつ、カスコード型増幅器５ｂを広帯域化することができる。
さらに図１１のカスコード型増幅器５ｂでは第５実施形態と同様に、Ｐ型の第１トランジスタＭＰ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ１と、入力端子とＰ型の第１トランジスタＭＰ１１のゲートとの間に挿入された第１１キャパシタＣ１１と、を含んでいる。カスコード型増幅器５ｂの入力の”０”又は”１”のパルス信号の変化に応じて、Ｐ型の第１トランジスタＭＰ１１のゲートに、第２電源Ｖ２を第６抵抗Ｒ１６などで抵抗分割した電圧として、４Ｖ又は３Ｖを与えることができる。Ｐ型の第１トランジスタＭＰ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ１によって、カスコード型増幅器５ｂの入力変化への追従性が向上し、構成素子の素子耐圧を許容範囲内に維持しつつ、広帯域化を実現することができる。
さらに図１１のカスコード型増幅器５ｂでは、一端が第１３キャパシタＣ１３に接続される所定の電位が与えられる配線には、カスコード型増幅器５ｂの入力”０”又は”１”のパルス信号を反転した電位が与えられる。これにより、ラッチ回路ＬＡＴＣＨ１が保持し、Ｐ型の第１トランジスタＭＰ１１のゲートへ与えられる電圧について、カスコード型増幅器５ｂの入力”０”又は”１”の変化への追従性が図９のカスコード型増幅器５ａより向上させることができる。
〔第７実施形態〕
次に、本発明の第７実施形態によるカスコード型増幅器について、説明する。図１３は、第７実施形態のカスコード型増幅器を説明するための回路図である。第７実施形態のカスコード型増幅器は、第５実施形態のカスコード型増幅器の変形例である。第５実施形態のカスコード型増幅器と同様な要素に対しては、同じ参照番号を付してその詳細な説明を省略することとする。
図１３のカスコード型増幅器５ｃは第５実施形態と同様な構成に加えて、Ｎ型の第１トランジスタＭＮ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ２と、入力端子とＮ型の第１トランジスタＭＮ１１のゲートとの間に挿入された第１２キャパシタＣ１２とをさらに含む。ラッチ回路ＬＡＴＣＨ２は、例えば図１３に示すような入力が出力に接続された一対のインバータ回路から構成される。ラッチ回路ＬＡＴＣＨ２は、Ｎ型の第１トランジスタＭＮ１１のゲートへ与えられるハイレベル又はローレベルの電圧を保持する。
（実施形態の動作）
次に図１３のカスコード型増幅器５ｃの動作について、図１４を参照して説明する。図１４のカスコード型増幅器５ｃの入力には”０”又は”１”のパルス信号が入力される。Ｐ型の第１トランジスタＭＰ１１〜第４トランジスタＭＰ１４、Ｎ型の第１トランジスタＭＮ１１〜第４トランジスタＭＮ１４の素子耐圧は、一例として１Ｖであるものとして説明する。
電源電圧ＶＤＤを基準として、第２電源Ｖ２は、電源電圧ＶＤＤの４倍のＶＤＤ×４の電圧を出力する。第３電源Ｖ３はＧＮＤであり、０Ｖ（ＶＤＤ×０）が与えられるものとする。Ｐ型の第１トランジスタＭＰ１１のゲートには、第２電源Ｖ２を第６抵抗Ｒ１６などで抵抗分割した電圧として、４Ｖ又は３Ｖが与えられる。
入力の”０”又は”１”のパルス信号（０Ｖ又は１Ｖ）に応じて、Ｐ型の第１トランジスタＭＰ１１のゲートには４Ｖ又は３Ｖが与えられ、Ｎ型の第１トランジスタＭＮ１１のゲートには０Ｖ又は１Ｖが与えられる。これに伴って、縦続接続されたＰ型の第１トランジスタＭＰ１１と第２トランジスタＭＰ１２との接続点は４Ｖと３Ｖとの間で変化し、縦続接続されたＰ型の第２トランジスタＭＰ１２と第３トランジスタＭＰ１３との接続点は４Ｖと２Ｖとの間で変化し、縦続接続されたＰ型の第３トランジスタＭＰ１３と第４トランジスタＭＰ１４との接続点は４Ｖと１Ｖとの間で変化する。また、縦続接続されたＮ型の第１トランジスタＭＮ１１と第２トランジスタＭＮ１２との接続点は１Ｖと０Ｖとの間で変化し、縦続接続されたＮ型の第２トランジスタＭＮ１２と第３トランジスタＭＮ１３との接続点は２Ｖと０Ｖとの間で変化し、縦続接続されたＮ型の第３トランジスタＭＮ１３と第４トランジスタＭＮ１４との接続点は３Ｖと０Ｖとの間で変化する。
さらにＰ型の第４トランジスタＭＰ１４のゲート、Ｎ型の第４トランジスタＭＮ１４のゲート、第１キャパシタＣ１の一端、及び第４キャパシタＣ４の一端の接続点の電位は、３Ｖと１Ｖとの間で変化する。その結果、入力の”０”又は”１”のパルス信号（０Ｖ又は１Ｖ）に応じて、図１４のカスコード型増幅器５ｃの出力端子は４Ｖ又は０Ｖを出力する。
（実施形態の効果）
抵抗は周波数特性を持たないので、図１３のカスコード型増幅器５ｃの帰還回路、第３抵抗Ｒ１３、第７抵抗Ｒ１７などは周波数特性を持たない。これによりＰ型の第１トランジスタＭＰ１１〜第４トランジスタＭＰ１４、Ｎ型の第１トランジスタＭＮ１１〜第４トランジスタＭＮ１４の素子耐圧を許容範囲内に維持しつつ、カスコード型増幅器５ｃを広帯域化することができる。
さらに図１３のカスコード型増幅器５ｃでは第５実施形態と同様に、Ｐ型の第１トランジスタＭＰ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ１と、入力端子とＰ型の第１トランジスタＭＰ１１のゲートとの間に挿入された第１１キャパシタＣ１１と、を含んでいる。カスコード型増幅器５ｃの入力の”０”又は”１”のパルス信号の変化に応じて、Ｐ型の第１トランジスタＭＰ１１のゲートに、第２電源Ｖ２を第６抵抗Ｒ１６などで抵抗分割した電圧として、４Ｖ又は３Ｖを与えることができる。Ｐ型の第１トランジスタＭＰ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ１によって、カスコード型増幅器５ｃの入力変化への追従性が向上し、構成素子の素子耐圧を許容範囲内に維持しつつ、広帯域化を実現することができる。
さらに図１３のカスコード型増幅器５ｃでは、Ｎ型の第１トランジスタＭＮ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ２と、入力端子とＮ型の第１トランジスタＭＮ１１のゲートとの間に挿入された第１２キャパシタＣ１２と、を含んでいる。カスコード型増幅器５ｃの入力の”０”又は”１”のパルス信号の変化に応じて、Ｎ型の第１トランジスタＭＮ１１のゲートに、第３電源Ｖ３を第１０抵抗Ｒ２０などで抵抗分割した電圧として、１Ｖ又は０Ｖを与えることができる。Ｎ型の第１トランジスタＭＮ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ２によって、カスコード型増幅器５ｃの入力変化への追従性が向上し、構成素子の素子耐圧を許容範囲内に維持しつつ、広帯域化を実現することができる。
さらに図１３のカスコード型増幅器５ｃでは、Ｐ型の第１トランジスタＭＰ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ１と、Ｎ型の第１トランジスタＭＮ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ２とを含んで構成することにより、カスコード型増幅器５ｃの全体の回路構成の対称性が向上する。
〔第８実施形態〕
次に、本発明の第８実施形態によるカスコード型増幅器について、説明する。図１５は、第８実施形態のカスコード型増幅器を説明するための回路図である。第８実施形態のカスコード型増幅器は、第５実施形態乃至第７実施形態のカスコード型増幅器の変形例である。第５実施形態乃至第７実施形態のカスコード型増幅器と同様な要素に対しては、同じ参照番号を付してその詳細な説明を省略することとする。
図１５のカスコード型増幅器５ｄは第５実施形態と同様な構成に加えて、Ｎ型の第１トランジスタＭＮ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ２と、入力端子とＮ型の第１トランジスタＭＮ１１のゲートとの間に挿入された第１２キャパシタＣ１２とをさらに含む。ラッチ回路ＬＡＴＣＨ２は、例えば図１５に示すような入力が出力に接続された一対のインバータ回路から構成される。ラッチ回路ＬＡＴＣＨ２は、Ｎ型の第１トランジスタＭＮ１１のゲートへ与えられるハイレベル又はローレベルの電圧を保持する。
さらに入力端子（入力２）とラッチ回路ＬＡＴＣＨ１の一端との間に挿入された第１３キャパシタＣ１３と、入力端子（入力２）とラッチ回路ＬＡＴＣＨ２の一端との間に挿入された第１４キャパシタＣ１４と、をさらに含む。
（実施形態の動作）
次に図１５のカスコード型増幅器５ｄの動作について、図１６を参照して説明する。図１６のカスコード型増幅器５ｄの入力端子（入力１）には相補的な２つの入力信号のうち一方の信号が入力され、入力端子（入力２）には相補的な２つの入力信号のうち他方の信号が入力される。図１６では入力端子（入力１）には”０”又は”１”のパルス信号が入力され、入力端子（入力２）には”１”又は”０”のパルス信号が入力される。Ｐ型の第１トランジスタＭＰ１１〜第４トランジスタＭＰ１４、Ｎ型の第１トランジスタＭＮ１１〜第４トランジスタＭＮ１４の素子耐圧は、一例として１Ｖであるものとして説明する。
電源電圧ＶＤＤを基準として、第２電源Ｖ２は、電源電圧ＶＤＤの４倍のＶＤＤ×４の電圧を出力する。第３電源Ｖ３はＧＮＤであり、０Ｖ（ＶＤＤ×０）が与えられるものとする。
入力端子（入力１）への”０”又は”１”のパルス信号（０Ｖ又は１Ｖ）に応じて、Ｐ型の第１トランジスタＭＰ１１のゲートには４Ｖ又は３Ｖが与えられ、Ｎ型の第１トランジスタＭＮ１１のゲートには０Ｖ又は１Ｖが与えられる。これに伴って、縦続接続されたＰ型の第１トランジスタＭＰ１１と第２トランジスタＭＰ１２との接続点は４Ｖと３Ｖとの間で変化し、縦続接続されたＰ型の第２トランジスタＭＰ１２と第３トランジスタＭＰ１３との接続点は４Ｖと２Ｖとの間で変化し、縦続接続されたＰ型の第３トランジスタＭＰ１３と第４トランジスタＭＰ１４との接続点は４Ｖと１Ｖとの間で変化する。また、縦続接続されたＮ型の第１トランジスタＭＮ１１と第２トランジスタＭＮ１２との接続点は１Ｖと０Ｖとの間で変化し、縦続接続されたＮ型の第２トランジスタＭＮ１２と第３トランジスタＭＮ１３との接続点は２Ｖと０Ｖとの間で変化し、縦続接続されたＮ型の第３トランジスタＭＮ１３と第４トランジスタＭＮ１４との接続点は３Ｖと０Ｖとの間で変化する。
さらにＰ型の第４トランジスタＭＰ１４のゲート、Ｎ型の第４トランジスタＭＮ１４のゲート、第１キャパシタＣ１の一端、及び第４キャパシタＣ４の一端の接続点の電位は、３Ｖと１Ｖとの間で変化する。その結果、信号源６からの”０”又は”１”のパルス信号（０Ｖ又は１Ｖ）に応じて、図１６のカスコード型増幅器５ｄの出力端子は４Ｖ又は０Ｖを出力する。
（実施形態の効果）
抵抗は周波数特性を持たないので、図１５のカスコード型増幅器５ｄの帰還回路、第３抵抗Ｒ１３、第７抵抗Ｒ１７などは周波数特性を持たない。これによりＰ型の第１トランジスタＭＰ１１〜第４トランジスタＭＰ１４、Ｎ型の第１トランジスタＭＮ１１〜第４トランジスタＭＮ１４の素子耐圧を許容範囲内に維持しつつ、カスコード型増幅器５ｄを広帯域化することができる。
さらに図１５のカスコード型増幅器５ｄでは第５実施形態などと同様に、Ｐ型の第１トランジスタＭＰ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ１と、入力端子とＰ型の第１トランジスタＭＰ１１のゲートとの間に挿入された第１１キャパシタＣ１１と、を含んでいる。カスコード型増幅器５ｄの入力の”０”又は”１”のパルス信号の変化に応じて、Ｐ型の第１トランジスタＭＰ１１のゲートに、第２電源Ｖ２を第６抵抗Ｒ１６などで抵抗分割した電圧として、４Ｖ又は３Ｖを与えることができる。Ｐ型の第１トランジスタＭＰ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ１によって、カスコード型増幅器５ｄの入力変化への追従性が向上し、構成素子の素子耐圧を許容範囲内に維持しつつ、広帯域化を実現することができる。
さらに図１５のカスコード型増幅器５ｄでは、Ｎ型の第１トランジスタＭＮ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ２と、入力端子とＮ型の第１トランジスタＭＮ１１のゲートとの間に挿入された第１２キャパシタＣ１２と、を含んでいる。カスコード型増幅器５ｄの入力の”０”又は”１”のパルス信号の変化に応じて、Ｎ型の第１トランジスタＭＮ１１のゲートに、第３電源Ｖ３を第１０抵抗Ｒ２０などで抵抗分割した電圧として、１Ｖ又は０Ｖを与えることができる。Ｎ型の第１トランジスタＭＮ１１のゲートに接続されたラッチ回路ＬＡＴＣＨ２によって、カスコード型増幅器５ｄの入力変化への追従性が向上し、構成素子の素子耐圧を許容範囲内に維持しつつ、広帯域化を実現することができる。
さらに図１５のカスコード型増幅器５ｄでは入力端子（入力２）から、カスコード型増幅器５ｄの入力端子（入力１）への入力”０”又は”１”のパルス信号を反転した電位が与えられる。これにより、ラッチ回路ＬＡＴＣＨ１が保持しＰ型の第１トランジスタＭＰ１１のゲートへ与えられる電圧と、ラッチ回路ＬＡＴＣＨ２が保持しＮ型の第１トランジスタＭＮ１１のゲートへ与えられる電圧がそれぞれ安定する。これにより、カスコード型増幅器５ｄの入力端子（入力１）への入力”０”又は”１”の変化に対する追従性を、図９のカスコード型増幅器５ａなどより向上させることができる。
さらに第５実施形態のカスコード型増幅器５ａや第６実施形態のカスコード型増幅器５ｂと比較して、カスコード型増幅器の回路構成の対称性が向上する。
〔その他の実施形態〕
上述した第１乃至第８実施形態のカスコード型増幅器は、無線通信機の送信器の出力段に用いることができる。図１７は、その他の実施形態の無線通信機を説明するためのブロック図である。
図１７の無線通信機１００は、入力信号を増幅して出力するカスコード型増幅器１０１と、カスコード型増幅器１０１の出力に接続されて無線信号を送出するアンテナ１０２と、を含む。カスコード型増幅器１０１には、上述した第１乃至第８実施形態のカスコード型増幅器を用いることができる。
第１乃至第８実施形態のカスコード型増幅器が素子耐圧を許容範囲内に維持しつつ、広帯域化を実現したことにより、これを採用した図１７の無線通信機１００は小型化が可能となる。よって図１７の無線通信機１００によれば、５Ｇ基地局の小型化への大きな貢献が期待できる。
以上、本発明の好ましい実施形態を説明したが、本発明はこれに限定されるものではない。上述した実施形態では、カスコード型増幅器を構成するトランジスタの素子耐圧が１Ｖの場合で説明したが、これには限られない。上述した実施形態では、信号源６の出力レベルが０Ｖ又は１Ｖの場合で説明したが、これには限られない。第１電源Ｖ１、第２電源Ｖ２、第３電源Ｖ３、第４電源Ｖ４などの電位の具体値は上述した実施形態に限られず、お互いの大小関係を維持しつつ、適宜設定すればよい。請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲に含まれることはいうまでもない。
以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。
この出願は、２０１８年５月３１日に出願された日本出願特願２０１８−１０４３４９号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１、２、３、４、５、１０、１０１ カスコード型増幅器
６ 信号源
１００ 無線通信機
１０２ アンテナ

Claims (10)

  1. 複数のトランジスタ
    を含む、カスコード型増幅器であって、
    出力信号を抵抗分割してカスコードトランジスタのゲートに帰還する構成
    を含む、カスコード型増幅器。
  2. 前記構成は、
    第１抵抗と、
    第２抵抗と、
    を含み、
    前記第１抵抗は、
    出力端子と、第１ノードと、の間に接続され、
    前記第２抵抗は、
    第１電源と、前記第１ノードと、の間に接続されている、請求項１に記載のカスコード型増幅器。
  3. 前記構成は、
    第１抵抗と、
    第２抵抗と、
    を含み、
    前記第１抵抗は、
    出力端子と、第１ノードと、の間に接続され、
    前記第２抵抗は、
    第２電源と第３電源との間に直列接続された第３抵抗及び第４抵抗の接続点と、前記第１ノードと、の間に接続されている、請求項１に記載のカスコード型増幅器。
  4. 前記複数のトランジスタは、
    第１トランジスタと、
    第２トランジスタと、
    第３トランジスタと、
    第４トランジスタと、
    を含み、
    前記第１トランジスタおよび前記第３トランジスタは、
    入力端子からの入力信号がゲートに入力され、
    前記第２トランジスタは、
    前記第１トランジスタと、出力端子と、の間に縦続接続され、
    前記第４トランジスタは、
    前記第３トランジスタと、出力端子と、の間に縦続接続され、前記カスコード型増幅器は、
    第５抵抗と、
    第６抵抗と、
    第７抵抗と、
    第８抵抗と、
    を含み、
    前記第５抵抗は、
    第１ノードと、前記第１トランジスタのゲートと、の間に接続され、
    前記第６抵抗は、
    前記第１トランジスタのゲートと、第２電源と、の間に接続され
    前記第７抵抗は、
    前記第１ノードと、前記第３トランジスタのゲートと、の間に接続され、
    前記第８抵抗は、
    前記第３トランジスタのゲートと、第３電源と、の間に接続されている、請求項１から請求項３のいずれかに記載のカスコード型増幅器。
  5. 第１キャパシタと、
    第２キャパシタと、
    を含み、
    前記第１キャパシタは、
    前記第２トランジスタのゲートと、前記第３電源と、の間に接続され、
    前記第２キャパシタは、
    前記第４トランジスタのゲートと、前記第３電源と、の間に接続されている、請求項４に記載のカスコード型増幅器。
  6. 第３キャパシタと、
    第１ラッチ回路と、
    を含み、
    前記第３キャパシタは、
    前記入力端子と、前記第１トランジスタのゲートと、の間に接続され、
    前記第１ラッチ回路は、
    一端が、前記第１トランジスタのゲートに、接続されている、請求項４または請求項５に記載のカスコード型増幅器。
  7. 第４キャパシタ
    を含み、
    前記第４キャパシタは、
    前記第１ラッチ回路の前記一端とは異なる他端と、所定の電位が与えられる配線と、の間に接続されている、請求項６に記載のカスコード型増幅器。
  8. 第５キャパシタと、
    第２ラッチ回路と、
    を含み、
    前記第５キャパシタは、
    前記入力端子と、前記第３トランジスタのゲートと、の間に接続され、
    前記第２ラッチ回路は、
    一端が、前記第３トランジスタのゲートに、接続されている、請求項６に記載のカスコード型増幅器。
  9. 前記入力端子は、
    第１入力端子と、
    第２入力端子と、
    を含み、前記カスコード型増幅器は、
    第６キャパシタと、
    第７キャパシタと、
    を含み、
    前記第６キャパシタは、
    前記第１ラッチ回路の前記一端とは異なる他端と、前記第２入力端子と、の間に接続され、
    前記第７キャパシタは、
    前記第２ラッチ回路の前記一端とは異なる他端と、前記第２入力端子と、の間に接続されている、請求項８に記載のカスコード型増幅器。
  10. 請求項１から請求項９のいずれかに記載のカスコード型増幅器と、
    前記カスコード型増幅器の出力に接続されたアンテナと、
    を含む無線通信機。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54152845A (en) * 1978-05-24 1979-12-01 Hitachi Ltd High dielectric strength mosfet circuit
US6137367A (en) * 1998-03-24 2000-10-24 Amcom Communications, Inc. High power high impedance microwave devices for power applications
JP2010141496A (ja) * 2008-12-10 2010-06-24 Seiko Epson Corp 半導体集積回路、半導体集積回路の駆動方法、電子機器および電子機器の駆動方法
JP2012238929A (ja) * 2011-05-09 2012-12-06 Waseda Univ 増幅回路
JP2014220735A (ja) * 2013-05-10 2014-11-20 富士通セミコンダクター株式会社 出力回路および電圧信号出力方法
WO2016021092A1 (ja) * 2014-08-04 2016-02-11 日本電気株式会社 スイッチング増幅器および無線送信機
WO2016185716A1 (ja) * 2015-05-20 2016-11-24 パナソニックＩｐマネジメント株式会社 差動出力回路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54152845A (en) * 1978-05-24 1979-12-01 Hitachi Ltd High dielectric strength mosfet circuit
US6137367A (en) * 1998-03-24 2000-10-24 Amcom Communications, Inc. High power high impedance microwave devices for power applications
JP2010141496A (ja) * 2008-12-10 2010-06-24 Seiko Epson Corp 半導体集積回路、半導体集積回路の駆動方法、電子機器および電子機器の駆動方法
JP2012238929A (ja) * 2011-05-09 2012-12-06 Waseda Univ 増幅回路
JP2014220735A (ja) * 2013-05-10 2014-11-20 富士通セミコンダクター株式会社 出力回路および電圧信号出力方法
WO2016021092A1 (ja) * 2014-08-04 2016-02-11 日本電気株式会社 スイッチング増幅器および無線送信機
WO2016185716A1 (ja) * 2015-05-20 2016-11-24 パナソニックＩｐマネジメント株式会社 差動出力回路

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