KR20100125474A - 강압형 스위칭 조절기 - Google Patents

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Abstract

본 발명의 강압형 스위칭 조절기는 입력된 제어 신호에 따라 스위칭을 수행하여 입력 전압으로 인덕터를 충전시키는 스위칭 소자와, 입력된 제어 신호에 따라 스위칭을 수행하여 인덕터를 방전시키는 동기 정류용 소자와, 전원 전압을 생성하여 출력하는 전원 회로부와, 스위칭 소자와 인덕터와의 접속부에 접속되는 커패시터와, 입력된 제어 신호에 따라 스위칭 소자의 스위칭을 제어하는 제1 드라이브 회로부와, 입력된 다른 제어 신호에 따라 동기 정류용 소자의 스위칭을 제어하는 제2 드라이브 회로부와, 제어 신호를 생성하여 제1 및 제2 드라이브 회로부에 출력함으로써 미리 정해진 정전압이 출력 단자로부터 출력되게 하는 제어 회로부를 포함하고, 제2 드라이브 회로부에는 커패시터로부터 전력이 공급된다.

Description

강압형 스위칭 조절기{STEP-DOWN SWITCHING REGULATOR}
본 발명은 개괄적으로 강압형 DC-DC 컨버터를 형성하는 강압형 스위칭 조절기에 관한 것이며, 더 구체적으로는 고전압 금속 산화물 반도체(MOS : Metal-Oxide Semiconductor) 트랜지스터와 저전압 MOS 트랜지스터를 단일 칩에 집적할 수 있는 반도체로 형성된 강압형 스위칭 조절기에 관한 것이다.
종래의 스위칭 조절기에서는, 고 입력 전압의 경우, 그 입력 전압보다 고전압을 견딜 수 있는 트랜지스터를 이용하여 회로가 형성된다. 그러나, 이러한 고전압 트랜지스터는 저전압 트랜지스터와 비교해서, 사이즈가 크고 전류 구동 능력이 낮으며 응답 속도가 느리기 때문에, 고전압 트랜지스터로 고성능의 스위칭 조절기를 형성하는 것은 곤란하다.
또한, 스위칭 조절기를 형성하는 소자들 중에 가장 많은 전류가 흐르고 고속 동작이 요구되는 스위칭 소자에, p채널 MOS(PMOS) 트랜지스터보다 우수한 특성을 갖는 n채널 MOS(NMOS) 트랜지스터를 사용함으로써 고효율을 얻을 수 있다.
그러나, 강압형 스위칭 조절기의 스위칭 소자에 NMOS 트랜지스터를 사용할 경우, 그 NMOS 트랜지스터의 드레인은 입력 전압에 직접 접속되고, NMOS 트랜지스터가 턴온될 때 소스 전압이 입력 전압 근방까지 상승하기 때문에, NMOS 트랜지스터가 턴온되기 위해서는 게이트 전압이 입력 전압보다 높아야 한다.
이러한 문제를 해결하기 위해서, 부트스트랩(bootstrap) 커패시터를 이용하여 입력 전압과 같거나 높은 전압을 생성하고, 그 생성된 전압을 이용하여, 스위칭 소자로서 기능하는 NMOS 트랜지스터의 온-오프 제어를 수행하는 방법이 제안되어 있다(예컨대, 특허문헌 1 및 특허문헌 2 참조).
일본 특허 출원 공개 평7-222439호 일본 특허 제3775240호
그러나, 스위칭 소자에 NMOS 트랜지스터를 사용하는 경우에도, 스위칭 조절기의 모든 트랜지스터에 고전압 트랜지스터를 사용하면, 칩 면적이 증대하고 느린 응답 속도를 개선하지 못한다.
본 발명의 실시형태들은 전술한 문제들 중 하나 이상을 해결하거나 줄일 수 있다.
본 발명의 일 실시형태에 따르면, 전술한 문제들 중 하나 이상을 해결하거나 줄일 수 있는 강압형 스위칭 조절기를 제공한다.
본 발명의 일 실시형태에 따르면, 고전압이 입력될 수 있고 칩면적을 더 작게 할 수 있으며 응답 속도를 고속화할 수 있는 강압형 스위칭 조절기를 제공한다.
본 발명의 일 실시형태에 따르면, 인덕터를 이용하는 비절연 방식의 강압형 스위칭 조절기를 제공하며, 이 강압형 스위칭 조절기는 복수의 고전압 및 저전압 MOS 트랜지스터를 포함하고, 입력 단자에 입력된 전압을 미리 정해진 정전압으로 강압시켜 그 정전압을 출력 단자로부터 출력하도록 구성되며, 그 입력 전압은 상기 저전압 MOS 트랜지스터의 내(耐)전압과 같거나 높고 상기 고전압 MOS 트랜지스터의 내전압보다 낮으며, 상기 강압형 스위칭 조절기는, NMOS 트랜지스터로 형성되며, 그 게이트에 입력된 제1 제어 신호에 따라 스위칭을 수행하고, 상기 입력 전압으로 상기 인덕터를 충전시키도록 구성되는 스위칭 소자와, NMOS 트랜지스터로 형성되며, 그 게이트에 입력된 제2 제어 신호에 따라 스위칭을 수행하고, 상기 스위칭 소자가 턴오프되어 상기 인덕터의 충전이 정지된 것에 응답하여 상기 인덕터를 방전시키도록 구성되는 동기 정류용 소자와, 미리 정해진 전원 전압을 생성하여 출력하도록 구성되는 전원 회로부와, 상기 스위칭 소자와 상기 인덕터와의 접속부에 접속되고, 일단에 상기 전원 전압이 인가되는 커패시터와, 입력된 제3 제어 신호에 따라 상기 스위칭 소자의 스위칭을 제어하도록 구성되는 제1 드라이브 회로부와, 입력된 제4 제어 신호에 따라 상기 동기 정류용 소자의 스위칭을 제어하도록 구성되는 제2 드라이브 회로부와, 제3 및 제4 제어 신호를 생성하여 상기 제1 및 제2 드라이브 회로부에 각각 출력함으로써 상기 미리 정해진 정전압이 상기 출력 단자로부터 출력되도록 구성되는 제어 회로부를 포함하고, 상기 제2 드라이브 회로부는 상기 커패시터로부터 전력이 공급되도록 구성된다.
본 발명의 다른 목적, 특징 및 이익은 첨부 도면과 함께 이하의 상세한 설명으로부터 더욱 분명하게 될 것이다.
도 1은 본 발명의 제1 실시형태에 따른 강압형 스위칭 조절기의 회로 구성을 도시하는 도면이다.
도 2는 본 발명의 제1 실시형태에 따른 도 1의 스위칭 조절기(1)의 포인트에서의 파형을 나타내는 도면이다.
도 3은 본 발명의 제1 실시형태에 따른 도 1의 제어 회로의 회로 구성을 도시하는 도면이다.
도 4는 본 발명의 제1 실시형태에 따른 강압형 스위칭 조절기의 다른 회로 구성을 도시하는 도면이다.
도 5는 본 발명의 제1 실시형태에 따른 도 4의 제어 회로의 회로 구성을 도시하는 도면이다.
도 6은 본 발명의 제2 실시형태에 따른 강압형 스위칭 조절기의 제2 드라이브 회로의 회로 구성을 도시하는 도면이다.
이하, 첨부 도면을 참조하여, 본 발명의 실시형태들에 대해 설명한다.
〔제1 실시형태〕
도 1은 본 발명의 제1 실시형태에 따른 강압형 스위칭 조절기의 회로 구성을 도시하는 도면이다.
도 1을 참조하면, 스위칭 조절기(1)는 입력 단자(IN)에 입력된 전압(VH)을 미리 정해진 정전압으로 변환하고, 그 정전압을 출력 전압(Vout)으로서 출력 단자(OUT)로부터 출력하는 동기 정류 방식의 강압형 스위칭 조절기이다. 스위칭 조절기(1)는 고전압 MOS 트랜지스터와 저전압 MOS 트랜지스터를 단일(동일) 칩 상에 집적한 반도체로 제조된다. 여기서, 입력 전압(VH)과 같거나 높은 내전압을 갖는 MOS 트랜지스터를 “고전압 MOS 트랜지스터”라고 하고, 그 고전압 MOS 트랜지스터보다 드라이브 능력이 높고 입력 전압(VH)과 같거나 낮은 내전압을 갖는 MOS 트랜지스터를 “저전압 MOS 트랜지스터”라고 한다.
스위칭 조절기(1)는 NMOS 트랜지스터로 형성된 스위칭 트랜지스터(M1)와, NMOS 트랜지스터로 형성된 동기 정류용 트랜지스터(동기 정류 트랜지스터)(M2)를 포함한다. 스위칭 트랜지스터(M1)는 입력 전압(VH)의 출력을 제어하기 위한 스위칭 동작을 수행한다.
스위칭 조절기(1)는 펄스 신호(CP1)와, 그 펄스 신호(CP1)와 극성(신호 레벨)이 반대인 반전 신호(CP2)를 생성하여 출력하는 제어 회로(2)를 더 포함한다. 펄스폭 변조(PWM : Pulse-Width Modulation) 제어를 수행하기 위한 PWM 펄스 신호일 수 있는 펄스 신호(CP1)는 출력 신호(Vout)가 미리 정해진 정전압이 되도록 스위칭 트랜지스터(M1) 및 동기 정류용 트랜지스터(M2)의 스위칭을 제어한다.
스위칭 조절기(1)는 제1 드라이브 회로(3)와, 제2 드라이브 회로(4)와, 인덕터(L1)와, 출력 커패시터(Co)와, 전원 회로(5)와, 부트스트랩 커패시터(C1)와, 다이오드(D1)를 더 포함한다. 저전압 MOS 트랜지스터를 포함하는 제1 드라이브 회로(3)는 제어 회로(2)로부터 공급된 펄스 신호(CP1)에 따라 스위칭 트랜지스터(M1)의 온-오프 제어를 수행하는 버퍼 회로를 형성한다. 저전압 MOS 트랜지스터를 포함하는 제2 드라이브 회로(4)는 제어 회로(2)로부터 공급된 반전 신호(CP2)에 따라 동기 정류용 트랜지스터(M2)의 온-오프 제어를 수행하는 버퍼 회로를 형성한다.
스위칭 트랜지스터(M1)는 스위칭 소자를 형성할 수 있고, 동기 정류용 트랜지스터(M2)는 동기 정류용 소자를 형성할 수 있으며, 제1 드라이브 회로(3)는 제1 드라이브 회로부를 형성할 수 있고, 제2 드라이브 회로(4)는 제2 드라이브 회로부를 형성할 수 있으며, 전원 회로(5)는 전원 회로부를 형성할 수 있고, 제어 회로(2)는 제어 회로부를 형성할 수 있다. 또한, 스위칭 조절기(1)에서는, 인덕터(L1) 및 출력 커패시터(Co)를 제외한 회로를 단일 IC에 집적할 수 있다. 어떤 경우에는 스위칭 트랜지스터(M1) 및/또는 동기 정류용 트랜지스터(M2), 인덕터(L1) 및 출력 커패시터(Co)를 제외한 회로를 단일 IC에 집적할 수도 있다.
입력 전압(VH)은 고전압 MOS 트랜지스터의 내전압과 같거나 낮고, 저전압 MOS 트랜지스터의 내전압과 같거나 높다. 따라서, 고전압 NMOS 트랜지스터를 스위칭 트랜지스터(M1) 및 동기 정류용 트랜지스터(M2)에 사용한다. 입력 단자(IN)와 접지 사이에는 스위칭 트랜지스터(M1)와 동기 정류용 트랜지스터(M2)가 직렬로 접속된다. 스위칭 트랜지스터(M1)와 동기 정류용 트랜지스터(M2)는 접속부(LX)에 접속된다. 접속부(LX)와 출력 단자(OUT) 사이에는 인덕터(L1)가 접속된다. 출력 단자(OUT)와 접지 사이에는 출력 커패시터(Co)가 접속된다.
전원 회로(5)는 저전압 MOS 트랜지스터의 내전압보다 낮은 미리 정해진 전원 전압(VL)을 생성하여 출력한다. 전원 전압(VL)은 다이오드(D1)를 통해 제1 드라이브 회로(3) 및 제2 드라이브 회로(4)의 각 플러스측 전력 입력단에 입력된다. 전원 전압(VL)은 제1 전원 전압을 형성할 수 있다. 다이오드(D1)의 캐소드와 접속부(LX)의 사이에는 부트스트랩 커패시터(C1)가 접속된다. 제1 드라이브 회로(3)의 마이너스측 전력 입력단은 접속부(LX)에 접속되고, 제2 드라이브 회로(4)의 마이너스측 전력 입력단은 접지된다. 제1 드라이브 회로(3)의 입력단에는 제어 회로(2)로부터 공급된 펄스 신호(CP1)가 입력된다. 제1 드라이브 회로(3)의 출력단은 스위칭 트랜지스터(M1)의 게이트에 접속된다. 또, 제2 드라이브 회로(4)의 입력단에는 제어 회로(2)로부터 공급된 반전 신호(CP2)가 입력된다. 제2 드라이브 회로(4)의 출력단은 동기 정류용 트랜지스터(M2)의 게이트에 접속된다.
도 2는 전술한 구성의 도 1의 스위칭 조절기(1)의 포인트에서의 파형을 나타내는 도면이다. 도 1과 함께 도 2를 참조하면서 스위칭 조절기(1)의 동작에 관해서 설명한다. 제1 드라이브 회로(3) 및 제2 드라이브 회로(4)의 각 플러스측 전력 입력단에 입력된(인가된) 전압을 Vbst라고 표시한다.
출력 전압(Vout)이 0 V일 때, 부트스트랩 커패시터(C1)는 다이오드(D1)를 통해 전원 회로(5)로부터의 전원 전압(VL)으로 충전된다. 제1 드라이브 회로(3) 및 제2 드라이브 회로(4)의 각 플러스측 전력 입력단과 각 마이너스측 전력 입력단 사이에는, 전원 전압(VL)에서 다이오드(D1)의 순방향 전압을 뺀 전압(Vbst)이 인가된다.
펄스 신호(CP1)가 하이(하이 레벨)가 될 경우, 반전 신호(CP2)는 로우(로우 레벨)가 되어, 제1 드라이브 회로(3)의 출력 신호(S1)는 하이가 되고 제2 드라이브 회로(4)의 출력 신호(S2)는 로우가 된다. 그 결과, 스위칭 트랜지스터(M1)는 턴온되어 도통 상태가 되고, 동기 정류용 트랜지스터(M2)는 턴오프되어 비도통 상태가 된다.
따라서, 접속부(LX)에서의 전압(VLX)이 상승하여 출력 전압(Vout)도 인덕터(L1)를 통해 상승한다. 이 때, 제1 드라이브 회로(3) 및 제2 드라이브 회로(4)의 각 플러스측 전력 입력단에 접속된 부트스트랩 커패시터(C1)의 단부에서의 전압(Vbst)도 전원 전압(VL)과 같거나 높게 상승하여 다이오드(D1)는 역방향으로 바이어스된다.
그러므로, 부트스트랩 커패시터(C1)에서만 제1 드라이브 회로(3) 및 제2 드라이브 회로(4)에 전력이 공급된다. 그 결과, 전원 회로(5)의 전류 공급 능력을 작게 하는 것이 가능하다. 제1 드라이브 회로(3)의 플러스측 전력 입력단 및 마이너스측 전력 입력단에는 입력 전압(VH)보다 높은 전압(Vbst) 및 입력 전압(VH)까지 상승한 전압(VLX)이 각각 입력된다(인가된다). 따라서, 전압(Vbst)과 입력 전압(VH) 간의 전압차를 견딜 수 있는 트랜지스터를 제1 드라이브 회로(3)에 이용하여, 저전압 MOS 트랜지스터를 제1 드라이브 회로(3)에 사용할 수 있다. 그 결과, 칩 면적을 줄이는 것과 응답 속도를 상승시키는 것이 가능하다.
또한, 제2 드라이브 회로(4)를 형성하는 버퍼가, 직렬로 접속된 PMOS 트랜지스터와 NMOS 트랜지스터로 각각 형성된 2개의 직렬 접속된 인버터로 구성되면, PMOS 트랜지스터는 턴오프되어 비도통 상태가 되고, NMOS 트랜지스터는 턴온되어 동기 정류용 트랜지스터(M2)의 게이트에 접속된 후단(제2단) 인버터와 도통된다. 따라서, 플러스측 전원 전압으로서 입력된 전압(Vbst)이 입력 전압(VH)보다 높은 경우에도, 후단 인버터의 PMOS 트랜지스터가 오프되어 비도통 상태가 되기 때문에, 저전압 MOS 트랜지스터를 후단 인버터의 NMOS 트랜지스터에 사용할 수 있다.
한편, 제2 드라이브 회로(4)의 제1단 인버터에 있어서, PMOS 트랜지스터는 턴온되어 도통 상태가 되고, NMOS 트랜지스터는 턴오프되어 비도통 상태가 된다. 따라서, 플러스측 전원 전압으로서 입력된 전압(Vbst)이 입력 전압(VH)보다 높은 경우에도, 제1단 인버터의 NMOS 트랜지스터가 오프되어 비도통 상태가 되기 때문에, 저전압 MOS 트랜지스터를 제1단 인버터의 PMOS 트랜지스터에 사용할 수 있다.
그 결과, 칩 면적을 줄이는 것과 응답 속도를 상승시키는 것이 가능하다.
다음으로, 펄스 신호(CP1)가 로우가 될 경우, 반전 신호(CP2)는 하이가 되어, 제1 드라이브 회로(3)의 출력 신호(S1)는 로우가 되고 제2 드라이브 회로(4)의 출력 신호(S2)는 하이가 된다. 그 결과, 스위칭 트랜지스터(M1)는 턴오프되어 비도통 상태가 되고, 동기 정류용 트랜지스터(M2)는 턴온되어 도통 상태가 된다. 이 때문에, 접지로부터 동기 정류용 트랜지스터(M2)를 통해 인덕터(L1)에 전류가 공급되어, 접속부(LX)에서의 전압(VLX)은 동기 정류용 트랜지스터(M2)로 인한 전압 강하로 낮아지고, 부트스트랩 커패시터(C1)는 다시 다이오드(D1)를 통해 전원 전압(VL)으로 충전된다.
이 경우, 제1 드라이브 회로(3)의 플러스측 전력 입력단 및 마이너스측 전력 입력단에는 실질적으로 전원 전압(VL)과 같은 전압(Vbst) 및 실질적으로 접지 전압(접지 전위)과 같은 전압(VLX)이 각각 입력된다(인가된다). 이에, 전원 전압(VL)을 견딜 수 있는 트랜지스터를 제1 드라이브 회로(3)에 이용하여, 저전압 MOS 트랜지스터를 제1 드라이브 회로(3)에 사용할 수 있다. 그 결과, 칩면적을 줄이는 것과 응답 속도를 상승시키는 것이 가능하다.
또한, 제2 드라이브 회로(4)에서는, 실질적으로 전원 전압(VL)과 같은 전압(Vbst) 및 접지 전압이 플러스측 전력 입력단 및 마이너스측 전력 입력단에 각각 입력된다(인가된다). 그 결과, 제2 드라이브 회로(4)에는 전술한 바와 같이 구성된 버퍼를 사용할 수 있어, 칩 면적을 줄이는 것과 응답 속도를 상승시키는 것이 가능하다.
다음으로, 펄스 신호(CP1)가 다시 하이가 될 경우, 제1 드라이브 회로(3)의 출력 신호(S1)는 하이가 되고 제2 드라이브 회로(4)의 출력 신호(S2)는 로우가 되어, 스위칭 트랜지스터(M1)는 턴온되어 도통 상태가 되고, 동기 정류용 트랜지스터(M2)는 턴오프되어 비도통 상태가 된다. 그 결과, 접속부(LX)에서의 전압(VLX)이 상승하고 이후 전술한 바와 같은 동작이 반복된다.
여기서, 제어 회로(2)는 도 3에 도시하는 바와 같이 구성될 수 있다.
도 3을 참조하면, 제어 회로(2)는 제어 회로부(11)와, NAND 회로(12)와, OR 회로(13)와, 인버터(14, 15)를 포함한다. 제어 회로부(11)는 예컨대 PWM 제어를 수행하기 위한 PWM 펄스 신호인 펄스 신호(CP3)를 생성하여 출력한다. NAND 회로(12), OR 회로(13) 및 인버터(14, 15)로 형성된 논리 회로는 펄스 신호(CP3)로부터 펄스 신호(CP1) 및 반전 신호(CP2)를 생성하여 그 생성된 펄스 신호(CP1) 및 반전 신호(CP2)를 출력한다.
NAND 회로(12) 및 OR 회로(13)의 각 한쪽 입력단에는 펄스 신호(CP3)가 입력된다. NAND 회로(12)의 출력단은 OR 회로(13)의 다른쪽 입력단에 접속되고, OR 회로(13)의 출력단은 NAND 회로(12)의 다른쪽 입력단에 접속된다. NAND 회로(12)의 출력단은 또한 인버터(14)의 입력단에 접속되어, 인버터(14)의 출력단에서 펄스 신호(CP1)가 출력된다(공급된다). 또한, OR 회로(13)의 출력단은 인버터(15)의 입력단에 접속되어, 인버터(15)의 출력단에서 반전 신호(CP2)가 출력된다(공급된다).
펄스 신호(CP3)가 하이가 될 경우, 반전 신호(CP2)는 로우가 되고, 그 후 펄스 신호(CP1)는 하이가 된다. 펄스 신호(CP3)가 로우가 될 경우, 펄스 신호(CP1)는 로우가 되고, 그 후 반전 신호(CP2)는 하이가 된다. 따라서, 제2 드라이브 회로(4)의 출력 신호(S2)가 하이가 되는 것은 접속부(LX)에서의 레벨이 로우가 된 후이고, 출력 신호(S2)가 로우가 되는 것은 접속부(LX)에서의 레벨이 로우가 되기 전이다. 그러므로, 제2 드라이브 회로(4)의 출력단이, 저전압 MOS 트랜지스터인 로우측 스위치를 형성하는 전술한 NMOS 트랜지스터의 내전압을 초과하는 일은 없다.
도 4는 제1 실시형태에 따른 강압형 스위칭 조절기(1)의 다른 회로 구성을 도시하는 도면이다.
도 4에 도시하는 바와 같이, 제어 회로(2)는 전압(VLX)에 따라 펄스 신호(CP1) 및 반전 신호(CP2)를 생성할 수 있다.
도 5는 도 4에 도시한 제어 회로(2)의 회로 구성을 도시하는 도면이다. 도 5에서는 도 3과 같은 요소 또는 유사한 요소들에는 동일한 부호를 표시하고 이들에 대한 설명은 생략한다.
도 5를 참조하면, 제어 회로(2)는 도 3의 제어 회로(2)에 OR 회로(16)를 더 포함하는 것이다.
도 5를 참조하면, 제어 회로(2)는 제어 회로부(11)와, NAND 회로(12)와, OR 회로(13, 16)와, 인버터(14, 15)를 포함한다. NAND 회로(12), OR 회로(13, 16), 및 인버터(14, 15)로 구성된 논리 회로는 펄스 신호(CP3)로부터 펄스 신호(CP1) 및 반전 신호(CP2)를 생성하고 그 생성된 펄스 신호(CP1) 및 반전 신호(CP2)를 출력한다. 펄스 신호(CP3)는 NAND 회로(12) 및 OR 회로(16)의 각 한쪽 입력단에 입력된다. OR 회로(16)의 다른쪽 입력단에는 전압(VLX)이 입력된다(인가된다). OR 회로(16)의 출력단은 OR 회로(13)의 한쪽 입력단에 접속된다.
펄스 신호(CP3)가 로우가 될 경우, 펄스 신호(CP1)가 로우가 됨으로써, 스위칭 트랜지스터(M1)는 턴오프되어 비도통 상태가 된다. 스위칭 트랜지스터(M1)가 턴오프될 경우, 접속부(LX)에서의 전압(VLX)은 인덕터(L1)의 순방향 전류에 의해 강압되어 접속부(LX)의 레벨은 로우가 된다. 그 후, 반전 신호(CP2)가 하이가 됨에 따라 동기 정류용 트랜지스터(M2)는 턴온되어 도통 상태가 된다. 다음으로, 펄스 신호(CP3)가 하이가 될 경우, 반전 신호(CP2)가 로우가 되고, 그 후 펄스 신호(CP1)는 하이가 된다. 따라서, 제2 드라이브 회로(4)의 출력단이, 저전압 MOS 트랜지스터인 로우측 스위치를 형성하는 전술한 NMOS 트랜지스터의 내전압을 초과하는 일은 없다. 접속부(LX)에서의 전압(VLX)이 로우 레벨로 전환되는 것이 검출되기 때문에 도 5의 구성은 도 3의 구성보다 높은 안정성을 제공한다.
그러므로, 제1 실시형태의 강압형 스위칭 조절기(1)에 따르면, 저전압 MOS 트랜지스터를 제1 드라이브 회로(3)의 트랜지스터 및 제2 드라이브 회로(4)의 일부 트랜지스터에 사용할 수 있어, 칩 면적을 줄이는 것과 응답 속도를 상승시키는 것이 가능하다.
〔제2 실시형태〕
도 6은 본 발명의 제2 실시형태에 따른 강압형 스위칭 조절기의 제2 드라이브 회로(4)의 회로 구성을 도시하는 도면이다. 제2 실시형태의 강압형 스위칭 조절기는 제2 드라이브 회로(4) 외에는, 도 1에 도시하는 제1 실시형태의 강압형 스위칭 조절기(1)와 동일한 회로 구성을 갖는다. 이에, 본 실시형태의 강압형 스위칭 조절기에 대한 설명은 제2 드라이브 회로(4)를 제외하고는 생략하며, 본 실시형태의 강압형 스위칭 조절기의 회로도도 생략한다.
도 6을 참조하면, 제2 드라이브 회로(4)는 레벨 시프트 회로(21)와, 인버터(22, 23)와, PMOS 트랜지스터(M11)와, NMOS 트랜지스터(M12)를 포함한다.
레벨 시프트 회로(21)의 플러스측 전력 입력단 및 마이너스측 전력 입력단에는 전압(Vbst) 및 접지 전압이 각각 입력된다(인가된다). 인버터(22)의 플러스측 전력 입력단 및 마이너스측 전력 입력단에는 전압(Vbst) 및 전압(VLX)이 각각 입력된다(인가된다). 또한, 인버터(23)의 플러스측 전력 입력단 및 마이너스측 전력 입력단에는 전원 전압(VL) 및 접지 전압이 각각 입력된다(인가된다). 레벨 시프트 회로(21) 및 인버터(23)의 각 입력단에는 반전 신호(CP2)가 입력된다. 레벨 시프트 회로(21)의 출력단은 인버터(22)의 입력단에 접속된다. 전압(Vbst)과 접지 사이에는 PMOS 트랜지스터(M11)와 NMOS 트랜지스터(M12)가 직렬로 접속된다. PMOS 트랜지스터(M11)의 게이트에는 인버터(22)의 출력단이 접속된다. NMOS 트랜지스터(M12)의 게이트에는 인버터(23)의 출력단이 접속된다. PMOS 트랜지스터(M11)와 NMOS 트랜지스터(M12)와의 접속부는 제2 드라이브 회로(4)의 출력단을 구성한다.
이 구성에 있어서, 레벨 시프트 회로(21)는 반전 신호(CP2)에 대해 레벨 시프트를 수행하여 반전 신호(CP2)를 전압(Vbst)과 접지 전압 사이에 진폭을 갖는 펄스 신호로 변환시키고 그 펄스 신호를 인버터(22)의 입력단에 출력한다. 이와 같이 함으로써, PMOS 트랜지스터(M11)의 게이트 내전압을 작게 하며, 칩 면적을 더욱 줄이는 것과 고속 응답을 더욱 상승시키는 것이 가능하다.
따라서, 제2 실시형태의 강압형 스위칭 조절기에 따르면, 제1 실시형태와 동일한 효과를 얻을 수 있고, 또 칩 면적을 줄이는 것과 응답 속도를 상승시키는 것이 가능하다.
전술한 제1 및 제2 실시형태에 있어서, 다이오드(D1) 대신에, 다이오드(D1)가 순방향 바이어스되고 역방향 바이어스되는 것과 동일한 방식으로 턴 온 및 오프되도록 제어되는 스위치를 사용할 수도 있다.
이에, 본 발명의 일 양태에 따르면, 강압형 스위칭 조절기(1)에 있어서, 스위칭 트랜지스터(M1)와 인덕터(L1)와의 접속부(LX)에 일단이 접속되고 타단에 전원 전압(VL)이 공급되는 부트스트랩 커패시터(C1)로부터, 동기 정류용 트랜지스터(M2)의 온-오프 제어를 수행하는 제2 드라이브 회로(4)에 전력이 공급된다. 그렇기 때문에, 제2 드라이브 회로(2)의 트랜지스터부, 구체적으로 로우 레벨 신호를 출력하기 위한 MOS 트랜지스터는 저전압 MOS 트랜지스터로 형성될 수 있다. 이에, 간단한 회로로, 칩 면적을 줄이는 것과 응답 속도를 상승시키는 것이 가능하다. 또한, 제2 드라이브 회로(4)에는 외부 부착 커패시터 대신에 부트스트랩 커패시터(C1)로부터 전력이 공급된다. 그렇기 때문에, 집적 시에 외부 부착 부품 수 및 입력/출력 단자의 수를 줄이는 것이 가능하다.
또한, 본 발명의 일 양태에 따르면, 제2 드라이브 회로(4) 내의 출력 회로로부터 로우 레벨 신호를 출력하기 위한 MOS 트랜지스터가 저전압 MOS 트랜지스터로 형성된다. 이에, 전류 구동 능력을 향상시키는 것이 가능하다.
또, 본 발명의 일 양태에 따르면, 제2 드라이브 회로(4)는, 반전 신호(CP2)(제어 신호)에 대해 레벨 시프트를 수행하여 그 반전 신호(CP2)를 부트스트랩 커패시터(C1)로부터 공급된 전원 전력의 진폭을 갖는 신호로 변환시키고 그 변환된 신호를 출력 회로의 고전압 MOS 트랜지스터의 게이트에 출력하는 레벨 시프트 회로(21)를 포함한다. 그러므로, 출력 회로의 고전압 MOS 트랜지스터의 게이트의 내전압이 다른 고전압 MOS 트랜지스터의 내전압보다 낮을 수 있다. 이에, 칩 면적을 줄이는 것과 구동 능력을 향상시키는 것이 가능하다.
또한, 본 발명의 일 양태에 따르면, 동기 정류용 트랜지스터(M2)는, 스위칭 트랜지스터(M1)가 턴오프되어 비도통(차단) 상태가 된 것을 검출한 후 턴온되어 도통 상태가 되도록 구성된다. 이에, 제2 드라이브 회로(4)가 오동작하는 것을 막을 수 있다.
또, 본 발명의 일 양태에 따르면, 동기 정류용 트랜지스터(M2)는, 스위칭 트랜지스터(M1)가 턴오프되어 비도통 상태가 된 것에 응답하여 인덕터(L1)의 일단에서의 전압 레벨이 로우가 된 것을 검출함으로써 턴온되어 도통 상태가 되도록 구성된다. 이에, 제2 드라이브 회로(4)가 오동작하는 것을 더 신뢰적으로 막을 수 있다.
또한, 본 발명의 일 양태에 따르면, 제1 드라이브 회로(3)는 부트스트랩 커패시터(C1)로부터 전력이 공급되도록 구성되고 하나 이상의 저전압 MOS 트랜지스터로 형성된다. 따라서, 칩 면적을 더욱 줄이는 것과 응답 속도를 더욱 상승시키는 것이 가능하다.
본 발명은 구체적으로 개시된 실시형태들에 한정되지 않으며 본 발명의 기술사상에서 이탈하지 않고서 변형 및 수정이 이루어질 수 있다.
본 출원은 2008년 5월 13일자로 출원한 일본 우선권 특허 출원 제2008-125716호에 기초하여, 이것의 전체 내용은 인용에 의해 본 명세서에 원용된다.

Claims (16)

  1. 인덕터를 이용하는 비절연 방식의 강압형 스위칭 조절기로서, 복수의 고전압 및 저전압 MOS 트랜지스터를 포함하며 입력 단자에 입력된 전압을 미리 정해진 정전압으로 강압시켜 그 정전압을 출력 단자로부터 출력하도록 구성되며, 그 입력 전압은 상기 저전압 MOS 트랜지스터의 내(耐)전압과 같거나 높고 상기 고전압 MOS 트랜지스터의 내전압보다 낮은 것인 강압형 스위칭 조절기에 있어서,
    NMOS 트랜지스터로 형성되며, 그 게이트에 입력된 제1 제어 신호에 따라 스위칭을 수행하고, 상기 입력 전압으로 상기 인덕터를 충전시키도록 구성되는 스위칭 소자와,
    NMOS 트랜지스터로 형성되며, 그 게이트에 입력된 제2 제어 신호에 따라 스위칭을 수행하고, 상기 스위칭 소자가 턴오프되어 상기 인덕터의 충전이 정지된 것에 응답하여 상기 인덕터를 방전시키도록 구성되는 동기 정류용 소자와,
    미리 정해진 전원 전압을 생성하여 출력하도록 구성되는 전원 회로부와,
    상기 스위칭 소자와 상기 인덕터와의 접속부에 접속되고, 일단에 상기 전원 전압이 인가되는 커패시터와,
    입력된 제3 제어 신호에 따라 상기 스위칭 소자의 스위칭을 제어하도록 구성되는 제1 드라이브 회로부와,
    입력된 제4 제어 신호에 따라 상기 동기 정류용 소자의 스위칭을 제어하도록 구성되는 제2 드라이브 회로부와,
    상기 제3 및 제4 제어 신호를 생성하여 상기 제1 및 제2 드라이브 회로부에 각각 출력함으로써 상기 미리 정해진 정전압이 상기 출력 단자로부터 출력되도록 구성되는 제어 회로부
    를 포함하고,
    상기 제2 드라이브 회로부는 상기 커패시터로부터 전력이 공급되도록 구성되는 것인 강압형 스위칭 조절기.
  2. 제1항에 있어서, 상기 미리 정해진 전원 전압은 상기 저전압 MOS 트랜지스터의 내전압과 같거나 낮은 것인 강압형 스위칭 조절기.
  3. 제2항에 있어서, 상기 제2 드라이브 회로부는 상기 동기 정류용 소자의 게이트에 제5 제어 신호를 출력하도록 구성되는 출력 회로를 포함하고,
    상기 출력 회로는 하이 레벨 신호를 출력하기 위한 상기 고전압 MOS 트랜지스터 중 하나와, 로우 레벨 신호를 출력하기 위한 상기 저전압 MOS 트랜지스터 중 하나를 포함하는 것인 강압형 스위칭 조절기.
  4. 제3항에 있어서, 상기 제2 드라이브 회로부는, 입력된 제4 제어 신호에 대해 레벨 시프트를 수행하여, 그 입력된 제4 제어 신호를 상기 커패시터로부터 공급된 전원 전압의 진폭을 갖는 신호로 변환시키고 그 변환된 신호를 상기 출력 회로 내의 고전압 MOS 트랜지스터 중 하나의 게이트에 출력하도록 구성되는 레벨 시프트 회로를 더 포함하는 것인 강압형 스위칭 조절기.
  5. 제4항에 있어서, 상기 출력 회로 내의 고전압 MOS 트랜지스터 중 하나의 게이트의 내전압은 다른 고전압 MOS 트랜지스터의 내전압보다 낮은 것인 강압형 스위칭 조절기.
  6. 제1항에 있어서, 상기 전원 회로부로부터의 전원 전압은 다이오드를 통해 상기 커패시터에 인가되는 것인 강압형 스위칭 조절기.
  7. 제6항에 있어서, 상기 제2 드라이브 회로부는 상기 동기 정류용 소자의 게이트에 제5 제어 신호를 출력하도록 구성되는 출력 회로를 포함하고,
    상기 출력 회로는 하이 레벨 신호를 출력하기 위한 상기 고전압 MOS 트랜지스터 중 하나와, 로우 레벨 신호를 출력하기 위한 상기 저전압 MOS 트랜지스터 중 하나를 포함하는 것인 강압형 스위칭 조절기.
  8. 제7항에 있어서, 상기 제2 드라이브 회로부는, 입력된 제4 제어 신호에 대해 레벨 시프트를 수행하여, 그 입력된 제4 제어 신호를 상기 커패시터로부터 공급된 전원 전압의 진폭을 갖는 신호로 변환시키고 그 변환된 신호를 상기 출력 회로 내의 고전압 MOS 트랜지스터 중 하나의 게이트에 출력하도록 구성되는 레벨 시프트 회로를 더 포함하는 것인 강압형 스위칭 조절기.
  9. 제8항에 있어서, 상기 출력 회로 내의 고전압 MOS 트랜지스터 중 하나의 게이트의 내전압은 다른 고전압 MOS 트랜지스터의 내전압보다 낮은 것인 강압형 스위칭 조절기.
  10. 제1항에 있어서,
    상기 제어 회로부로부터 입력된 제5 제어 신호에 따라 스위칭을 수행함으로써 상기 전원 전압과 상기 커패시터와의 접속을 제어하도록 구성되는 스위치 제어부를 더 포함하는 강압형 스위칭 조절기.
  11. 제10항에 있어서, 상기 제2 드라이브 회로부는 상기 동기 정류용 소자의 게이트에 제5 제어 신호를 출력하도록 구성되는 출력 회로를 포함하고,
    상기 출력 회로는 하이 레벨 신호를 출력하기 위한 상기 고전압 MOS 트랜지스터 중 하나와, 로우 레벨 신호를 출력하기 위한 상기 저전압 MOS 트랜지스터 중 하나를 포함하는 것인 강압형 스위칭 조절기.
  12. 제11항에 있어서, 상기 제2 드라이브 회로부는, 입력된 제4 제어 신호에 대해 레벨 시프트를 수행하여, 그 입력된 제4 제어 신호를 상기 커패시터로부터 공급된 전원 전압의 진폭을 갖는 신호로 변환시키고 그 변환된 신호를 상기 출력 회로 내의 고전압 MOS 트랜지스터 중 하나의 게이트에 출력하도록 구성되는 레벨 시프트 회로를 더 포함하는 것인 강압형 스위칭 조절기.
  13. 제12항에 있어서, 상기 출력 회로 내의 고전압 MOS 트랜지스터 중 하나의 게이트의 내전압은 다른 고전압 MOS 트랜지스터의 내전압보다 낮은 것인 강압형 스위칭 조절기.
  14. 제1항에 있어서, 상기 제어 회로부는 상기 스위칭 소자가 턴오프되어 비도통 상태가 되는 것을 검출한 후에 상기 동기 정류용 소자를 턴온시켜 도통 상태가 되게 하도록 구성되는 것인 강압형 스위칭 조절기.
  15. 제14항에 있어서, 상기 제어 회로부는, 상기 스위칭 소자가 턴오프되어 비도통 상태가 되는 것에 응답하여 상기 인덕터의 일단에서의 전압 레벨이 로우가 된 것을 검출함으로써 상기 동기 정류용 소자를 턴온시켜 도통 상태가 되게 하도록 구성되는 것인 강압형 스위칭 조절기.
  16. 제1항에 있어서, 상기 제1 드라이브 회로부는 상기 커패시터로부터 전력이 공급되도록 구성되고 상기 저전압 MOS 트랜지스터 중 하나 이상으로 형성되는 것인 강압형 스위칭 조절기.
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