JP2022128028A - 駆動回路 - Google Patents

Abstract

【課題】従来より簡素な構成でターンオン時のゲート電圧の振動を抑圧できる駆動回路を提供することを目的とする。【解決手段】駆動回路は、パルス信号の入力に基づいて第１のスイッチング素子を駆動する駆動回路であって、第１のスイッチング素子がローレベルからハイレベルに切り替わった後、パルス信号に基づいて第１のスイッチング素子に電流を供給する振動低減回路、を備え、振動低減回路は、パルス信号に基づいて第１のスイッチング素子に電流を供給する第１の抵抗と、第１のスイッチング素子がローレベルからハイレベルに切り替わった後の所定期間、第１のスイッチング素子に電流を供給する第２の抵抗と、を備える。【選択図】図１

Description

本発明は、駆動回路に関する。

ブリッジ回路で構成されるインバータ回路や非絶縁型同期整流コンバータ回路など、ＭＯＳＦＥＴ（電界効果トランジスタ）を高速スイッチング動作で使用する場合、オフ状態のＭＯＳＦＥＴのドレイン・ソース間に急峻に立ち上がる電圧がかかる。電圧の時間に対する変化によって、ＭＯＳＦＥＴのゲート・ドレイン間容量とゲート・ソース間容量の比でゲートに電圧が発生する。また、ゲート・ドレイン間容量を通してゲート抵抗に電流が流れることで、ゲートに異常な振動する電圧が発生する。ＭＯＳＦＥＴに接続される抵抗値によっては、この電圧がオン状態の閾値を超え、オフ状態のＭＯＳＦＥＴがオン状態に成ってしまう場合があった。

このような、ターンオン時のゲート電圧の振動を抑圧する手法として、半導体スイッチング素子のターンオン時に該半導体スイッチング素子のゲート電圧がミラー電圧に到達すると、半導体スイッチング素子に供給するゲート信号を第１のゲート信号から第２のゲート信号に切り替えることが提案されている（例えば特許文献１参照）。

特開２０２０－１３６８７４号公報

しかしながら、従来技術では、ターンオン時のゲート電圧の振動を抑圧する回路の部品点数が多いという問題があった。

本発明は、上記の問題点に鑑みてなされたものであって、従来より簡素な構成でターンオン時のゲート電圧の振動を抑圧できる駆動回路を提供することを目的とする。

（１）上記目的を達成するため、本発明の一態様に係る駆動回路は、パルス信号の入力に基づいて第１のスイッチング素子を駆動する駆動回路であって、前記第１のスイッチング素子がローレベルからハイレベルに切り替わった後、前記パルス信号に基づいて前記第１のスイッチング素子に電流を供給する振動低減回路、を備え、前記振動低減回路は、前記パルス信号に基づいて前記第１のスイッチング素子に電流を供給する第１の抵抗と、前記第１のスイッチング素子がローレベルからハイレベルに切り替わった後の所定期間、前記第１のスイッチング素子に電流を供給する第２の抵抗と、を備える。

（２）上記目的を達成するため、本発明の一態様に係る駆動回路は、パルス信号の入力に基づいて第１のスイッチング素子を駆動する駆動回路であって、第１の抵抗と微分回路と第２の抵抗を備え、前記パルス信号に基づいて前記第１のスイッチング素子に電流を供給する振動低減回路、を備える。

（３）上記目的を達成するため、本発明の一態様に係る駆動回路は、第１のスイッチング素子と、前記第１のスイッチング素子に直列に接続される第２のスイッチング素子とが接続され、パルス信号の入力に基づいて前記スイッチング素子を駆動する駆動回路であって、前記第２のスイッチング素子がオフ状態であり、かつ前記第１のスイッチング素子がローレベルからハイレベルに切り替わった後、前記パルス信号に基づいて前記第１のスイッチング素子に電流を供給する振動低減回路、を備え、前記振動低減回路は、前記パルス信号に基づいて前記第１のスイッチング素子に電流を供給する第１の抵抗と、前記第１のスイッチング素子がローレベルからハイレベルに切り替わった後の所定期間、前記第１のスイッチング素子に電流を供給する第２の抵抗と、を備える。

（４）また、本発明の一態様に係る駆動回路において、前記第１のスイッチング素子に直列に第２のスイッチング素子が接続され、前記振動低減回路の前記第２の抵抗は、前記第２のスイッチング素子がオフ状態であり、かつ前記第１のスイッチング素子がローレベルからハイレベルに切り替わった後の所定期間、前記パルス信号に基づいて前記第１のスイッチング素子に電流を供給するようにしてもよい。

（５）また、本発明の一態様に係る駆動回路において、前記振動低減回路は、微分回路と、前記微分回路の出力が入力に接続されるバッファ部と、前記バッファ部の出力が接続される供給部とを備えるようにしてもよい。

（６）また、本発明の一態様に係る駆動回路において、前記バッファ部は、第３のスイッチング素子と第４のスイッチング素子で構成され、前記供給部は、第２の抵抗とダイオードで構成されるようにしてもよい。

（７）また、本発明の一態様に係る駆動回路において、前記微分回路は、正電圧に接続される前記第３のスイッチング素子が、前記第１のスイッチング素子がローレベルからハイレベルに切り替わった後の所定期間オン状態になるように設定されているようにしてもよい。

（８）また、本発明の一態様に係る駆動回路において、前記第１のスイッチング素子を駆動する駆動回路は、一端に前記パルス信号がローレベルのときに第１電圧が供給され、他端が前記振動低減回路の出力部と前記第１のスイッチング素子の制御端子に接続される第３の抵抗、をさらに備え、前記第１の抵抗は、一端に前記パルス信号がハイレベルのときに第２電圧が供給され、一端が前記振動低減回路の入力部に接続され、他端が前記第１のスイッチング素子の制御端子と前記振動低減回路の出力部と前記第３の抵抗の他端に接続されるようにしてもよい。

本発明の一態様によれば、従来より簡素な構成でターンオン時のゲート電圧の振動を抑圧することができる。

実施形態に係る駆動回路の構成の一例を示す回路図である。 ターンオン領域を説明するための図である。 実施形態に係る駆動回路の回路図である。 図３の回路におけるＨ側制御回路とＬ側制御回路と回路の動作例を示す図である。 実施形態に係る振動低減回路の微分回路におけるコンデンサＣ１１と抵抗Ｒ１１の値の設定方法を説明するための図である。 実施形態に係るターンオン領域におけるＦＥＴの電圧波形と電流波形を示す図である。 ＦＥＴ２Ｌがオン状態になった際のＦＥＴ２Ｌのゲート電圧波形とドレイン電圧波形、第２の抵抗Ｒｏｎ２Ｌに流れる電流波形、Ｌ側の第１の抵抗Ｒｏｎ１Ｌに流れる電流波形、入力パルス信号波形例を示す図である。 図７の領域ｇ１１１を時間軸方向に拡大した波形例を示す図である。 実施形態の変形例に係る駆動回路の構成の一例を示す回路図である。 比較例における駆動回路の回路図である。 比較例において抵抗ＲｏｎＬが２．２（Ω）の電圧波形と電流波形を示す図である。 比較例において抵抗ＲｏｎＬが４．７（Ω）の電圧波形と電流波形を示す図である。

以下、本発明の実施の形態について図面を参照しながら説明する。
図１は、本実施形態に係る駆動回路の構成の一例を示す回路図である。図１のように、ＦＥＴ２（第１のスイッチング素子）の駆動回路１は、コンデンサＣ１、コンデンサＣ２、第３の抵抗Ｒｏｆｆ、および振動低減回路１１を備える。

振動低減回路１１は、微分回路１１１、スイッチング素子Ｑ１１（第３のスイッチング素子）、スイッチング素子Ｑ１２（第４のスイッチング素子）、第２の抵抗Ｒｏｎ２、ダイオードＤ１１、および第１の抵抗Ｒｏｎ１、を備える。また、微分回路１１１は、コンデンサＣ１１と抵抗Ｒ１１を備える。
なお、駆動回路１は、振動低減回路１１を適用した駆動回路の構成の一例である。

ＦＥＴ２は、スイッチング素子であり、例えばＮチャネルのシリコンＭＯＳであり、駆動回路１によって駆動される。

まず、駆動回路１の接続関係を説明する。
コンデンサＣ１は、一端がＧＮＤ（接地）に接続され、他端が負電圧のＶｅｅ（第１電圧）に接続されている。コンデンサＣ２は、一端がＧＮＤに接続され、他端が正電圧のＶｃｃ（第２電圧）に接続されている。なお、コンデンサＣ１、Ｃ２は、電源の平滑用である。

振動低減回路１１は、入力部１１ｉｎがＯＵＴＨ端子に接続され、出力部１１ｏｕｔがＦＥＴ２のゲート（制御端子）と第３の抵抗Ｒｏｆｆの一端とに接続されている。ＯＵＴＨ端子から入力されるＯＵＴＨ信号は、駆動回路１に入力されるＨ（ハイ）レベルとＬ（ロー）レベルとが交互のパルス信号に基づく信号であり、パルス信号がＨレベルの時に正電圧である。

第３の抵抗Ｒｏｆｆは、他端がＯＵＴＬ端子に接続されている。ＯＵＴＬ端子から入力されるＯＵＴＬ信号は、駆動回路１に入力されるパルス信号であり、パルス信号がＬレベルの時に第１電圧より低い所定電圧の信号である。

次に、振動低減回路１１の接続関係について説明する。
コンデンサＣ１１は、一端がＯＵＴＨ端子と第１の抵抗Ｒｏｎ１の一端とに接続され、他端が抵抗Ｒ１１の一端に接続されている。抵抗Ｒ１１は、他端がスイッチング素子Ｑ１１のベースとスイッチング素子Ｑ１２のベースとに接続されている。なお、コンデンサＣ１１と抵抗Ｒ１１は、微分回路１１１として動作する。なお、コンデンサＣ１１と抵抗Ｒ１１との接続順は逆であってもよい。

スイッチング素子Ｑ１１は、例えばＮＰＮトランジスタであり、コレクタが正電圧のＶｃｃ（第２電圧）に接続され、エミッタがスイッチング素子Ｑ１２のエミッタと第２の抵抗Ｒｏｎ２の一端とに接続されている。スイッチング素子Ｑ１２は、例えばＰＮＰトランジスタであり、コレクタが負電圧のＶｅｅ（第１電圧）と接続されている。スイッチング素子Ｑ１１とＱ１２とが、バッファ部に対応する。また、スイッチング素子Ｑ１１とスイッチング素子Ｑ１２とが、トーテムポール型の駆動回路を構成している。なお、スイッチング素子Ｑ１１、Ｑ１２はＦＥＴ等であってもよく、トーテムポール型の駆動回路を２つのＦＥＴ等で構成してもよい。または、スイッチング素子Ｑ１１とＱ１２とによるバッファ部の構成は、スイッチング素子Ｑ１１とダイオード（不図示）（第５のスイッチング素子）でもよい。このように、バッファ部は、２つのスイッチング素子で構成されている。

第２の抵抗Ｒｏｎ２は、他端が逆流防止用のダイオードＤ１１のアノードに接続されている。ダイオードＤ１１は、カソードが第１の抵抗Ｒｏｎ１の他端とＦＥＴ２のゲートとに接続されている。第２の抵抗Ｒｏｎ２とダイオードＤ１１とが、供給部に対応する。なお、第２の抵抗Ｒｏｎ２とダイオードＤ１１との接続順は逆であってもよい。

ＦＥＴ２は、ドレインが正電圧ＤＣまたは他のＦＥＴ２’（第２のスイッチング素子）のソースに接続され、ソースが接地または他のＦＥＴ２’’（第２のスイッチング素子）のドレインに接続されている。

このように、本実施形態の駆動回路１は、パルス信号の入力に基づいてＦＥＴ２（第１のスイッチング素子）とＦＥＴ２に直列に接続されるＦＥＴ２’またはＦＥＴ２’’（第２のスイッチング素子）とが接続され、ＦＥＴ（２、２’、２’’）（スイッチング素子）を駆動する駆動回路１であって、ＦＥＴ２’またはＦＥＴ２’’がオフ状態であり、かつＦＥＴ２がローレベルからハイレベルに切り替わった後の所定期間、パルス信号に基づいてＦＥＴ２に電流を供給する振動低減回路１１と、ＦＥＴ２’またはＦＥＴ２’’がオフ状態であり、かつ所定期間後、パルス信号に基づいてＦＥＴ２に電流を供給する第１の抵抗Ｒｏｎ１と、を備える。

また、本実施形態の振動低減回路１１は、振動低減回路は、微分回路１１１と、微分回路１１１の出力が入力に接続されるバッファ部（第３のスイッチング素子、第４のスイッチング素子）と、バッファ部の出力が接続される供給部（第２の抵抗Ｒｏｎ２、ダイオードＤ１１）とを備える。また、バッファ部は、第３のスイッチング素子（スイッチング素子Ｑ１１またはＦＥＴ）と第４のスイッチング素子（スイッチング素子Ｑ１２またはＦＥＴまたはダイオード）で構成され、供給部は、第２の抵抗Ｒｏｎ２とダイオードＤ１１で構成される。

後述するように、振動低減回路１１は、ＦＥＴ２がローレベルからハイレベルに切り替わった後の所定期間、第１の抵抗Ｒｏｎ１と第２の抵抗Ｒｏｎ２によってＦＥＴ２のゲートにゲートチャージ電流を供給する。そして、所定期間後、振動低減回路１１は、第１の抵抗Ｒｏｎ１によってＦＥＴ２のゲートにゲートチャージ電流を供給する。このように、本実施形態では、ＦＥＴ２のゲートにゲート電流を供給する抵抗値を所定期間後に高くできるので、従来より簡素な構成で、ターンオン時のゲート電圧の振動を抑圧することができ、オン損失も小さくできる。

次に、ターンオン領域について説明する。
図２は、ターンオン領域を説明するための図である。図２において、横軸は時刻（μｓｅｃ）であり、縦軸は電圧（Ｖ）と電流（Ａ）である。波形Ｖｄｓは、ＦＥＴ２のドレインとソース間の電圧波形である。波形Ｉｄｓは、ＦＥＴ２のドレインとソース間の電流波形である。ＦＥＴ２がパルス信号に基づく駆動信号によって駆動される場合、ターンオン領域は、鎖線ｇ１で囲った領域のように、電圧Ｖｄｓの立ち下がりの時間領域である。

次に、振動低減回路１１を用いた具体的な駆動回路の一例である駆動回路１Ａについて説明する。図３は、本実施形態に係る駆動回路１Ａの回路図である。なお、図３においては、図１のコンデンサＣ１、Ｃ２等を省略して示している。

駆動回路１Ａは、第１駆動回路１００Ｈと第２駆動回路１００Ｌを備える。
第１駆動回路１００Ｈは、Ｈ側制御回路１０１Ｈ、スイッチング素子ＱｐＨ、スイッチング素子ＱｎＨ、Ｈ側の第３の抵抗ＲｏｆｆＨ、Ｈ側の振動低減回路１１Ｈ、およびＨ側の電源部ＶｏＨを備える。振動低減回路１１Ｈは、コンデンサＣ１１Ｈ、抵抗Ｒ１１Ｈ、スイッチング素子Ｑ１１１Ｈ（第３のスイッチング素子）、スイッチング素子Ｑ１１２Ｈ（第４のスイッチング素子）、第２の抵抗Ｒｏｎ２Ｈ、ダイオードＤ１１Ｈ、およびＨ側の第１の抵抗Ｒｏｎ１Ｈを備える。なお、電源部ＶｏＨが例えば図１のコンデンサＣ２に対応し、電源部ＶｏＬが例えば図１のコンデンサＣ１に対応する。電源部ＶｏＨは、第１の正電圧ＶｃｃＨと第１の負電圧ＶｅｅＨと電圧ＶｓＨを各部に供給する。電源部ＶｏＬは、第２の正電圧ＶｃｃＬと第２の負電圧ＶｅｅＬと電圧ＶｓＬ（０（Ｖ））を各部に供給する。

第２駆動回路１００Ｌは、Ｌ側制御回路１０１Ｌ、スイッチング素子ＱｐＬ、スイッチング素子ＱｎＬ、Ｌ側の第３の抵抗ＲｏｆｆＬ、Ｌ側の振動低減回路１１Ｌ、およびＬ側の電源部ＶｏＬを備える。振動低減回路１１Ｌは、コンデンサＣ１１Ｌ、抵抗Ｒ１１Ｌ、スイッチング素子Ｑ１１１Ｌ（第３のスイッチング素子）、スイッチング素子Ｑ１１２Ｌ（第４のスイッチング素子）、第２の抵抗Ｒｏｎ２Ｌ、ダイオードＤ１１Ｌ、およびＬ側の第１の抵抗Ｒｏｎ１Ｌを備える。

ＦＥＴ２Ｈ（第１のスイッチング素子）とＦＥＴ２Ｌ（第２のスイッチング素子）それぞれは、スイッチング素子であり、例えばＮチャネルのＭＯＳＦＥＴである。ＦＥＴ２Ｈは、ゲートに第１駆動回路１００Ｈの出力が接続され、ドレインに電源（ＤＣ Ｌｉｎｋ電圧）が接続され、ソースにＦＥＴ２Ｌのドレインと電圧ＶｓＨが接続される。ＦＥＴ２Ｌは、ゲートに第２駆動回路１００Ｌの出力が接続され、ソースが電圧ＶｓＬに接続されかつ接地される。なお、ＦＥＴ１ＨのソースとＦＥＴ２Ｌのドレインとの交点が、ＦＥＴ２ＨとＦＥＴ２Ｌの出力である。

第１駆動回路１００Ｈと第２駆動回路１００Ｌそれぞれの接続関係は同様であるため、代表として第１駆動回路１００Ｈの接続関係を説明する。
Ｈ側制御回路１０１Ｈは、第１出力がスイッチング素子ＱｐＨのゲートに接続され、第２出力がスイッチング素子ＱｎＨのゲートに接続されている。スイッチング素子ＱｐＨは、ドレインが第１の正電圧ＶｃｃＨ（第２電圧）に接続され、ソースが振動低減回路１１ＨのコンデンサＣ１１Ｈの一端とＨ側の第１の抵抗Ｒｏｎ１Ｈの一端とに接続されている。スイッチング素子ＱｎＨは、ドレインがＨ側の第３の抵抗ＲｏｆｆＨの一端に接続され、ソースが第１の負電圧ＶｅｅＨ（第１電圧）に接続されている。第３の抵抗ＲｏｆｆＨの他端は、振動低減回路１１Ｈの第１の抵抗Ｒｏｎ１Ｈの他端とダイオードＤ１１Ｈのカソードと、ＦＥＴ２Ｈのゲートとに接続されている。なお、振動低減回路１１Ｈの構成は、図１の振動低減回路１１と同様である。また、Ｈ側制御回路１０１ＨとＬ側制御回路１０１Ｌは、例えばＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）やＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等であってもよく、ＣＰＵ（中央演算装置）であってもよい。

なお、第１の正電圧ＶｃｃＨと第２の正電圧ＶｃｃＬ（第２電圧）とは異なっていても同じでも良い。また、第１の負電圧ＶｅｅＨと第２の負電圧ＶｅｅＬ（第１電圧）とは異なっていても同じでも良い。

駆動回路１Ａは、第１駆動回路１００ＨがＦＥＴ２Ｈを駆動し、第２駆動回路１００ＬがＦＥＴ２Ｌを駆動する。なお、ＦＥＴ２ＨとＦＥＴ２Ｌとは、ハーフブリッジ回路を構成している。

Ｈ側制御回路１０１Ｈは、入力端子１０１１Ｈに入力されるＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）等のパルス信号のＨ、Ｌに応じて、スイッチング素子ＱｐＨとＱｎＨを制御する回路である。Ｌ側制御回路１０１Ｌは、入力端子１０１１Ｌに入力されるＰＷＭ等のパルス信号のＨ、Ｌに応じて、スイッチング素子ＱｐＬとＱｎＬを制御する回路である。
スイッチング素子ＱｐＨ、ＱｎＰ、ＱｐＬ、およびＱｎＬそれぞれは、例えばＮチャネルのＭＯＳＦＥＴである。

次に、Ｈ側制御回路１０１ＨとＬ側制御回路１０１Ｌの動作について、図３と図４を用いて説明する。図４は、図３の回路におけるＨ側制御回路１０１ＨとＬ側制御回路１０１Ｌと回路の動作例を示す図である。

図４のように、Ｈレベルの信号が入力された場合、Ｈ側制御回路１０１Ｈは、スイッチング素子ＱｐＨをＯＮ（オン状態）になるように制御し、スイッチング素子ＱｎＨをＯＦＦ（オフ状態）になるように制御する。この結果、ＦＥＴ２Ｈのゲートとソース間の電圧ＶｇｓＨがＨレベルになる。
また、Ｌレベルの信号が入力された場合、Ｈ側制御回路１０１Ｈは、スイッチング素子ＱｐＨをＯＦＦになるように制御し、スイッチング素子ＱｎＨをＯＮになるように制御する。この結果、ＦＥＴ２Ｈのゲートとソース間の電圧ＶｇｓＨがＬレベルになる。

Ｈレベルの信号が入力された場合、Ｌ側制御回路１０１Ｌは、スイッチング素子ＱｐＬをＯＮになるように制御し、スイッチング素子ＱｎＬをＯＦＦになるように制御する。この結果、ＦＥＴ２Ｌのゲートとソース間の電圧ＶｇｓＬがＨレベルになる。
また、Ｌレベルの信号が入力された場合、Ｌ側制御回路１０１Ｌは、スイッチング素子ＱｐＬをＯＦＦになるように制御し、スイッチング素子ＱｎＬをＯＮになるように制御する。この結果、ＦＥＴ２Ｌのゲートとソース間の電圧ＶｇｓＬがＬレベルになる。

次に、振動低減回路１１の微分回路１１１におけるコンデンサＣ１１と抵抗Ｒ１１の値の設定例を、第２駆動回路１００Ｌと、図５と図６を用いて説明する。図５は、本実施形態に係る振動低減回路１１の微分回路１１１におけるコンデンサＣ１１と抵抗Ｒ１１の値の設定方法を説明するための図である。

図６は、本実施形態に係るターンオン領域におけるＦＥＴ２Ｌの電圧波形と電流波形を示す図である。図６において、横軸は時刻（μｓ）、縦軸は電圧（Ｖ）と電流（Ａ）である。なお、図６の各波形の条件は、ＦＥＴ２Ｈ側がオフ状態であり、ＦＥＴ２Ｌ側がスイッチング動作してＦＥＴ２Ｌのゲートの電圧がＬからＨになったターンオン領域である。図６において、時刻ｔ１～ｔ２の期間Ｔ１が所定期間である。なお、期間Ｔ１は、例えば１００（ｎｓ）程度である。

振動低減回路１１Ｌにおいて、コンデンサＣ１１Ｌと抵抗Ｒ１１Ｌの値は、図６の期間Ｔ１のみスイッチング素子Ｑ１１１Ｌがオン状態になりスイッチング素子Ｑ１１２Ｌがオフ状態になるように、例えば設計者が実験またはシミュレーションによって調整する。

次に、駆動回路１Ａの動作について、図５と図６を参照して説明する。
ＦＥＴ２Ｌのゲートとソース間の電圧ＶｇｓＬがＬレベルからＨレベルに立ち上がる際、電流ＩｄＬが立ち上がり、ＦＥＴ２Ｌのドレインとソース間の電圧ＶｄｓＬがＨレベルからＬレベルに立ち下がる。なお、電流ＩｄＬの立ち上がりと電圧ＶｄｓＬの立下りの開始タイミングは、ＦＥＴ２Ｌの容量とゲートに電流を供給する抵抗値に応じて変化する。
そして、第２駆動回路１００Ｌは、ターンオン直後の期間Ｔ１の間、振動低減回路１１ＬのＬ側の第１の抵抗Ｒｏｎ１Ｌから供給される電流と、第２の抵抗Ｒｏｎ２Ｌから供給される電流の両方によって、ＦＥＴ２Ｌのキャパシタ成分にチャージされる。なお、この期間Ｔ１は、ＦＥＴ２Ｌのドレイン電流の立ち上がり期間であり、ＦＥＴ２Ｌのゲート容量とゲートに電流を供給する抵抗値に基づく期間である。

次に、ミラー領域付近、すなわち期間Ｔ１以後、残りのパルス周期の期間Ｔ２、微分回路の時定数に応じて振動低減回路１１Ｌの第２の抵抗Ｒｏｎ２Ｌからのチャージが停止し、Ｌ側の第１の抵抗Ｒｏｎ１Ｌからのみ電流が供給され、ＦＥＴ２Ｌにチャージされる。

このように、本実施形態の駆動回路１Ａは、ＦＥＴ２ＬがＨレベルからＬレベルに切り替わった後の所定の期間Ｔ１、振動低減回路１１Ｌの第２の抵抗Ｒｏｎ２ＬとＬ側の第１の抵抗Ｒｏｎ１ＬからＦＥＴ２Ｌのゲートに電流を供給する。そして、駆動回路１Ａは、所定期間Ｔ１以後、ＦＥＴ２ＬがＬレベルの期間、振動低減回路１１Ｌの第２の抵抗Ｒｏｎ２Ｌからの電流供給を停止し、Ｌ側の第１の抵抗Ｒｏｎ１ＬからＦＥＴ２Ｌに電流を供給するように構成した。これにより、期間Ｔ１以後にＦＥＴ２Ｌに接続される抵抗値（＝Ｌ側の第１の抵抗Ｒｏｎ１Ｌの抵抗値）は、期間Ｔ１にＦＥＴ２Ｌに接続される抵抗値がＬ側の第１の抵抗Ｒｏｎ１Ｌと第２の抵抗Ｒｏｎ２Ｌとの並列の合成抵抗より大きくなる。そして、期間Ｔ１以後は、期間Ｔ１より電流Ｉｄｌの傾き（ｄｉ／ｄｔ）を小さくでき、電圧ＶｓｄＬの傾き（ｄｖ／ｄｔ）を小さくすることができる。これにより、オン損失を従来より低減することができる。なお、オン損失は、電圧ＶｄｓＬ波形と電流ＩｄＬ波形で囲まれた領域の面積に相当する。また、期間Ｔ１以後は、ＦＥＴ２Ｌのゲートに供給されるゲートチャージ電流が減るため、本実施形態によれば、ターンオン時のドレイン電流ＩｄＬと、オフ側のＦＥＴ２Ｈのゲートとソース間の電圧ＶｇｓＨの振動が、後述する振動低減回路１１を備えていない従来の駆動回路と比較して低減される。

この結果、本実施形態によれば、オフ側のＦＥＴ２Ｈの電圧ＶｇｓＨの振動が減少することで、ＦＥＴ２Ｈが誤動作してオン状態になることを防ぐことができる。さらに本実施形態によれば、ＩｄＬの振動が減少することでノイズを低減できる。なお、オフ側のＦＥＴ２Ｈの電圧ＶｇｓＨの振動は、図６のようにプラス側に発生する場合とマイナス側に発生する場合とがある。本実施形態によれば、マイナス側の耐圧が低いＳｉＣ ＦＥＴ等に有効である。

なお、図５と図６を用いて説明した例では、ＦＥＴ２Ｈがオフ状態でＦＥＴ２Ｌがターンオンの状態を説明したが、これに限らない。ＦＥＴ２Ｌがオフ状態でＦＥＴ２Ｈがターンオン状態の場合も同様に動作、作用する。この場合、期間Ｔ１の間、振動低減回路１１ＨのＨ側の第１の抵抗Ｒｏｎ１Ｈから供給される電流と、第２の抵抗ＲｏｎＨから供給される電流の両方によって、ＦＥＴ２Ｈのキャパシタ成分にチャージされる。これにより、期間Ｔ１以後にＦＥＴ２Ｈに接続される抵抗値（＝Ｈ側の第１の抵抗Ｒｏｎ１Ｈの抵抗値）は、期間Ｔ１にＦＥＴ２Ｈに接続される抵抗値がＨ側の第１の抵抗Ｒｏｎ１Ｈと第２の抵抗Ｒｏｎ２Ｈとの並列の合成抵抗より大きくなる。そして、期間Ｔ１以後は、期間Ｔ１より電流Ｉｄｌの傾き（ｄｉ／ｄｔ）を小さくでき、電圧ＶｓｄＬの傾き（ｄｖ／ｄｔ）を小さくすることができる。これにより、オン損失を従来より低減することができる。また、本実施形態によれば、オフ側のＦＥＴ２Ｌ電圧ＶｇｓＬの振動が減少することで、ＦＥＴ２Ｌが誤動作してオン状態になることを防ぐことができる。なお、この場合の波形は、図６においてＶｇｓＬがＶｇｓＨに対応し、ＶｇｓＨがＶｇｓＬに対応し、ＶｄｓＬがＶｄｓＨに対応する。また、この場合は、第１のスイッチング素子がＦＥＴ２Ｌに対応し、第２のスイッチング素子がＦＥＴ２Ｈに対応し、第１駆動回路１００Ｈが駆動回路に対応する。

さらに、図５における入力パルス信号がローレベルからハイレベルに切り替わり、ＦＥＴ２Ｌがオン状態になった際の各部の波形例を説明する。
図７は、ＦＥＴ２Ｌがオン状態になった際のＦＥＴ２Ｌのゲート電圧波形とドレイン電圧波形、第２の抵抗Ｒｏｎ２Ｌに流れる電流波形、Ｌ側の第１の抵抗Ｒｏｎ１Ｌに流れる電流波形、入力パルス信号波形例を示す図である。図７において、グラフｇ１０１はＦＥＴ２Ｌのゲート電圧波形であり、グラフｇ１０２はＦＥＴ２Ｌのドレイン電圧波形である。グラフｇ１０３は第２の抵抗Ｒｏｎ２Ｌに流れる電流波形であり、グラフｇ１０４はＬ側の第１の抵抗Ｒｏｎ１Ｌに流れる電流波形である。グラフｇ１０４は入力パルス信号波形例を示す図である。グラフｇ１０１～ｇ１０５の横軸は時刻（μｓ）である。グラフｇ１０１、ｇ１０２の縦軸は電圧（Ｖ）である。グラフｇ１０３、ｇ１０４の縦軸は電流（Ａ）である。グラフｇ１０５の縦軸は、Ｌレベルを０としＨレベルを１とした値である。

図８は、図７の領域ｇ１１１を時間軸方向に拡大した波形例を示す図である。グラフｇ１０１ａ～１０５ａは、図７のグラフｇ１０１～１０５の領域ｇ１１１の時間軸を拡大した波形例を示すグラフである、図８の各グラフの各軸は図７と同じである。

図８のグラフｇ１０５ａのように、時刻が約６０．５（μｓ）の時、入力パルス信号がローレベルからハイレベルに切り替わる。
これに応じて、Ｌ側の第１の抵抗Ｒｏｎ１Ｌ（グラフｇ１０４ａ）と第２の抵抗Ｒｏｎ２Ｌ（グラフｇ１０３ａ）との電流が流れ始める。

時刻が約６０．５（μｓ）～約６０．８（μｓ）の期間（期間Ｔ１対応）、Ｌ側の第１の抵抗Ｒｏｎ１Ｌ（グラフｇ１０４ａ）と第２の抵抗Ｒｏｎ２Ｌ（グラフｇ１０３ａ）からの電流がＦＥＴ２Ｌのゲートに供給される。

時刻が約６０．８（μｓ）の時、第２の抵抗Ｒｏｎ２Ｌ（グラフｇ１０３ａ）からＦＥＴ２Ｌのゲートへの電流供給が終了するが、Ｌ側の第１の抵抗Ｒｏｎ１Ｌ（グラフｇ１０４ａ）からＦＥＴ２Ｌのゲートへの電流供給は継続される。

このように、本実施形態によれば、時刻が約６０．５（μｓ）～約６０．８（μｓ）の期間、Ｌ側の第１の抵抗Ｒｏｎ１Ｌと第２の抵抗Ｒｏｎ２ＬとによってＦＥＴ２Ｌのゲートへの電流供給が行われるため、グラフｇ１０１ａ、ｇ１０２ａのように、この期間のＦＥＴ２Ｌのゲート電圧波形とドレイン電圧波形が安定する。この結果、上述したように、本実施形態によれば、オフ状態側のＦＥＴ２Ｈ（図５）に流れるドレイン電流の振動を抑えることができ、ＦＥＴ２Ｈのゲートとソース間の電圧ＶｇｓＨが閾値を超えることを防ぐことができ、さらにオン損失を従来より低減することができる。

（変形例）
ここで、振動低減回路のバッファ部がトランジスタとダイオードで構成される構成例を説明する。
図９は、本実施形態の変形例に係る駆動回路の構成の一例を示す回路図である。図９と図３との差異は、振動低減回路１１Ｈａと１１Ｌａの構成である。

振動低減回路１１Ｈａは、コンデンサＣ１１Ｈ、抵抗Ｒ１１Ｈ、スイッチング素子Ｑ１１１Ｈ（第３のスイッチング素子）、ダイオードＤ１２Ｈ（第５のスイッチング素子）、第２の抵抗Ｒｏｎ２Ｈ、ダイオードＤ１１Ｈ、およびＨ側の第１の抵抗Ｒｏｎ１Ｈを備える。

振動低減回路１１Ｌａは、コンデンサＣ１１Ｌ、抵抗Ｒ１１Ｌ、スイッチング素子Ｑ１１１Ｌ（第３のスイッチング素子）、ダイオードＤ１２Ｌ（第５のスイッチング素子）、第２の抵抗Ｒｏｎ２Ｌ、ダイオードＤ１１Ｌ、およびＬ側の第１の抵抗Ｒｏｎ１Ｌを備える。

振動低減回路１１Ｈａと振動低減回路１１Ｌａの接続関係は同様であるため、振動低減回路１１Ｈａの接続関係を説明する。
コンデンサＣ１１Ｈは、一端がスイッチング素子ＱｐＨのソースと第１の抵抗Ｒｏｎ１Ｈの一端とに接続され、他端が抵抗Ｒ１１Ｈの一端に接続されている。抵抗Ｒ１１Ｈは、他端がスイッチング素子Ｑ１１１ＨのベースとダイオードＤ１２Ｈのカソードとに接続されている。スイッチング素子Ｑ１１１Ｈは、コレクタが正電圧のＶｃｃＨに接続され、エミッタがダイオードＤ１２Ｈのアノードと第２の抵抗Ｒｏｎ２の一端とに接続されている。第２の抵抗Ｒｏｎ２は、他端がダイオードＤ１１Ｈのアノードに接続されている。ダイオードＤ１１Ｈは、カソードが第１の抵抗Ｒｏｎ１Ｈの他端とＦＥＴ２Ｈのゲートと第３の抵抗ＲｏｆｆＨの一端とに接続されている。なお、コンデンサＣ１１Ｌ、抵抗Ｒ１１Ｌとの接続順は逆であってもよい。また、第２の抵抗Ｒｏｎ２ＨとダイオードＤ１１Ｈの接続順は逆であってもよい。

ここで、ＦＥＴ２Ｈがオフ状態、かつＦＥＴ２Ｌがターンオフの際は、所定期間（期間Ｔ１）、スイッチング素子Ｑ１１１Ｌがオン状態になりダイオードＤ１２Ｌがオフ状態になる。そして、所定期間後は、スイッチング素子Ｑ１１１Ｌがオフ状態になる。
これにより、この変形例でも、所定期間に振動低減回路１１ＬａのＬ側の第１の抵抗Ｒｏｎ１Ｌと第２の抵抗Ｒｏｎ２ＬからＦＥＴ２Ｌのゲートに電流が供給され、所定期間経過後にＬ側の第１の抵抗Ｒｏｎ１ＬからＦＥＴ２Ｌのゲートに電流供給が継続される。この結果、この変形例によっても図３の構成と同様の効果を得ることができる。

なお、図３、図５、図９の各回路図において、電圧Ｖｅｅ（ＶｅｅＨまたはＶｅｅＬ）が負電圧の例を説明したが、電圧Ｖｅｅ（ＶｅｅＨまたはＶｅｅＬ）は０（Ｖ）であってもよい。この場合、ＶｓＬは０（Ｖ）である。

（比較例）
次に、振動低減回路１１を備えていない従来の駆動回路の構成例と波形例を説明する。
図１０は、比較例における駆動回路の回路図である。なお、図１０の回路においても、電源平滑用のコンデンサ等を省略して示している。図１０のように、駆動回路９００Ａは、第１駆動回路９０１Ｈ、および第２駆動回路９０１Ｌを備える。第１駆動回路９０１Ｈは、Ｈ側制御回路１０１Ｈ、スイッチング素子ＱｐＨ、スイッチング素子ＱｎＨ、抵抗ＲｏｎＨ、及び抵抗ＲｏｆｆＨを備える。第２駆動回路９０１Ｌは、Ｌ側制御回路１０１Ｌ、スイッチング素子ＱｐＬ、スイッチング素子ＱｎＬ、抵抗ＲｏｎＬ、及び抵抗ＲｏｆｆＬを備える。
比較例の駆動回路９００Ａと図３の駆動回路１Ａとの差異は、第１駆動回路９０１Ｈと９０１Ｌそれぞれが、振動低減回路１１を備えていない点である。

第１駆動回路９０１Ｈと第２駆動回路９０１Ｌとの接続関係は同様であるため、第２駆動回路９０１Ｌの接続関係を説明する。
Ｌ側制御回路１０１Ｌには、ＰＷＭ等のパルス信号が入力され、第１出力がスイッチング素子ＱｐＬのゲートに接続され、第２出力がスイッチング素子ＱｎＬのゲートに接続されている。スイッチング素子ＱｐＬは、ドレインが正電圧ＶｃｃＬに接続され、ソースが抵抗ＲｏｎＬの一端に接続されている。スイッチング素子ＱｎＬは、ドレインが抵抗ＲｏｆｆＬの一端に接続され、ソースが負電圧ＶｅｅＬに接続されている。抵抗ＲｏｎＬの他端は、抵抗ＲｏｆｆＬの他端とＦＥＴ２Ｌのゲートとに接続されている。

図１１は、比較例において抵抗ＲｏｎＬが２．２（Ω）の電圧波形と電流波形を示す図である。なお、波形取得条件は、本実施形態の図６の波形取得と同じである。また、電圧ＶｇｓＬはＦＥＴ２Ｌのゲートとソース間の電圧であり、電圧ＶｇｓＨはＦＥＴ２Ｈのゲートとソース間の電圧であり、電圧ＶｄｓＬはＦＥＴ２Ｌのドレインとソース間の電圧である。電流ＩｄＬはＦＥＴ２Ｌのドレインに流れ込む電流である。

波形ｇ９１１は、１つのＨレベルのパルスを含む波形図であり、波形ｇ９２１は、波形ｇ９１１のターンオン領域ｇ９１２を時間軸方向に拡大した波形図である。なお、波形ｇ９１１において、横軸は時刻（μｓ）であり、縦軸は電圧（Ｖ）と電流（Ａ）である。波形ｇ９２１において、横軸は時刻（ｎｓ）であり、縦軸は電圧（Ｖ）と電流（Ａ）である。

抵抗ＲｏｎＬが２．２（Ω）の場合は、波形ｇ９２１のように、ＦＥＴ２Ｌによるオン損失が小さい。なお、オン損失は、電圧ＶｄｓＬ波形と電流ＩｄＬ波形で囲まれた領域ｇ９２２の面積に相当する。
また、抵抗ＲｏｎＬが２．２（Ω）の場合は、電流ＩｄＬの振動の振幅が大きい。このため、抵抗ＲｏｎＬが２．２（Ω）の場合は、予め設定されているオン電圧閾値をオフ側のＦＥＴ２Ｈの電圧ＶｇｓＨが超える場合がある。

このように、抵抗ＲｏｎＬの抵抗値が小さい場合は、オン損失が小さくなるが、振動が大きくオン電圧閾値をオフ側の電圧ＶｇｓＨが超える場合がある。

電流ＩｄＬの振動を抑え電圧ＶｇｓＨの振動を抑える従来の手法としては、ゲートに接続される抵抗ＲｏｎＬの値を大きくすることが知られている。図１２は、比較例において抵抗ＲｏｎＬが４．７（Ω）の電圧波形と電流波形を示す図である。なお、波形取得条件は、本実施形態の図６の波形取得と同じである。

波形ｇ９３１は、１つのＨレベルのパルスを含む波形図であり、波形ｇ９４１は、波形ｇ９１１のターンオン領域ｇ９１２を時間軸方向に拡大した波形図である。なお、波形ｇ９３１において、横軸は時刻（μｓ）であり、縦軸は電圧（Ｖ）と電流（Ａ）である。波形ｇ９４１において、横軸は時刻（ｎｓ）であり、縦軸は電圧（Ｖ）と電流（Ａ）である。

抵抗ＲｏｎＬが４．７（Ω）の場合は、波形ｇ９４１のように、ＦＥＴ２Ｌによりオン損失（領域ｇ９４２）が大きい。
また、抵抗ＲｏｎＬが４．７（Ω）の場合は、電流ＩｄＬの振動の振幅が抵抗ＲｏｎＬが４．７（Ω）より小さい。このため、抵抗ＲｏｎＬが４．７（Ω）の場合は、予め設定されているオン電圧閾値をオフ側のＦＥＴ２Ｈの電圧ＶｇｓＨが超えない。

しかしながら、抵抗ＲｏｎＬの抵抗値を、オン電圧閾値を電圧ＶｇｓＨが超えないように大きくした場合は、オン損失が大きくなってしまう。
このように、振動低減回路１１を備えていない従来の駆動回路では、ＦＥＴ２（２Ｈ、２Ｌ）のゲート抵抗値によって、駆動されるＦＥＴのドレインに流れ込む電流ＩｄＬの振動の大きさに影響を与え、かつオン損失にも影響を与えるという課題があり、抵抗Ｒｏｎの選択が難しかった。

これに対して、本実施形態では、駆動回路が振動低減回路１１を備えているため、駆動されるＦＥＴのドレインに流れ込む電流ＩｄＬの振動を低減でき、予め設定されているオン電圧閾値を電圧ＶｇｓＨが超えないように設定でき、かつオン損失が増大しないようにできる。すなわち、本実施形態によれば、ＦＥＴ駆動におけるターンオン時の振動低減でき、さらにオン損失を悪化させずに振動低減することができる。また、本実施形態によれば、特許文献１等の従来技術より構成を構成で実現できる。なお、実験結果より、本実施形態では、従来の駆動回路に対して振動レベルを例えば約５０％低減させることができた。

なお、上述した各回路構成は一例であり、ノイズ除去用のコンデンサ等、他の部品を含んでいてもよい。

以上、本発明を実施するための形態について実施形態を用いて説明したが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形および置換を加えることができる。

１，１Ａ…駆動回路、Ｃ１，Ｃ２，Ｃ３，Ｃ１１，Ｃ１１Ｈ，Ｃ１１Ｌ…コンデンサ、Ｄ１，Ｄ２，Ｄ１１，Ｄ１１Ｈ，Ｄ１１Ｌ…ダイオード、Ｒ１，Ｒ１１Ｈ，Ｒ１１Ｌ…抵抗、Ｒｏｎ１、Ｒｏｎ１Ｈ，Ｒｏｎ１Ｌ…第１の抵抗、Ｒｏｆｆ、ＲｏｆｆＨ，ＲｏｆｆＬ…第３の抵抗、１１，１１Ｈ，１１Ｌ…振動低減回路、１１１…微分回路、Ｑ１１，Ｑ１２，Ｑ１１１Ｈ，Ｑ１１１Ｌ，Ｑ１１２Ｈ，Ｑ１１２Ｌ…スイッチング素子、Ｒｏｎ２，Ｒｏｎ２Ｈ，Ｒｏｎ２Ｌ…第２の抵抗、１０１Ｈ…Ｈ側制御回路、１０１Ｌ…Ｌ側制御回路、１００Ｈ…第１駆動回路、１００Ｌ…第２駆動回路

Claims (8)

1. パルス信号の入力に基づいて第１のスイッチング素子を駆動する駆動回路であって、
   前記第１のスイッチング素子がローレベルからハイレベルに切り替わった後、前記パルス信号に基づいて前記第１のスイッチング素子に電流を供給する振動低減回路、
   を備え、
   前記振動低減回路は、
   前記パルス信号に基づいて前記第１のスイッチング素子に電流を供給する第１の抵抗と、
   前記第１のスイッチング素子がローレベルからハイレベルに切り替わった後の所定期間、前記第１のスイッチング素子に電流を供給する第２の抵抗と、
   を備える駆動回路。
2. パルス信号の入力に基づいて第１のスイッチング素子を駆動する駆動回路であって、
   第１の抵抗と微分回路と第２の抵抗を備え、前記パルス信号に基づいて前記第１のスイッチング素子に電流を供給する振動低減回路、
   を備える駆動回路。
3. 第１のスイッチング素子と、前記第１のスイッチング素子に直列に接続される第２のスイッチング素子とが接続され、パルス信号の入力に基づいて前記スイッチング素子を駆動する駆動回路であって、
   前記第２のスイッチング素子がオフ状態であり、かつ前記第１のスイッチング素子がローレベルからハイレベルに切り替わった後、前記パルス信号に基づいて前記第１のスイッチング素子に電流を供給する振動低減回路、
   を備え、
   前記振動低減回路は、
   前記パルス信号に基づいて前記第１のスイッチング素子に電流を供給する第１の抵抗と、
   前記第１のスイッチング素子がローレベルからハイレベルに切り替わった後の所定期間、前記第１のスイッチング素子に電流を供給する第２の抵抗と、
   を備える駆動回路。
4. 前記第１のスイッチング素子に直列に第２のスイッチング素子が接続され、
   前記振動低減回路の前記第２の抵抗は、前記第２のスイッチング素子がオフ状態であり、かつ前記第１のスイッチング素子がローレベルからハイレベルに切り替わった後の所定期間、前記パルス信号に基づいて前記第１のスイッチング素子に電流を供給する、
   請求項１または請求項２に記載の駆動回路。
5. 前記振動低減回路は、微分回路と、前記微分回路の出力が入力に接続されるバッファ部と、前記バッファ部の出力が接続される供給部とを備える、
   請求項１から請求項４のうちのいずれか１項に記載の駆動回路。
6. 前記バッファ部は、第３のスイッチング素子と第４のスイッチング素子で構成され、
   前記供給部は、第２の抵抗とダイオードで構成される、
   請求項５に記載の駆動回路。
7. 前記微分回路は、正電圧に接続される前記第３のスイッチング素子が、前記第１のスイッチング素子がローレベルからハイレベルに切り替わった後の所定期間オン状態になるように設定されている、
   請求項６に記載の駆動回路。
8. 前記第１のスイッチング素子を駆動する駆動回路は、
   一端に前記パルス信号がローレベルのときに第１電圧が供給され、他端が前記振動低減回路の出力部と前記第１のスイッチング素子の制御端子に接続される第３の抵抗、をさらに備え、
   前記第１の抵抗は、一端に前記パルス信号がハイレベルのときに第２電圧が供給され、一端が前記振動低減回路の入力部に接続され、他端が前記第１のスイッチング素子の制御端子と前記振動低減回路の出力部と前記第３の抵抗の他端に接続される、
   請求項１から請求項７のいずれか１項に記載の駆動回路。

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