JP2004048888A - 突入電流防止回路 - Google Patents
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Abstract
【課題】再スイッチオン時等における突入電流を抑制することのできる突入電流防止回路を提供する。
【解決手段】第１及び第２信号線に並列接続された第１コンザンサ及び負荷回路を有するスイッチングレギュレータの突入電流防止回路において、直流電源の片方の電極と第２信号線間の接続をオン／オフするスイッチと、第１及び第２信号線間に設けられた第２コンデンサと、第１及び第２信号線間に設けられ、第１及び第２信号線間の電圧が基準電圧以下になると第１コンデンサの第２信号線側への放電経路を遮断し、基準電圧を超えると第２コンデンサへの充電経路を形成する放電経路遮断回路と、第２コンデンサに蓄積された電荷の放電経路を形成する放電回路と、第２コンデンサの充電電圧に基づいて制御電極が印加され、第２信号線に接続された第１及び第２電極間の抵抗値が変化する第１トランジスタとを具備して構成する。
【選択図】 図１
【解決手段】第１及び第２信号線に並列接続された第１コンザンサ及び負荷回路を有するスイッチングレギュレータの突入電流防止回路において、直流電源の片方の電極と第２信号線間の接続をオン／オフするスイッチと、第１及び第２信号線間に設けられた第２コンデンサと、第１及び第２信号線間に設けられ、第１及び第２信号線間の電圧が基準電圧以下になると第１コンデンサの第２信号線側への放電経路を遮断し、基準電圧を超えると第２コンデンサへの充電経路を形成する放電経路遮断回路と、第２コンデンサに蓄積された電荷の放電経路を形成する放電回路と、第２コンデンサの充電電圧に基づいて制御電極が印加され、第２信号線に接続された第１及び第２電極間の抵抗値が変化する第１トランジスタとを具備して構成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチングレギュレータの突入電流防止回路に関する。
【０００２】
【従来の技術】
スイッチングレギュレータへの電源投入時に流れる入力電流が急激に増大して回路が破損させたり、突入電流による電圧低下で他装置を不安定にさせる原因を防止するべく突入電流防止回路が設けられている。図５は従来の突入電流防止回路の構成図である。図５に示すように、突入電流防止回路１は、抵抗Ｒ１，Ｒ２、コンデンサＣ２及びＦＥＴ８を有する。信号線２＃１，２＃２間に並列にコンデンサＣ１及び負荷４が接続されている。コンデンサＣ１は平滑化のためのものである。抵抗Ｒ１は、一端が信号線２＃１に接続され、他端がコンデンサＣ２及び抵抗Ｒ２の一端並びにｎチャネル型ＦＥＴ８のゲートに接続されている。コンデンサＣ２は、一端が抵抗Ｒ１の他端、抵抗Ｒ２の一端、ＧＥＴ８のゲートに接続され、他端が信号線２＃２に接続されている。
【０００３】
抵抗Ｒ２は、ＦＥＴ８のゲート・ソース間の電圧を耐圧以下に保護するものであり、一端が抵抗Ｒ１の他端、コンデンサＣ２の一端及びＦＥＴ８のゲートに接続され、他端が信号線２＃２に接続されている。ＦＥＴ８は、ゲートが抵抗Ｒ１の他端、コンデンサＣ２の一端、抵抗Ｒ２の一端に接続され、ソースがＳＷ１０側の信号線２＃２に接続され、ドレインが負荷４側の信号線２＃２に接続されている。ＳＷ１０が電源Ｅｉのマイナスと信号線２＃２間に設けられている。電源Ｅｉのプラスが信号線２＃１に接続される。
【０００４】
図６はタイムチャートであり、ＦＥＴ８のゲート・ソース間の電圧Ｅｇｓ、コンデンサＣ２の電圧Ｅｃ２及び入力電流Ｉｉのタイムチャートを表したものである。
【０００５】
（１） ＳＷ１０がオン時
スイッチングレギュレータ６を動作させるとき、時刻ｔ１でＳＷ１０がオンされる。ＳＷ１０がオンされると、電源ＥｉよりコンデンサＣ１が充電されると共に抵抗Ｒ１とコンデンサＣ２の時定数Ｒ１×Ｃ２に従ってコンデンサＣ２が充電されて、コンデンサＣ２に充電電圧Ｅｃ２が発生する。充電電圧Ｅｃ２がＦＥＴ８のゲートに印加されて、ゲート・ソース間の電圧Ｅｇｓが徐々に上昇する。電圧Ｅｇｓが上昇すると、ＦＥＴ８のソース・ドレイン間の抵抗は、高抵抗から低抵抗へと徐々に低下する。これにより、コンデンサＣ１に流れる入力電流Ｉｉは徐々に増加させることで、突入時の大電流を制御する。
【０００６】
（２） ＳＷ１０がオフ時
時刻ｔ２でＳＷ１０をオフすると、コンデンサＣ１に充電された電圧は負荷４の動作限界まで低下する。残りの電圧はＲ１＋Ｒ２で徐々に放電される。その間のＣ２電圧はＣ１電圧に比例した電圧で徐々に放電される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の突入電流防止回路１は次のような問題点があった。図８に示すように、ＳＷ１０をオフした時、電圧Ｅｇｓは時定数Ｒ２×Ｃ２に従って低下してゆく。電圧Ｅｇｓが十分低下してＦＥＴ８がオフするまでの間に、時刻ｔ３でＳＷ１０が再びオンされることがある。例えば、電源Ｅｉの瞬断等である。この場合、ＳＷ１０がオンされた時点ではＦＥＴ８が既にオンしており、ソース・ドレイン間の抵抗が低抵抗となっているので、入力電流Ｅｉが急速に増大するため、突入電流を効果的に防止することはできない。また、電源Ｅｉの瞬断等が発生した時、ＳＷ１０がオフした場合と同様に、コンデンサＣ１に蓄積された電荷が放電すると共にコンデンサＣ２に蓄積された電荷が放電されるため、ＦＥＴ８のゲート・ソース間の電圧Ｅｇｓが十分低下してＦＥＴ８がオフする前に、電源Ｅｉが復旧した場合にも、入力電流Ｅｉが急速に増大するという問題点があった。
【０００８】
本発明は、上記を鑑みてなされたものであり、瞬断等の場合でも、突入電流を効果的に防止することのできる突入電流防止回路を提供することである。
【０００９】
【課題を解決するための手段】
図１は本発明の原理図である。図１に示すように、スイッチングレギュレータ２０は、第１コンデンサ２２及び負荷回路２４を有する。第１コンデンサ２２及び負荷回路２４は、第１信号線２６＃１及び第２信号線２６＃２に並列に接続されている。突入電流防止回路３０は、スイッチ３２、第２コンデンサ３４、放電経路遮断回路３６、放電回路３８及びトランジスタ４０を有する。
【００１０】
スイッチ３２がオンされると、第１コンデンサ２２が直流電源４２により印加されて充電されると共に、信号線２６＃１，２６＃２間の電圧が基準電圧を超えるようになり、放電経路遮断回路３６が第２コンデンサ３４への充電経路を構成することにより、第２コンデンサ３４が充電されて、徐々に電圧が上昇する。第２コンデンサ３４が充電されると、充電電圧に基づいて制御電極に印加されて、トランジスタ４０の第１電極と第２電極間が高抵抗から低抵抗へと徐々に変化する。これにより突入電流が防止される。
【００１１】
スイッチ３２がオフされると、第１コンデンサ２２に蓄積されていた電荷が負荷４を通して放電し、第１及び第２信号線２６＃１，２６＃２間の電圧が基準電圧以下になり、第１コンデンサ２２の第２信号線２６＃２側への放電経路を遮断する。第２コンデンサ２２に蓄積された電荷は放電回路３６を通して第２信号線２６＃２側に放電されて、第２コンデンサ２２の電圧が急速に低下する。トランジスタ４０の制御電極が第２コンデンサ２２の電圧に基づいて印加されることから、第１及び第２電極間の抵抗が低抵抗へと急速に変化する。よって、スイッチ３２がオフされてから短期間にオンされた時でも、トランジスタ４０がオフしていることから、突入電流を防止することができる。
【００１２】
【発明の実施の形態】
第１実施形態
図２は本発明の第１実施形態による突入電流防止回路の構成図であり、図６中の構成要素と実質的に同一の構成要素には同一の符号を附している。図２に示すように、突入電流防止回路５０は、遅延回路６０、急速放電回路６２及び放電経路遮断回路６４を含む。
【００１３】
遅延回路６０は、抵抗Ｒ１、コンデンサＣ２、及びｎチャネル型ＦＥＴ８を有する。遅延回路６０は、ＳＷ１０がオンされたとき、ＦＥＴ８のソース・ドレイン間が高抵抗から低抵抗に変化するまでの時間を遅延させ、ＦＥＴ８のドレイン電流を徐々に流すことにより突入電流を防止するためである。抵抗Ｒ１は、コンデンサＣ２を充電するときの時定数を定めるためのものであり、一方の端子が信号線２＃１に接続され、他方の端子がフォトカプラＰＣ１の入力端子に接続されている。ＦＥＴ８は、ＳＷ１０がオンしたとき、ソース・ドレイン間の抵抗を高抵抗から低抵抗へと徐々に変化させるものであり、ドレインが負荷回路４側の信号線２＃２に接続され、ソースがＳＷ１０側の信号線２＃２に接続され、ゲートが抵抗Ｒ２の一端、フォトカプラＰＣ１の受光素子の出力端子及びダイオードＤ１のアノードに接続されている。ＦＥＴ８は、ソース・ドレイン間に、ソースをアノード、ドレインをカソードとする内部ダイオードＤ２を形成する。
【００１４】
急速放電回路６２は、抵抗Ｒ２、ダイオードＤ１、ｐｎｐトランジスタＴＲ１、抵抗Ｒ３、及びコンデンサＣ２を含む。急速放電回路６２は、ＳＷ１０がオフされたとき、コンデンサＣ２に充電された電荷を急速に放電して、ゲート・ソース間の電圧Ｅｇｓを急速に低下させるためである。抵抗Ｒ２は、ＦＥＴ８のゲート・ソース間の電圧Ｅｇｓを耐圧以下にしてＦＥＴ８を保護するためのものであり、一端がダイオードＤ１のアノード、トランジスタＴＲ１のベース及びＦＥＴ８のゲートに接続され、他端がＳＷ１０とＦＥＴ８のソース間の信号線２＃２に接続されている。
【００１５】
ダイオードＤ１は、アノードがトランジスタＴＲ１のベース、ＦＥＴ８のゲート及び抵抗Ｒ２の一端に接続され、カソードがトランジスタＴＲ１のエミッタ及びコンデンサＣ２のプラス側に接続されている。トランジスタＴＲ１は、ベースがダイオードＤ１のカソード、及び抵抗Ｒ２の一端に接続され、エミッタがダイオードＤ１のカソード、コンデンサＣ２のプラスに接続され、コレクタが抵抗Ｒ３の一端に接続されている。抵抗Ｒ３は、一端がトランジスタＴＲ１のコレクタ、他端がＳＷ１０とＦＥＴ８のソース間の信号線２＃２に接続されている。
【００１６】
放電経路遮断回路６４は、コンデンサＣ１の放電ルートを遮断するために信号線２＃１，２＃２間の電圧が一定以下となるとオフして、コンデンサＣ１の放電ルートを遮断するものであり、フォトカプラＰＣ１及びツェナーダイオードＺＤ１を含む。フォトカプラＰＣ１は、発光ダイオード及び受光素子のアノードが抵抗Ｒ１の他端に接続され、発光ダイオードの出力側がツェナーダイオードＺＤ１のカソードに接続され、受光素子の出力側がダイオードＤ１のアノード、抵抗Ｒ２の一端及びＦＥＴ８のゲートに接続されている。
【００１７】
ツェナーダイオードＺＤ１は、ツェナーダイオード電圧でフォトカプラＰＣ１をオン／オフさせることにより、ＦＥＴ８がツェナーダイオード電圧の高電圧で短時間でオン／オフして、入力電圧Ｅｉの停止、復旧時に流れる電流を抑制するためのものであり、カソードが発光素子の出力側に接続され、アノードがＳＷ１０とＦＥＴ８のソース間の信号線２＃２に接続されている。
【００１８】
ＳＷ１０は、一端が電源Ｅｉのマイナスに接続され、他端が信号線２＃２に接続されている。直流電源Ｅｉは、例えば、４８Ｖ電源であり、プラス側が信号線２＃１、マイナス側がＳＷ１０に接続されている。
【００１９】
図３はタイムチャートであり、ＦＥＴ８のゲート・ソース間の電圧Ｅｇｓ、コンデンサＣ２の電圧Ｅｃ２及び入力電流Ｉｉのタイムチャートを表したものである。
【００２０】
（１） ＳＷ１０がオンの時
時刻ｔ１でＳＷ１０がオンされると、フォトカプラＰＣ１は順バイアスされ、ツェナーダイオードＺＤ１にツェナー電圧が印加されて、フォトカプラＰＣ１及びツェナーダイオードＺＤ１がオンする。フォトカプラＰＣ１がオンすると、ダイオードＤ１が順バイアスされてオンする。これにより、コンデンサＣ２が時定数Ｒ１×Ｃ２に従って充電されて、ゲート・ソース電圧Ｅｇｓが徐々に上昇して、ＦＥＴ８が高抵抗から低抵抗へと徐々に変化することにより、突入電流が防止される。
【００２１】
（２） ＳＷ１０がオフの時
時刻ｔ２でＳＷ１０がオフすると、コンデンサＣ１に蓄積された電荷が、負荷回路４やフォトカプラＰＣ１、抵抗Ｒ２及びＦＥＴ８を通して、マイナス側に放電されてコンデンサＣ１の電圧が低下する。時刻ｔ３でコンデンサＣ１の電圧がツェナー電圧以下になると、フォトカプラＰＣ１がオフして、コンデンサＣ１の放電経路が遮断される。
【００２２】
フォトカプラＰＣ１がオフして、受光素子の出力側の電圧が低下すると、ダイオードＤ１がオフし、トランジスタＴＲ１のエミッタ−ベース間が順バイアスされて、トランジスタＴＲ１がオンする。トランジスタＴＲ１がオンすると、コンデンサＣ２に蓄積されていた電荷がトランジスタＴＲ１のエミッタ、コレクタ及び抵抗Ｒ３を通して、マイナス側に放電されて、コンデンサＣ２の電圧が急速にグラウンドにまで低下する。
【００２３】
また、ＦＥＴ８のゲートに蓄積された電荷は抵抗Ｒ２を通して、放電されて、ゲート・ソース間の電圧Ｅｇｓが低下する。このとき、コンデンサＣ１からは抵抗Ｒ２を通して、放電されることがないので、コンデンサＣ２に蓄積された電荷が急速に放電して、グラウンドに低下する。尚、ダイオードＤ１がオン／オフするので、ＦＥＴ８のゲート・ソース間の電圧ｇｓとコンデンサＣ２の電圧Ｅｃ２が概ね等しくなる。
【００２４】
（３） ＳＷ１０再オンの時
時刻ｔ４でＳＷ１０がオフされてから短期間に再オンされたとき、ＦＥＴ８のゲート・ソース間の電圧Ｅｇｓがグラウンドに低下しているので、（１）と同様に動作して突入電流が防止される。
【００２５】
（４） 電源電圧Ｅｉが低下した時
電源電圧Ｅｉが瞬断等により低下すると、コンデンサＣ１に蓄積された電荷がから負荷回路６や放電回路遮断回路６４を通して放電が開始されるが、信号線２＃１の電圧がツェナー電圧よりも低下して、フォトカプラＰＣ１がオフすると、コンデンサＣ１からの放電回路遮断回路６４を通した放電経路が遮断されて、（２）と同様に、コンデンサＣ２に蓄積された電荷が急速に放電されて、ＦＥＴ８のゲート・ソース間の電圧Ｅｇｓが急速に低下して、ＦＥＴ８がオフして、高抵抗となる。
【００２６】
（５） 電源電圧Ｅｉが復旧した時
電源電圧Ｅｉが瞬断等より復旧すると、（３）と同様に、復旧した時点では、ＦＥＴ８がオフして、高抵抗となっているので、ＦＥＴ８が高抵抗から低抵抗へと徐々に変化するので突入電流が防止される。
【００２７】
第２実施形態
図４は本発明の第２実施形態による突入電流防止回路の構成図であり、図２中の構成要素と実質的に同一の構成要素には同一の符号を附している。図４に示すように、突入電流防止回路１００は、ダイオードＤ４及びｎチャネルＦＥＴ１０２からなる保護回路１０１が追加されている。保護回路１０１は、極性を逆にして電源Ｅｉが接続されたときに部品を保護するためである。ダイオードＤ４は、アノードがツェナーダイオードＺＤ１のアノードに接続され、カソードがＳＷ１０側の信号線２＃２に接続されている。ＦＥＴ１０２は、ＦＥＴ８と実質的に同一のものであり、ゲートがフォトカプラＰＣ１の受光素子の出力側に接続され、ドレインがＳＷ１０側の信号線２＃２に接続され、ソースがＦＥＴ８のソースに接続されている。ＦＥＴ１０２は、アノードがＦＥＴ８の内部ダイオードＤ２のアノードに接続され、カソードがＳＷ１０側の信号線２＃２に接続された内部ダイオードＤ３を形成する。
【００２８】
（１） ＳＷ１０がオン時
ＳＷ１０がオンされると、フォトカプラＰＣ１は順バイアスされて、オンする。フォトカプラＰＣ１がオンすると、ダイオードＤ４が順バイアスされて、オンすることにより、コンデンサＣ２が時定数Ｒ１×Ｃ２に従って充電されて、ＦＥＴ８のゲート・ソース電圧Ｅｇｓが徐々に上昇して、ＦＥＴ８が高抵抗から低抵抗へと徐々に変化することにより、突入電流が防止される。ＦＥＴ１０２は、ＦＥＴ８と同様にゲート・ソース電圧Ｅｇｓが上昇して、オンする。
【００２９】
（２） ＳＷ１０がオフ時
この時の動作は、第１実施形態の（２）の場合と同様である。
【００３０】
（３） 電源電圧Ｅｉが低下した時
この時の動作は、第１実施形態の（３）と同様である。
【００３１】
（４） 電源電圧Ｅｉが復旧した時
この時の動作は、第１実施形態の（４）と同様である。
【００３２】
（５） 電源Ｅｉの極性が逆にして接続された時
電源Ｅｉの極性が逆にして接続された時、ＦＥＴ１０２のドレイン側に最大電圧が印加されるため、ＦＥＴ１０２のゲート・ソース間の電圧は閾値電圧を超えることがないためオフしたままである。また、内部ダイオードＤ４は逆バイアスされているので、オフしたままであり、負荷回路４側に逆バイアスされることがないので、負荷回路４の部品等を保護できる。尚、ＦＥＴ１０２が無い場合は、ＦＥＴ８の内部ダイオードＤ２が順バイアスされてオンするので、負荷回路４側に逆バイアスされて、部品等を損傷する恐れがある。更に、ダイオードＤ４は、逆バイアスされるので、オフしたままであり、フォトカプラＰＣ１側に逆バイアスされることがない。
【００３３】
【発明の効果】
以上説明した本発明によれば、スイッチがオフされると、第１コンデンサからの放電経路が遮断されて、急速に第２コンデンサの電荷が放電されので、再スイッチオン時や電源の瞬断時に入力電流の突入電流が小さくなることから他装置への影響を小さくすることができる。また、コンデンサやＦＥＴ等の電気部品への電流ストレスの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明の第１実施形態による突入電流防止回路の構成図である。
【図３】図２のタイムチャートである。
【図４】本発明の第２実施形態による突入電流防止回路の構成図である。
【図５】従来の突入電流防止回路の構成図である。
【図６】図５のタイムチャートである。
【符号の説明】
２０ スイッチングレギュレータ
２２ 第１コンデンサ
２４ 負荷回路
２６＃１ 第１信号線
２６＃２ 第２信号線
２８ 放電回路
３２ スイッチ
３４ 第２コンデンサ
３６ 放電経路遮断回路
３８ 放電回路
４０ トランジスタ
４２ 電源
【発明の属する技術分野】
本発明は、スイッチングレギュレータの突入電流防止回路に関する。
【０００２】
【従来の技術】
スイッチングレギュレータへの電源投入時に流れる入力電流が急激に増大して回路が破損させたり、突入電流による電圧低下で他装置を不安定にさせる原因を防止するべく突入電流防止回路が設けられている。図５は従来の突入電流防止回路の構成図である。図５に示すように、突入電流防止回路１は、抵抗Ｒ１，Ｒ２、コンデンサＣ２及びＦＥＴ８を有する。信号線２＃１，２＃２間に並列にコンデンサＣ１及び負荷４が接続されている。コンデンサＣ１は平滑化のためのものである。抵抗Ｒ１は、一端が信号線２＃１に接続され、他端がコンデンサＣ２及び抵抗Ｒ２の一端並びにｎチャネル型ＦＥＴ８のゲートに接続されている。コンデンサＣ２は、一端が抵抗Ｒ１の他端、抵抗Ｒ２の一端、ＧＥＴ８のゲートに接続され、他端が信号線２＃２に接続されている。
【０００３】
抵抗Ｒ２は、ＦＥＴ８のゲート・ソース間の電圧を耐圧以下に保護するものであり、一端が抵抗Ｒ１の他端、コンデンサＣ２の一端及びＦＥＴ８のゲートに接続され、他端が信号線２＃２に接続されている。ＦＥＴ８は、ゲートが抵抗Ｒ１の他端、コンデンサＣ２の一端、抵抗Ｒ２の一端に接続され、ソースがＳＷ１０側の信号線２＃２に接続され、ドレインが負荷４側の信号線２＃２に接続されている。ＳＷ１０が電源Ｅｉのマイナスと信号線２＃２間に設けられている。電源Ｅｉのプラスが信号線２＃１に接続される。
【０００４】
図６はタイムチャートであり、ＦＥＴ８のゲート・ソース間の電圧Ｅｇｓ、コンデンサＣ２の電圧Ｅｃ２及び入力電流Ｉｉのタイムチャートを表したものである。
【０００５】
（１） ＳＷ１０がオン時
スイッチングレギュレータ６を動作させるとき、時刻ｔ１でＳＷ１０がオンされる。ＳＷ１０がオンされると、電源ＥｉよりコンデンサＣ１が充電されると共に抵抗Ｒ１とコンデンサＣ２の時定数Ｒ１×Ｃ２に従ってコンデンサＣ２が充電されて、コンデンサＣ２に充電電圧Ｅｃ２が発生する。充電電圧Ｅｃ２がＦＥＴ８のゲートに印加されて、ゲート・ソース間の電圧Ｅｇｓが徐々に上昇する。電圧Ｅｇｓが上昇すると、ＦＥＴ８のソース・ドレイン間の抵抗は、高抵抗から低抵抗へと徐々に低下する。これにより、コンデンサＣ１に流れる入力電流Ｉｉは徐々に増加させることで、突入時の大電流を制御する。
【０００６】
（２） ＳＷ１０がオフ時
時刻ｔ２でＳＷ１０をオフすると、コンデンサＣ１に充電された電圧は負荷４の動作限界まで低下する。残りの電圧はＲ１＋Ｒ２で徐々に放電される。その間のＣ２電圧はＣ１電圧に比例した電圧で徐々に放電される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の突入電流防止回路１は次のような問題点があった。図８に示すように、ＳＷ１０をオフした時、電圧Ｅｇｓは時定数Ｒ２×Ｃ２に従って低下してゆく。電圧Ｅｇｓが十分低下してＦＥＴ８がオフするまでの間に、時刻ｔ３でＳＷ１０が再びオンされることがある。例えば、電源Ｅｉの瞬断等である。この場合、ＳＷ１０がオンされた時点ではＦＥＴ８が既にオンしており、ソース・ドレイン間の抵抗が低抵抗となっているので、入力電流Ｅｉが急速に増大するため、突入電流を効果的に防止することはできない。また、電源Ｅｉの瞬断等が発生した時、ＳＷ１０がオフした場合と同様に、コンデンサＣ１に蓄積された電荷が放電すると共にコンデンサＣ２に蓄積された電荷が放電されるため、ＦＥＴ８のゲート・ソース間の電圧Ｅｇｓが十分低下してＦＥＴ８がオフする前に、電源Ｅｉが復旧した場合にも、入力電流Ｅｉが急速に増大するという問題点があった。
【０００８】
本発明は、上記を鑑みてなされたものであり、瞬断等の場合でも、突入電流を効果的に防止することのできる突入電流防止回路を提供することである。
【０００９】
【課題を解決するための手段】
図１は本発明の原理図である。図１に示すように、スイッチングレギュレータ２０は、第１コンデンサ２２及び負荷回路２４を有する。第１コンデンサ２２及び負荷回路２４は、第１信号線２６＃１及び第２信号線２６＃２に並列に接続されている。突入電流防止回路３０は、スイッチ３２、第２コンデンサ３４、放電経路遮断回路３６、放電回路３８及びトランジスタ４０を有する。
【００１０】
スイッチ３２がオンされると、第１コンデンサ２２が直流電源４２により印加されて充電されると共に、信号線２６＃１，２６＃２間の電圧が基準電圧を超えるようになり、放電経路遮断回路３６が第２コンデンサ３４への充電経路を構成することにより、第２コンデンサ３４が充電されて、徐々に電圧が上昇する。第２コンデンサ３４が充電されると、充電電圧に基づいて制御電極に印加されて、トランジスタ４０の第１電極と第２電極間が高抵抗から低抵抗へと徐々に変化する。これにより突入電流が防止される。
【００１１】
スイッチ３２がオフされると、第１コンデンサ２２に蓄積されていた電荷が負荷４を通して放電し、第１及び第２信号線２６＃１，２６＃２間の電圧が基準電圧以下になり、第１コンデンサ２２の第２信号線２６＃２側への放電経路を遮断する。第２コンデンサ２２に蓄積された電荷は放電回路３６を通して第２信号線２６＃２側に放電されて、第２コンデンサ２２の電圧が急速に低下する。トランジスタ４０の制御電極が第２コンデンサ２２の電圧に基づいて印加されることから、第１及び第２電極間の抵抗が低抵抗へと急速に変化する。よって、スイッチ３２がオフされてから短期間にオンされた時でも、トランジスタ４０がオフしていることから、突入電流を防止することができる。
【００１２】
【発明の実施の形態】
第１実施形態
図２は本発明の第１実施形態による突入電流防止回路の構成図であり、図６中の構成要素と実質的に同一の構成要素には同一の符号を附している。図２に示すように、突入電流防止回路５０は、遅延回路６０、急速放電回路６２及び放電経路遮断回路６４を含む。
【００１３】
遅延回路６０は、抵抗Ｒ１、コンデンサＣ２、及びｎチャネル型ＦＥＴ８を有する。遅延回路６０は、ＳＷ１０がオンされたとき、ＦＥＴ８のソース・ドレイン間が高抵抗から低抵抗に変化するまでの時間を遅延させ、ＦＥＴ８のドレイン電流を徐々に流すことにより突入電流を防止するためである。抵抗Ｒ１は、コンデンサＣ２を充電するときの時定数を定めるためのものであり、一方の端子が信号線２＃１に接続され、他方の端子がフォトカプラＰＣ１の入力端子に接続されている。ＦＥＴ８は、ＳＷ１０がオンしたとき、ソース・ドレイン間の抵抗を高抵抗から低抵抗へと徐々に変化させるものであり、ドレインが負荷回路４側の信号線２＃２に接続され、ソースがＳＷ１０側の信号線２＃２に接続され、ゲートが抵抗Ｒ２の一端、フォトカプラＰＣ１の受光素子の出力端子及びダイオードＤ１のアノードに接続されている。ＦＥＴ８は、ソース・ドレイン間に、ソースをアノード、ドレインをカソードとする内部ダイオードＤ２を形成する。
【００１４】
急速放電回路６２は、抵抗Ｒ２、ダイオードＤ１、ｐｎｐトランジスタＴＲ１、抵抗Ｒ３、及びコンデンサＣ２を含む。急速放電回路６２は、ＳＷ１０がオフされたとき、コンデンサＣ２に充電された電荷を急速に放電して、ゲート・ソース間の電圧Ｅｇｓを急速に低下させるためである。抵抗Ｒ２は、ＦＥＴ８のゲート・ソース間の電圧Ｅｇｓを耐圧以下にしてＦＥＴ８を保護するためのものであり、一端がダイオードＤ１のアノード、トランジスタＴＲ１のベース及びＦＥＴ８のゲートに接続され、他端がＳＷ１０とＦＥＴ８のソース間の信号線２＃２に接続されている。
【００１５】
ダイオードＤ１は、アノードがトランジスタＴＲ１のベース、ＦＥＴ８のゲート及び抵抗Ｒ２の一端に接続され、カソードがトランジスタＴＲ１のエミッタ及びコンデンサＣ２のプラス側に接続されている。トランジスタＴＲ１は、ベースがダイオードＤ１のカソード、及び抵抗Ｒ２の一端に接続され、エミッタがダイオードＤ１のカソード、コンデンサＣ２のプラスに接続され、コレクタが抵抗Ｒ３の一端に接続されている。抵抗Ｒ３は、一端がトランジスタＴＲ１のコレクタ、他端がＳＷ１０とＦＥＴ８のソース間の信号線２＃２に接続されている。
【００１６】
放電経路遮断回路６４は、コンデンサＣ１の放電ルートを遮断するために信号線２＃１，２＃２間の電圧が一定以下となるとオフして、コンデンサＣ１の放電ルートを遮断するものであり、フォトカプラＰＣ１及びツェナーダイオードＺＤ１を含む。フォトカプラＰＣ１は、発光ダイオード及び受光素子のアノードが抵抗Ｒ１の他端に接続され、発光ダイオードの出力側がツェナーダイオードＺＤ１のカソードに接続され、受光素子の出力側がダイオードＤ１のアノード、抵抗Ｒ２の一端及びＦＥＴ８のゲートに接続されている。
【００１７】
ツェナーダイオードＺＤ１は、ツェナーダイオード電圧でフォトカプラＰＣ１をオン／オフさせることにより、ＦＥＴ８がツェナーダイオード電圧の高電圧で短時間でオン／オフして、入力電圧Ｅｉの停止、復旧時に流れる電流を抑制するためのものであり、カソードが発光素子の出力側に接続され、アノードがＳＷ１０とＦＥＴ８のソース間の信号線２＃２に接続されている。
【００１８】
ＳＷ１０は、一端が電源Ｅｉのマイナスに接続され、他端が信号線２＃２に接続されている。直流電源Ｅｉは、例えば、４８Ｖ電源であり、プラス側が信号線２＃１、マイナス側がＳＷ１０に接続されている。
【００１９】
図３はタイムチャートであり、ＦＥＴ８のゲート・ソース間の電圧Ｅｇｓ、コンデンサＣ２の電圧Ｅｃ２及び入力電流Ｉｉのタイムチャートを表したものである。
【００２０】
（１） ＳＷ１０がオンの時
時刻ｔ１でＳＷ１０がオンされると、フォトカプラＰＣ１は順バイアスされ、ツェナーダイオードＺＤ１にツェナー電圧が印加されて、フォトカプラＰＣ１及びツェナーダイオードＺＤ１がオンする。フォトカプラＰＣ１がオンすると、ダイオードＤ１が順バイアスされてオンする。これにより、コンデンサＣ２が時定数Ｒ１×Ｃ２に従って充電されて、ゲート・ソース電圧Ｅｇｓが徐々に上昇して、ＦＥＴ８が高抵抗から低抵抗へと徐々に変化することにより、突入電流が防止される。
【００２１】
（２） ＳＷ１０がオフの時
時刻ｔ２でＳＷ１０がオフすると、コンデンサＣ１に蓄積された電荷が、負荷回路４やフォトカプラＰＣ１、抵抗Ｒ２及びＦＥＴ８を通して、マイナス側に放電されてコンデンサＣ１の電圧が低下する。時刻ｔ３でコンデンサＣ１の電圧がツェナー電圧以下になると、フォトカプラＰＣ１がオフして、コンデンサＣ１の放電経路が遮断される。
【００２２】
フォトカプラＰＣ１がオフして、受光素子の出力側の電圧が低下すると、ダイオードＤ１がオフし、トランジスタＴＲ１のエミッタ−ベース間が順バイアスされて、トランジスタＴＲ１がオンする。トランジスタＴＲ１がオンすると、コンデンサＣ２に蓄積されていた電荷がトランジスタＴＲ１のエミッタ、コレクタ及び抵抗Ｒ３を通して、マイナス側に放電されて、コンデンサＣ２の電圧が急速にグラウンドにまで低下する。
【００２３】
また、ＦＥＴ８のゲートに蓄積された電荷は抵抗Ｒ２を通して、放電されて、ゲート・ソース間の電圧Ｅｇｓが低下する。このとき、コンデンサＣ１からは抵抗Ｒ２を通して、放電されることがないので、コンデンサＣ２に蓄積された電荷が急速に放電して、グラウンドに低下する。尚、ダイオードＤ１がオン／オフするので、ＦＥＴ８のゲート・ソース間の電圧ｇｓとコンデンサＣ２の電圧Ｅｃ２が概ね等しくなる。
【００２４】
（３） ＳＷ１０再オンの時
時刻ｔ４でＳＷ１０がオフされてから短期間に再オンされたとき、ＦＥＴ８のゲート・ソース間の電圧Ｅｇｓがグラウンドに低下しているので、（１）と同様に動作して突入電流が防止される。
【００２５】
（４） 電源電圧Ｅｉが低下した時
電源電圧Ｅｉが瞬断等により低下すると、コンデンサＣ１に蓄積された電荷がから負荷回路６や放電回路遮断回路６４を通して放電が開始されるが、信号線２＃１の電圧がツェナー電圧よりも低下して、フォトカプラＰＣ１がオフすると、コンデンサＣ１からの放電回路遮断回路６４を通した放電経路が遮断されて、（２）と同様に、コンデンサＣ２に蓄積された電荷が急速に放電されて、ＦＥＴ８のゲート・ソース間の電圧Ｅｇｓが急速に低下して、ＦＥＴ８がオフして、高抵抗となる。
【００２６】
（５） 電源電圧Ｅｉが復旧した時
電源電圧Ｅｉが瞬断等より復旧すると、（３）と同様に、復旧した時点では、ＦＥＴ８がオフして、高抵抗となっているので、ＦＥＴ８が高抵抗から低抵抗へと徐々に変化するので突入電流が防止される。
【００２７】
第２実施形態
図４は本発明の第２実施形態による突入電流防止回路の構成図であり、図２中の構成要素と実質的に同一の構成要素には同一の符号を附している。図４に示すように、突入電流防止回路１００は、ダイオードＤ４及びｎチャネルＦＥＴ１０２からなる保護回路１０１が追加されている。保護回路１０１は、極性を逆にして電源Ｅｉが接続されたときに部品を保護するためである。ダイオードＤ４は、アノードがツェナーダイオードＺＤ１のアノードに接続され、カソードがＳＷ１０側の信号線２＃２に接続されている。ＦＥＴ１０２は、ＦＥＴ８と実質的に同一のものであり、ゲートがフォトカプラＰＣ１の受光素子の出力側に接続され、ドレインがＳＷ１０側の信号線２＃２に接続され、ソースがＦＥＴ８のソースに接続されている。ＦＥＴ１０２は、アノードがＦＥＴ８の内部ダイオードＤ２のアノードに接続され、カソードがＳＷ１０側の信号線２＃２に接続された内部ダイオードＤ３を形成する。
【００２８】
（１） ＳＷ１０がオン時
ＳＷ１０がオンされると、フォトカプラＰＣ１は順バイアスされて、オンする。フォトカプラＰＣ１がオンすると、ダイオードＤ４が順バイアスされて、オンすることにより、コンデンサＣ２が時定数Ｒ１×Ｃ２に従って充電されて、ＦＥＴ８のゲート・ソース電圧Ｅｇｓが徐々に上昇して、ＦＥＴ８が高抵抗から低抵抗へと徐々に変化することにより、突入電流が防止される。ＦＥＴ１０２は、ＦＥＴ８と同様にゲート・ソース電圧Ｅｇｓが上昇して、オンする。
【００２９】
（２） ＳＷ１０がオフ時
この時の動作は、第１実施形態の（２）の場合と同様である。
【００３０】
（３） 電源電圧Ｅｉが低下した時
この時の動作は、第１実施形態の（３）と同様である。
【００３１】
（４） 電源電圧Ｅｉが復旧した時
この時の動作は、第１実施形態の（４）と同様である。
【００３２】
（５） 電源Ｅｉの極性が逆にして接続された時
電源Ｅｉの極性が逆にして接続された時、ＦＥＴ１０２のドレイン側に最大電圧が印加されるため、ＦＥＴ１０２のゲート・ソース間の電圧は閾値電圧を超えることがないためオフしたままである。また、内部ダイオードＤ４は逆バイアスされているので、オフしたままであり、負荷回路４側に逆バイアスされることがないので、負荷回路４の部品等を保護できる。尚、ＦＥＴ１０２が無い場合は、ＦＥＴ８の内部ダイオードＤ２が順バイアスされてオンするので、負荷回路４側に逆バイアスされて、部品等を損傷する恐れがある。更に、ダイオードＤ４は、逆バイアスされるので、オフしたままであり、フォトカプラＰＣ１側に逆バイアスされることがない。
【００３３】
【発明の効果】
以上説明した本発明によれば、スイッチがオフされると、第１コンデンサからの放電経路が遮断されて、急速に第２コンデンサの電荷が放電されので、再スイッチオン時や電源の瞬断時に入力電流の突入電流が小さくなることから他装置への影響を小さくすることができる。また、コンデンサやＦＥＴ等の電気部品への電流ストレスの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明の第１実施形態による突入電流防止回路の構成図である。
【図３】図２のタイムチャートである。
【図４】本発明の第２実施形態による突入電流防止回路の構成図である。
【図５】従来の突入電流防止回路の構成図である。
【図６】図５のタイムチャートである。
【符号の説明】
２０ スイッチングレギュレータ
２２ 第１コンデンサ
２４ 負荷回路
２６＃１ 第１信号線
２６＃２ 第２信号線
２８ 放電回路
３２ スイッチ
３４ 第２コンデンサ
３６ 放電経路遮断回路
３８ 放電回路
４０ トランジスタ
４２ 電源
Claims (3)
- 第１及び第２信号線に並列接続された第１コンザンサ及び負荷回路を有する回路方式の突入電流防止回路において、
直流電源の片方の電極と前記第２信号線間の接続をオン／オフするスイッチと、
前記第１及び第２信号線間に設けられた第２コンデンサと、
前記第１及び第２信号線間に設けられ、前記第１及び第２信号線間の電圧が基準電圧以下になると前記第１コンデンサの前記第２信号線側への放電経路を遮断し、前記基準電圧を超えると前記第２コンデンサへの充電経路を形成する放電経路遮断回路と、
前記第２コンデンサに蓄積された電荷の放電経路を形成する放電回路と、
前記第２コンデンサの充電電圧に基づいて制御電極が印加され、前記第２信号線に接続された第１及び第２電極間の抵抗値が変化する第１トランジスタ、
を具備したことを特徴とする突入電防止回路。 - 前記放電経路遮断回路は、フォトカプラとツェナーダイオードで構成され、ツェナーダイオード電圧以上の電圧が印加されると、前記フォトカプラを動作させ前記第２コンデンサの充電により前記第１トランジスタを制御させることを特徴とする請求項１記載の突入電流防止回路。
- 前記第２信号線を遮断制御する前記第１トランジスタと同様に前記第２信号線を遮断する第２トランジスタを第１トランジスタと逆向きにして接続し、第１及び第２トランジスタのゲートは前記フォトカプラの出力に接続した構成であり、入力電源を誤って逆接続しても装置を保護することを特徴とする請求項２記載の突入電流防止回路。
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-
2002
- 2002-07-10 JP JP2002201893A patent/JP2004048888A/ja active Pending
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