JPH1141078A - 半導体装置並びにｐｗｍインバータのデッドタイム短縮方法及び装置 - Google Patents
半導体装置並びにｐｗｍインバータのデッドタイム短縮方法及び装置Info
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- JPH1141078A JPH1141078A JP9191114A JP19111497A JPH1141078A JP H1141078 A JPH1141078 A JP H1141078A JP 9191114 A JP9191114 A JP 9191114A JP 19111497 A JP19111497 A JP 19111497A JP H1141078 A JPH1141078 A JP H1141078A
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Abstract
(57)【要約】
【課題】 上下アーム構造のＰＷＭインバータにおいて
デッドタイムを極力短かくして、インバータ出力の低電
力領域での制御精度とリニアリティを向上させる。ま
た、モータのＰＷＭ制御では低速度での制御安定性を向
上させる。 【解決手段】 上下アーム構造のＰＷＭインバータにお
いて、各出力スイッチング素子に当該スイッチング素子
のオフ状態検出手段を設けると共に、各出力スイッチン
グ素子の入力側に対応する反対側アームのオフ状態検出
手段から出力されるオフ状態検出信号をフィードバック
して、当該出力スイッチング素子のターンオン信号を生
成するゲート手段を設けるようにした。
デッドタイムを極力短かくして、インバータ出力の低電
力領域での制御精度とリニアリティを向上させる。ま
た、モータのＰＷＭ制御では低速度での制御安定性を向
上させる。 【解決手段】 上下アーム構造のＰＷＭインバータにお
いて、各出力スイッチング素子に当該スイッチング素子
のオフ状態検出手段を設けると共に、各出力スイッチン
グ素子の入力側に対応する反対側アームのオフ状態検出
手段から出力されるオフ状態検出信号をフィードバック
して、当該出力スイッチング素子のターンオン信号を生
成するゲート手段を設けるようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、電力スイッチン
グ用半導体装置の改良に関する。また、この発明は上下
アーム構造のＰＷＭインバータにおいてインバータの効
率が低下する低電流・低電圧／低電力領域の制御精度、
安定性を著しく向上させるのに有効なデッドタイム短縮
方法及び装置に関する。
グ用半導体装置の改良に関する。また、この発明は上下
アーム構造のＰＷＭインバータにおいてインバータの効
率が低下する低電流・低電圧／低電力領域の制御精度、
安定性を著しく向上させるのに有効なデッドタイム短縮
方法及び装置に関する。
【０００２】
【従来の技術】従来、モータ駆動やオーディオ装置（Ｄ
級パワーアンプ）等において使用される上下アーム構造
のＰＷＭインバータでは、直流１００Ｖ〜４００Ｖの電
源に半導体のスイッチング素子（トランジスタ、ＦＥ
Ｔ、ＩＧＢＴ等の半導体素子）を２個１組で直列接続
し、これらのスイッチング素子の導通時間をオン・オフ
制御して所望の電圧又は電流を生成するようになってい
る。しかしながら、直列接続されたスイッチング素子が
同時にオン状態になると２個１組のスイッチング素子に
より直流電源が短絡された状態となり、スイッチング素
子は過大電流で破壊される。ところで、半導体スイッチ
ング素子は一般にオンオフの制御信号を印加してから実
際のスイッチ動作が開始するまで、各素子毎に固有の時
間を持っており、実際のスイッチング素子の動作は、オ
ン動作がオフ動作より速く駆動回路の動作時間も各駆動
回路毎に固有のばらつき期間があるので、遅れ期間（デ
ッドタイム）なしに上下一方のスイッチング素子をオフ
すると同時に他方のスイッチング素子をオンすると、瞬
時短絡を生ずることが一般に知られている。この短絡現
象を防止するためスイッチング素子の駆動回路には、予
め各素子／回路の動作遅れ時間の最大ばらつき期間を考
慮し、上下１組のスイッチング素子が共にオフ状態とな
る３〜６μｓｅｃのデッドタイム（休止時間）が無条
件、固定的に設定されていた。すなわち、従来の無条
件、固定的デッドタイム設定方法及び装置では、スイッ
チング素子の動作時間のばらつきや使用温度条件の変動
を考慮して、十分に長いデッドタイムを設定しなければ
ならず、必然的にリニア制御が低電力制御領域でできな
い根本原因となっていた。
級パワーアンプ）等において使用される上下アーム構造
のＰＷＭインバータでは、直流１００Ｖ〜４００Ｖの電
源に半導体のスイッチング素子（トランジスタ、ＦＥ
Ｔ、ＩＧＢＴ等の半導体素子）を２個１組で直列接続
し、これらのスイッチング素子の導通時間をオン・オフ
制御して所望の電圧又は電流を生成するようになってい
る。しかしながら、直列接続されたスイッチング素子が
同時にオン状態になると２個１組のスイッチング素子に
より直流電源が短絡された状態となり、スイッチング素
子は過大電流で破壊される。ところで、半導体スイッチ
ング素子は一般にオンオフの制御信号を印加してから実
際のスイッチ動作が開始するまで、各素子毎に固有の時
間を持っており、実際のスイッチング素子の動作は、オ
ン動作がオフ動作より速く駆動回路の動作時間も各駆動
回路毎に固有のばらつき期間があるので、遅れ期間（デ
ッドタイム）なしに上下一方のスイッチング素子をオフ
すると同時に他方のスイッチング素子をオンすると、瞬
時短絡を生ずることが一般に知られている。この短絡現
象を防止するためスイッチング素子の駆動回路には、予
め各素子／回路の動作遅れ時間の最大ばらつき期間を考
慮し、上下１組のスイッチング素子が共にオフ状態とな
る３〜６μｓｅｃのデッドタイム（休止時間）が無条
件、固定的に設定されていた。すなわち、従来の無条
件、固定的デッドタイム設定方法及び装置では、スイッ
チング素子の動作時間のばらつきや使用温度条件の変動
を考慮して、十分に長いデッドタイムを設定しなければ
ならず、必然的にリニア制御が低電力制御領域でできな
い根本原因となっていた。
【０００３】
【発明が解決しようとする課題】従来の設計法では上述
のデッドタイムは、基本的にスイッチング素子のオフス
イッチング時間の最大値（ｔｏｆｆｍａｘ）より長く設
定することが推奨され、尚かつ無条件固定的であった。
このため微小出力制御を行う場合、微小時間差でスイッ
チング素子をオンオフ制御する必要があるが、上述のデ
ッドタイム期間内のパルス幅変調された信号ではデッド
タイム期間内に吸収されてしまうので、制御不能状態と
なり微小出力制御状態では非線形運転状態となってい
た。また、非線形制御のため、出力回路に不要な高周波
ノイズを出力するという問題点もあった。この発明は上
述のような事情に鑑みてなされたものであり、この発明
の目的は各出力スイッチング素子のオンオフ状態を直
接、又は間接的に検出したら直ちに反対側アームのゲー
ト入力側にフィードバックし、いわゆるデッドタイム期
間を限りなく０に近づけて微小出力制御状態でも線形制
御の可能な装置及び制御方法を提供することにある。
のデッドタイムは、基本的にスイッチング素子のオフス
イッチング時間の最大値（ｔｏｆｆｍａｘ）より長く設
定することが推奨され、尚かつ無条件固定的であった。
このため微小出力制御を行う場合、微小時間差でスイッ
チング素子をオンオフ制御する必要があるが、上述のデ
ッドタイム期間内のパルス幅変調された信号ではデッド
タイム期間内に吸収されてしまうので、制御不能状態と
なり微小出力制御状態では非線形運転状態となってい
た。また、非線形制御のため、出力回路に不要な高周波
ノイズを出力するという問題点もあった。この発明は上
述のような事情に鑑みてなされたものであり、この発明
の目的は各出力スイッチング素子のオンオフ状態を直
接、又は間接的に検出したら直ちに反対側アームのゲー
ト入力側にフィードバックし、いわゆるデッドタイム期
間を限りなく０に近づけて微小出力制御状態でも線形制
御の可能な装置及び制御方法を提供することにある。
【０００４】
【課題を解決するための手段】この発明は、上下アーム
構造のＰＷＭインバータのデッドタイム短縮装置に関
し、この発明の上記目的は、各出力スイッチング素子に
当該スイッチング素子のオフ状態検出手段を設けると共
に、各出力スイッチング素子の入力側に対応する反対側
アームのオフ状態検出手段から出力されるオフ状態検出
信号をフィードバックして、当該出力スイッチング素子
のターンオン信号を生成するゲート手段を設けることに
よって達成される。また、この発明は、上下アーム構造
のＰＷＭインバータのデッドタイム短縮方法にも関し、
この発明の上記目的は、各出力スイッチング素子のオン
オフ状態を判定するステップと、当該出力スイッチング
素子のオフ状態信号を対応する反対側アームのゲート入
力側に伝送するステップと、対応する反対側アームのゲ
ート入力側では相手出力スイッチング素子のオフ状態検
出後直ちに当該出力スイッチング素子のターンオン信号
を出力するステップとを設けることによっても達成され
る。更にまた、この発明は電力スイッチング用半導体装
置にも関し、この発明の上記目的は各出力スイッチング
素子のオンオフ状態を判定して外部へ出力するオフ状態
検出手段を各出力スイッチング素子毎に並設することに
よって達成される。
構造のＰＷＭインバータのデッドタイム短縮装置に関
し、この発明の上記目的は、各出力スイッチング素子に
当該スイッチング素子のオフ状態検出手段を設けると共
に、各出力スイッチング素子の入力側に対応する反対側
アームのオフ状態検出手段から出力されるオフ状態検出
信号をフィードバックして、当該出力スイッチング素子
のターンオン信号を生成するゲート手段を設けることに
よって達成される。また、この発明は、上下アーム構造
のＰＷＭインバータのデッドタイム短縮方法にも関し、
この発明の上記目的は、各出力スイッチング素子のオン
オフ状態を判定するステップと、当該出力スイッチング
素子のオフ状態信号を対応する反対側アームのゲート入
力側に伝送するステップと、対応する反対側アームのゲ
ート入力側では相手出力スイッチング素子のオフ状態検
出後直ちに当該出力スイッチング素子のターンオン信号
を出力するステップとを設けることによっても達成され
る。更にまた、この発明は電力スイッチング用半導体装
置にも関し、この発明の上記目的は各出力スイッチング
素子のオンオフ状態を判定して外部へ出力するオフ状態
検出手段を各出力スイッチング素子毎に並設することに
よって達成される。
【０００５】
【発明の実施の形態】以下、この発明の好適な実施例を
図面を用いて説明する。図１はこの発明の動作原理を説
明するための機能的ブロック図であり、負荷Ｌ１及び電
源Ｅ１、Ｅ２に対し上下アーム構造のスイッチング素子
Ｑ１、Ｄ１及びＱ２、Ｄ２が直列に接続され、これらの
スイッチング素子Ｑ１、Ｑ２を駆動するためのＰＷＭ信
号ａはゲートＧ１及びＧ２の一方の入力端に接続され、
その出力ｂ，ｃはそれぞれゲートドライブ回路ＤＲＶ１
及びＤＲＶ２を介してスイッチング素子Ｑ１及びＱ２を
ドライブするようになっている。また、スイッチング素
子Ｑ１のゲート信号ｄ又は出力信号ｑ１がオフ状態検出
手段ＤＥＴ１に入力され、その出力ｅがホトカプラ、パ
ルストランス等の信号伝送手段ＴＲ１を介して反対側ア
ームのゲートＧ２の他方の入力端に接続されると共に、
スイッチング素子Ｑ２のゲート信号ｇ又は出力信号ｑ２
がオフ状態検出手段ＤＥＴ２に入力され、その出力ｈが
信号伝送手段ＴＲ２を介して反対側アームのゲートＧ１
の他方の入力端に接続されるようになっている。
図面を用いて説明する。図１はこの発明の動作原理を説
明するための機能的ブロック図であり、負荷Ｌ１及び電
源Ｅ１、Ｅ２に対し上下アーム構造のスイッチング素子
Ｑ１、Ｄ１及びＱ２、Ｄ２が直列に接続され、これらの
スイッチング素子Ｑ１、Ｑ２を駆動するためのＰＷＭ信
号ａはゲートＧ１及びＧ２の一方の入力端に接続され、
その出力ｂ，ｃはそれぞれゲートドライブ回路ＤＲＶ１
及びＤＲＶ２を介してスイッチング素子Ｑ１及びＱ２を
ドライブするようになっている。また、スイッチング素
子Ｑ１のゲート信号ｄ又は出力信号ｑ１がオフ状態検出
手段ＤＥＴ１に入力され、その出力ｅがホトカプラ、パ
ルストランス等の信号伝送手段ＴＲ１を介して反対側ア
ームのゲートＧ２の他方の入力端に接続されると共に、
スイッチング素子Ｑ２のゲート信号ｇ又は出力信号ｑ２
がオフ状態検出手段ＤＥＴ２に入力され、その出力ｈが
信号伝送手段ＴＲ２を介して反対側アームのゲートＧ１
の他方の入力端に接続されるようになっている。
【０００６】かかる構成において、その動作を図２のタ
イムチャートを参照して説明すると、先ず、ＰＷＭ信号
ａが時点ｔａ１においてハイレベルになると、ゲートＧ
２の出力ｃが少し遅れてオフ状態のローレベルに変化
し、ドライブ回路ＤＲＶ２の出力ｇもローレベルに変化
する。すると、オフ検出手段ＤＥＴ２によりスイッチン
グ素子Ｑ２のオフ状態が検出され、伝送手段ＴＲ２によ
りスイッチング素子Ｑ２のオフ状態ｉがＡＮＤゲートＧ
１に伝送され、時点ｔｂ１でゲートドライブ回路ＤＲＶ
１にスイッチング素子Ｑ１のオン信号が出力される。す
なわち、スイッチング素子Ｑ２のオフ状態を検知する
と、直ちにスイッチング素子Ｑ１のオン信号が出力さ
れ、従来のようにＱ１、Ｑ２の同時オン動作を防止する
ためのデッドタイムを設ける必要はない。次に、ＰＷＭ
信号ａが時点ｔａ２においてローレベルになると、ゲー
トＧ１及びドライブ回路ＤＲＶ１を介してスイッチング
素子Ｑ１のオフ信号ｂが直ちに出力される。そして、ス
イッチング素子Ｑ１のオフ状態がオフ検出手段ＤＥＴ１
により検知されると、伝送手段ＴＲ１によりこのオフ状
態ｆがゲートＧ２に伝送され、ＡＮＤゲートＧ２及びゲ
ートドライブ回路ＤＲＶ２を介してスイッチング素子Ｑ
２のオン信号ｃ，ｇが出力される。すなわち、スイッチ
ング素子Ｑ１のオフ状態ｆを検知すると、直ちにスイッ
チング素子Ｑ２のオン信号ｇが出力され、従来のように
Ｑ１、Ｑ２の同時オン動作を防止するためのデッドタイ
ムを設ける必要はない。尚、図２のタイムチャートにお
いて信号ａが立上がってからスイッチング素子Ｑ１のゲ
ート信号ｄが立上がる迄の期間（ｔｂ１−ｔａ１）及び
信号ａが立下がってからスイッチング素子Ｑ２のゲート
信号ｇが立上がる迄の期間（ｔｃ２−ｔａ２）は、１μ
ｓｅｃ以内に収めることは現在の素子レベルで容易に実
現できる。
イムチャートを参照して説明すると、先ず、ＰＷＭ信号
ａが時点ｔａ１においてハイレベルになると、ゲートＧ
２の出力ｃが少し遅れてオフ状態のローレベルに変化
し、ドライブ回路ＤＲＶ２の出力ｇもローレベルに変化
する。すると、オフ検出手段ＤＥＴ２によりスイッチン
グ素子Ｑ２のオフ状態が検出され、伝送手段ＴＲ２によ
りスイッチング素子Ｑ２のオフ状態ｉがＡＮＤゲートＧ
１に伝送され、時点ｔｂ１でゲートドライブ回路ＤＲＶ
１にスイッチング素子Ｑ１のオン信号が出力される。す
なわち、スイッチング素子Ｑ２のオフ状態を検知する
と、直ちにスイッチング素子Ｑ１のオン信号が出力さ
れ、従来のようにＱ１、Ｑ２の同時オン動作を防止する
ためのデッドタイムを設ける必要はない。次に、ＰＷＭ
信号ａが時点ｔａ２においてローレベルになると、ゲー
トＧ１及びドライブ回路ＤＲＶ１を介してスイッチング
素子Ｑ１のオフ信号ｂが直ちに出力される。そして、ス
イッチング素子Ｑ１のオフ状態がオフ検出手段ＤＥＴ１
により検知されると、伝送手段ＴＲ１によりこのオフ状
態ｆがゲートＧ２に伝送され、ＡＮＤゲートＧ２及びゲ
ートドライブ回路ＤＲＶ２を介してスイッチング素子Ｑ
２のオン信号ｃ，ｇが出力される。すなわち、スイッチ
ング素子Ｑ１のオフ状態ｆを検知すると、直ちにスイッ
チング素子Ｑ２のオン信号ｇが出力され、従来のように
Ｑ１、Ｑ２の同時オン動作を防止するためのデッドタイ
ムを設ける必要はない。尚、図２のタイムチャートにお
いて信号ａが立上がってからスイッチング素子Ｑ１のゲ
ート信号ｄが立上がる迄の期間（ｔｂ１−ｔａ１）及び
信号ａが立下がってからスイッチング素子Ｑ２のゲート
信号ｇが立上がる迄の期間（ｔｃ２−ｔａ２）は、１μ
ｓｅｃ以内に収めることは現在の素子レベルで容易に実
現できる。
【０００７】図１に対応させて示す図３は、この発明の
より具体的な一実施例であり、それぞれ同一の番号を付
した装置は同一の機能を果たすと共に、ゲートドライブ
回路をホトカプラＤＶＰＣ１及びＤＶＰＣ２で構成し、
ＰＷＭ制御信号ａと出力スイッチング素子Ｑ１、Ｑ２の
ドライブ回路との電気的絶縁を図っている。また、スイ
ッチング素子Ｑ１、Ｑ２のオフ検出手段ＤＥＴ１及びＤ
ＥＴ２には、半導体スイッチング素子ＤＴＱ１及びＤＴ
Ｑ２を使用し、これらのスイッチング素子がオンオフす
る境界ゲート電圧レベル（以下、閾値電圧と呼ぶ）Ｖｄ
ｔを利用して、出力スイッチング素子Ｑ１、Ｑ２のオン
オフ状態を間接的に自動検出するようにしている。尚、
スイッチング素子Ｑ１、Ｑ２の閾値電圧ＶｐｗをＶｄｔ
＜Ｖｐｗの関係に設定すると、スイッチング素子Ｑ１、
Ｑ２のオンオフ状態の検出が信頼性の高いものとなる。
しかして、オフ状態検出手段ＤＴＱ１、ＤＴＱ２の出力
はそれぞれホトカプラで構成された信号伝送手段ＴＲＰ
Ｃ１、ＴＲＰＣ２を介して相手側のアームのゲート入力
Ｇ２及びＧ１に伝送されるようになっている。
より具体的な一実施例であり、それぞれ同一の番号を付
した装置は同一の機能を果たすと共に、ゲートドライブ
回路をホトカプラＤＶＰＣ１及びＤＶＰＣ２で構成し、
ＰＷＭ制御信号ａと出力スイッチング素子Ｑ１、Ｑ２の
ドライブ回路との電気的絶縁を図っている。また、スイ
ッチング素子Ｑ１、Ｑ２のオフ検出手段ＤＥＴ１及びＤ
ＥＴ２には、半導体スイッチング素子ＤＴＱ１及びＤＴ
Ｑ２を使用し、これらのスイッチング素子がオンオフす
る境界ゲート電圧レベル（以下、閾値電圧と呼ぶ）Ｖｄ
ｔを利用して、出力スイッチング素子Ｑ１、Ｑ２のオン
オフ状態を間接的に自動検出するようにしている。尚、
スイッチング素子Ｑ１、Ｑ２の閾値電圧ＶｐｗをＶｄｔ
＜Ｖｐｗの関係に設定すると、スイッチング素子Ｑ１、
Ｑ２のオンオフ状態の検出が信頼性の高いものとなる。
しかして、オフ状態検出手段ＤＴＱ１、ＤＴＱ２の出力
はそれぞれホトカプラで構成された信号伝送手段ＴＲＰ
Ｃ１、ＴＲＰＣ２を介して相手側のアームのゲート入力
Ｇ２及びＧ１に伝送されるようになっている。
【０００８】かかる構成において、その動作を図４のタ
イムチャートを参照して説明すると、先ず、ＰＷＭ信号
ａが時点ｔａ１１においてハイレベルになると、ゲート
Ｇ２の出力ｃがオフ状態のハイレベルに変化し、ゲート
ドライブ回路ＤＶＰＣ２の出力ｇが時点ｔｇ１１よりハ
イレベルからローレベルへ変化する。すると、抵抗Ｒ２
とスイッチング素子Ｑ２のゲート入力容量Ｃｇ２とで構
成された時定数の遅れ時間前後の時点ｔｈ１１におい
て、オフ状態検出手段ＤＴＱ２によりスイッチング素子
Ｑ２のオフ状態ｈが検出され、伝送手段ＴＲＰＣ２によ
りスイッチング素子Ｑ２のオフ状態ｉが相手側ゲートＧ
１に伝送され、時点ｔｂ１１でゲートドライブ回路ＤＶ
ＰＣ１にローアクテイブ信号ｂが出力される。すると、
ドライブ回路ＤＶＰＣ１の伝達時間後、時点ｔｄ１１に
おいて出力スイッチング素子Ｑ１のゲートドライブ信号
ｄがハイレベルとなり、スイッチング素子Ｑ１がオン状
態となる。すなわち、スイッチング素子Ｑ２のオフ状態
を検知した時点ｔｈ１１後、最短の遅れ時間で時点ｔｄ
１１においてスイッチング素子Ｑ１がオン状態となるの
で、従来のようにＱ１、Ｑ２の同時オン動作を防止する
ためのデッドタイムを設ける必要がない。次に、ＰＷＭ
信号ａが時点ｔａ１２においてローレベルになると、ゲ
ートＧ１の出力ｂがオフ状態のハイレベルに変化し、ゲ
ートドライブ回路ＤＶＰＣ１の出力ｄが時点ｔｄ１２よ
りハイレベルからローレベルに変化する。すると、抵抗
Ｒ１とスイッチング素子Ｑ１のゲート入力容量Ｃｄ１と
で構成された時定数の遅れ時間前後の時点ｔｅ１２にお
いてオフ状態検出手段ＤＴＱ１によりスイッチング素子
Ｑ１のオフ状態ｅが検出され、伝送手段ＴＲＰＣ１によ
りスイッチング素子Ｑ１のオフ状態ｆが相手側ゲートＧ
２に伝送され、時点ｔｃ１２でゲートドライブ回路ＤＶ
ＰＣ２にローアクテイブ信号ｃが出力される。すると、
ドライブ回路ＤＶＰＣ２の伝達時間後、時点ｔｇ１２に
おいて出力スイッチング素子Ｑ２のゲートドライブ信号
ｇがハイレベルとなり、スイッチング素子Ｑ２がオン状
態となる。すなわち、スイッチング素子Ｑ１のオフ状態
を検出した時点ｔｅ１２後、最短の遅れ時間で時点ｔｇ
１２においてスイッチング素子Ｑ２がオン状態となるの
で、従来のようにＱ１、Ｑ２の同時オン動作を防止する
ためのデッドタイムを設ける必要がない。以後、時点ｔ
ａ１１からの動作と同一の動作を繰り返すが、期間（ｔ
ｄ１１−ｔｈ１１）及び（ｔｇ１２−ｔｅ１２）を５０
０ｎｓｅｃ以内に収めることは現在の素子レベルで容易
に実現できる。
イムチャートを参照して説明すると、先ず、ＰＷＭ信号
ａが時点ｔａ１１においてハイレベルになると、ゲート
Ｇ２の出力ｃがオフ状態のハイレベルに変化し、ゲート
ドライブ回路ＤＶＰＣ２の出力ｇが時点ｔｇ１１よりハ
イレベルからローレベルへ変化する。すると、抵抗Ｒ２
とスイッチング素子Ｑ２のゲート入力容量Ｃｇ２とで構
成された時定数の遅れ時間前後の時点ｔｈ１１におい
て、オフ状態検出手段ＤＴＱ２によりスイッチング素子
Ｑ２のオフ状態ｈが検出され、伝送手段ＴＲＰＣ２によ
りスイッチング素子Ｑ２のオフ状態ｉが相手側ゲートＧ
１に伝送され、時点ｔｂ１１でゲートドライブ回路ＤＶ
ＰＣ１にローアクテイブ信号ｂが出力される。すると、
ドライブ回路ＤＶＰＣ１の伝達時間後、時点ｔｄ１１に
おいて出力スイッチング素子Ｑ１のゲートドライブ信号
ｄがハイレベルとなり、スイッチング素子Ｑ１がオン状
態となる。すなわち、スイッチング素子Ｑ２のオフ状態
を検知した時点ｔｈ１１後、最短の遅れ時間で時点ｔｄ
１１においてスイッチング素子Ｑ１がオン状態となるの
で、従来のようにＱ１、Ｑ２の同時オン動作を防止する
ためのデッドタイムを設ける必要がない。次に、ＰＷＭ
信号ａが時点ｔａ１２においてローレベルになると、ゲ
ートＧ１の出力ｂがオフ状態のハイレベルに変化し、ゲ
ートドライブ回路ＤＶＰＣ１の出力ｄが時点ｔｄ１２よ
りハイレベルからローレベルに変化する。すると、抵抗
Ｒ１とスイッチング素子Ｑ１のゲート入力容量Ｃｄ１と
で構成された時定数の遅れ時間前後の時点ｔｅ１２にお
いてオフ状態検出手段ＤＴＱ１によりスイッチング素子
Ｑ１のオフ状態ｅが検出され、伝送手段ＴＲＰＣ１によ
りスイッチング素子Ｑ１のオフ状態ｆが相手側ゲートＧ
２に伝送され、時点ｔｃ１２でゲートドライブ回路ＤＶ
ＰＣ２にローアクテイブ信号ｃが出力される。すると、
ドライブ回路ＤＶＰＣ２の伝達時間後、時点ｔｇ１２に
おいて出力スイッチング素子Ｑ２のゲートドライブ信号
ｇがハイレベルとなり、スイッチング素子Ｑ２がオン状
態となる。すなわち、スイッチング素子Ｑ１のオフ状態
を検出した時点ｔｅ１２後、最短の遅れ時間で時点ｔｇ
１２においてスイッチング素子Ｑ２がオン状態となるの
で、従来のようにＱ１、Ｑ２の同時オン動作を防止する
ためのデッドタイムを設ける必要がない。以後、時点ｔ
ａ１１からの動作と同一の動作を繰り返すが、期間（ｔ
ｄ１１−ｔｈ１１）及び（ｔｇ１２−ｔｅ１２）を５０
０ｎｓｅｃ以内に収めることは現在の素子レベルで容易
に実現できる。
【０００９】図１及び図３に対応させて示す図５はこの
発明のまた別の一実施例であり、それぞれ同一の番号を
付した装置は同一の機能を果たすと共に、ホトカプラで
構成されたゲートドライブ回路ＤＶＰＣ１及びＤＶＰＣ
２内の信号伝搬遅れ時間の影響を排除すると共に、反対
側アームのオフ状態信号を入力するゲート回路を介挿す
る位置を出力スイッチング素子側に移動し、一方のスイ
ッチング素子がオフしてから反対側アームのスイッチン
グ素子を駆動するまでの時間の短縮を計ったものであ
る。より具体的には、ＰＷＭ信号ａをバッファＢｕｆ１
及びＢｕｆ２で受け、その出力をホトカプラＤＶＰＣ１
及びＤＶＰＣ２で絶縁してゲートＧ１及びＧ２の一方の
端子に入力するようになっている。従って、カプラ出力
ｂ及びｃの変化するタイミングは全く同時であり、信号
ｂ，ｃ間の時間のばらつきが除去できると共に、信号ａ
から信号ｂ，ｃ迄の伝搬遅れ時間の影響を排除すること
ができる。また、ゲートＧ１はゲートドライブ回路ＤＶ
ＰＣ１とスイッチング素子Ｑ１との間に介挿し、ゲート
Ｇ２はゲートドライブ回路ＤＶＰＣ２とスイッチング素
子Ｑ２との間に介挿し、ゲートＱ１及びＱ２の出力変化
後、直ちに出力スイッチング素子Ｑ１、Ｑ２のオンオフ
状態を制御できるようになっている。但し、オフ状態検
出手段ＤＴＱ１及びＤＴＱ２は出力スイッチング素子Ｑ
１、Ｑ２のオフ状態を間接的に検出しており、直接的に
出力スイッチング素子のオンオフ状態を検出してはいな
い。
発明のまた別の一実施例であり、それぞれ同一の番号を
付した装置は同一の機能を果たすと共に、ホトカプラで
構成されたゲートドライブ回路ＤＶＰＣ１及びＤＶＰＣ
２内の信号伝搬遅れ時間の影響を排除すると共に、反対
側アームのオフ状態信号を入力するゲート回路を介挿す
る位置を出力スイッチング素子側に移動し、一方のスイ
ッチング素子がオフしてから反対側アームのスイッチン
グ素子を駆動するまでの時間の短縮を計ったものであ
る。より具体的には、ＰＷＭ信号ａをバッファＢｕｆ１
及びＢｕｆ２で受け、その出力をホトカプラＤＶＰＣ１
及びＤＶＰＣ２で絶縁してゲートＧ１及びＧ２の一方の
端子に入力するようになっている。従って、カプラ出力
ｂ及びｃの変化するタイミングは全く同時であり、信号
ｂ，ｃ間の時間のばらつきが除去できると共に、信号ａ
から信号ｂ，ｃ迄の伝搬遅れ時間の影響を排除すること
ができる。また、ゲートＧ１はゲートドライブ回路ＤＶ
ＰＣ１とスイッチング素子Ｑ１との間に介挿し、ゲート
Ｇ２はゲートドライブ回路ＤＶＰＣ２とスイッチング素
子Ｑ２との間に介挿し、ゲートＱ１及びＱ２の出力変化
後、直ちに出力スイッチング素子Ｑ１、Ｑ２のオンオフ
状態を制御できるようになっている。但し、オフ状態検
出手段ＤＴＱ１及びＤＴＱ２は出力スイッチング素子Ｑ
１、Ｑ２のオフ状態を間接的に検出しており、直接的に
出力スイッチング素子のオンオフ状態を検出してはいな
い。
【００１０】一方、図１及び５に対応させて示す図６は
この発明のまた別の一実施例であり、それぞれ同一の番
号を付した装置は同一の機能を果たすと共に、オフ状態
検出手段ＤＴＱ１及びＤＴＱ２を不要とし、出力スイッ
チング素子Ｑ１及びＱ２にオフ状態検出機能を付与し、
オフ状態の検出動作を直接行って、検出動作の信頼性を
一段と高めたものである。またスイッチング素子Ｑ１、
Ｑ２に直列に介挿されたダイオードＤ３及びＤ４と信号
伝送手段ＴＲＰＣ１、ＴＲＰＣ２に直列に介挿されたダ
イオードＤ５及びＤ６はＴＲＰＣ１，ＴＲＰＣ２の一次
側逆電流阻止用である。
この発明のまた別の一実施例であり、それぞれ同一の番
号を付した装置は同一の機能を果たすと共に、オフ状態
検出手段ＤＴＱ１及びＤＴＱ２を不要とし、出力スイッ
チング素子Ｑ１及びＱ２にオフ状態検出機能を付与し、
オフ状態の検出動作を直接行って、検出動作の信頼性を
一段と高めたものである。またスイッチング素子Ｑ１、
Ｑ２に直列に介挿されたダイオードＤ３及びＤ４と信号
伝送手段ＴＲＰＣ１、ＴＲＰＣ２に直列に介挿されたダ
イオードＤ５及びＤ６はＴＲＰＣ１，ＴＲＰＣ２の一次
側逆電流阻止用である。
【００１１】かかる構成において、その動作を図７のタ
イムチャートを参照して説明すると、先ず、ＰＷＭ信号
ａが時点ｔａ２１においてハイレベルになると、バッフ
ァＢｕｆ１、Ｂｕｆ２及びゲートドライブ回路ＤＶＰＣ
１、ＤＶＰＣ２を介して出力信号ｂ及びｃが時点ｔｂ２
１、ｔｃ２１において同時にそれぞれハイレベル及びロ
ーレベルに変化する。すると、ゲートＧ２の出力ｇが時
点ｔｇ２１においてローレベルに変化し、抵抗Ｒ２とス
イッチング素子Ｑ２のゲート入力容量Ｃｇ２とで構成さ
れた時定数の遅れ時間前後の時点ｔｈ２１において、オ
フ状態検出手段ＤＴＱ２（図５）又はＱ２自身（図６）
によりスイッチング素子Ｑ２のオフ状態ｈが検出され、
伝送手段ＴＲＰＣ２によりスイッチング素子Ｑ２のオフ
状態ｈが反対側アームのゲートＧ１に伝送され、時点ｔ
ｉ２１においてゲートＧ１にローアクテイブ信号ｉが出
力される。すると、直ちに時点ｔｄ２１において出力ス
イッチング素子Ｑ１のゲート入力信号ｄがハイレベルと
なり、スイッチング素子Ｑ１がオン状態となる。すなわ
ち、スイッチング素子Ｑ２のオフ状態を検知した時点ｔ
ｈ２１後、最短時間で時点ｔｄ２１においてスイッチン
グ素子Ｑ１をオン状態とすることができる。次に、ＰＷ
Ｍ信号ａが時点ｔａ２２においてローレベルになると、
バッファＢｕｆ１、Ｂｕｆ２及びゲートドライブ回路Ｄ
ＶＰＣ１、ＤＶＰＣ２を介して信号ｂ及びｃが時点ｔｂ
２２、ｔｃ２２において同時にそれぞれローレベル及び
ハイレベルに変化する。すると、ゲートＧ１の出力ｄが
時点ｔｄ２２においてローレベルに変化し、抵抗Ｒ１と
スイッチング素子Ｑ１のゲート入力容量Ｃｄ１とで構成
された時定数の遅れ時間前後の時点ｔｅ２２において、
オフ状態検出手段ＤＴＱ１（図５）又はＱ１自身（図
６）によりスイッチング素子Ｑ１のオフ状態ｅが検出さ
れ、伝送手段ＴＲＰＣ１によりスイッチング素子Ｑ１の
オフ状態ｅが反対側アームのゲートＧ２に伝送され、時
点ｔｆ２２においてゲートＧ２にローアクテイブ信号ｆ
が出力される。すると、直ちに時点ｔｇ２２において出
力スイッチング素子Ｑ２のゲート入力信号ｇがハイレベ
ルとなり、スイッチング素子Ｑ２がオン状態となる。す
なわち、スイッチング素子Ｑ１のオフ状態を検知した時
点ｔｅ２２後、最短時間で時点ｔｇ２２においてスイッ
チング素子Ｑ２をオン状態とすることができる。以後、
時点ｔａ２１からの動作と同一の動作を繰り返すが、期
間（ｔｄ２１−ｔｈ２１）及び（ｔｇ２２−ｔｅ２２）
を従来の３〜６μｓｅｃから１００ｎｓｅｃ以内に収め
ることは現在の素子レベルで容易に実現できると共に、
図６のような回路構成ではスイッチング素子Ｑ１、Ｑ２
の出力を直接検出してオフ状態を判定しているので、Ｑ
１、Ｑ２を同時オンすることは絶対にない安全確実なＰ
ＷＭスイッチング動作を実現できる。
イムチャートを参照して説明すると、先ず、ＰＷＭ信号
ａが時点ｔａ２１においてハイレベルになると、バッフ
ァＢｕｆ１、Ｂｕｆ２及びゲートドライブ回路ＤＶＰＣ
１、ＤＶＰＣ２を介して出力信号ｂ及びｃが時点ｔｂ２
１、ｔｃ２１において同時にそれぞれハイレベル及びロ
ーレベルに変化する。すると、ゲートＧ２の出力ｇが時
点ｔｇ２１においてローレベルに変化し、抵抗Ｒ２とス
イッチング素子Ｑ２のゲート入力容量Ｃｇ２とで構成さ
れた時定数の遅れ時間前後の時点ｔｈ２１において、オ
フ状態検出手段ＤＴＱ２（図５）又はＱ２自身（図６）
によりスイッチング素子Ｑ２のオフ状態ｈが検出され、
伝送手段ＴＲＰＣ２によりスイッチング素子Ｑ２のオフ
状態ｈが反対側アームのゲートＧ１に伝送され、時点ｔ
ｉ２１においてゲートＧ１にローアクテイブ信号ｉが出
力される。すると、直ちに時点ｔｄ２１において出力ス
イッチング素子Ｑ１のゲート入力信号ｄがハイレベルと
なり、スイッチング素子Ｑ１がオン状態となる。すなわ
ち、スイッチング素子Ｑ２のオフ状態を検知した時点ｔ
ｈ２１後、最短時間で時点ｔｄ２１においてスイッチン
グ素子Ｑ１をオン状態とすることができる。次に、ＰＷ
Ｍ信号ａが時点ｔａ２２においてローレベルになると、
バッファＢｕｆ１、Ｂｕｆ２及びゲートドライブ回路Ｄ
ＶＰＣ１、ＤＶＰＣ２を介して信号ｂ及びｃが時点ｔｂ
２２、ｔｃ２２において同時にそれぞれローレベル及び
ハイレベルに変化する。すると、ゲートＧ１の出力ｄが
時点ｔｄ２２においてローレベルに変化し、抵抗Ｒ１と
スイッチング素子Ｑ１のゲート入力容量Ｃｄ１とで構成
された時定数の遅れ時間前後の時点ｔｅ２２において、
オフ状態検出手段ＤＴＱ１（図５）又はＱ１自身（図
６）によりスイッチング素子Ｑ１のオフ状態ｅが検出さ
れ、伝送手段ＴＲＰＣ１によりスイッチング素子Ｑ１の
オフ状態ｅが反対側アームのゲートＧ２に伝送され、時
点ｔｆ２２においてゲートＧ２にローアクテイブ信号ｆ
が出力される。すると、直ちに時点ｔｇ２２において出
力スイッチング素子Ｑ２のゲート入力信号ｇがハイレベ
ルとなり、スイッチング素子Ｑ２がオン状態となる。す
なわち、スイッチング素子Ｑ１のオフ状態を検知した時
点ｔｅ２２後、最短時間で時点ｔｇ２２においてスイッ
チング素子Ｑ２をオン状態とすることができる。以後、
時点ｔａ２１からの動作と同一の動作を繰り返すが、期
間（ｔｄ２１−ｔｈ２１）及び（ｔｇ２２−ｔｅ２２）
を従来の３〜６μｓｅｃから１００ｎｓｅｃ以内に収め
ることは現在の素子レベルで容易に実現できると共に、
図６のような回路構成ではスイッチング素子Ｑ１、Ｑ２
の出力を直接検出してオフ状態を判定しているので、Ｑ
１、Ｑ２を同時オンすることは絶対にない安全確実なＰ
ＷＭスイッチング動作を実現できる。
【００１２】図１及び図５に対応させて示す図８は、こ
の発明のまた別の一例を示すものであり、それぞれ同一
の番号を付した装置は同一の機能を果たすと共に、信号
伝送速度の遅いホトカプラを全て半導体素子に置換え、
全てソリッドステート化して高速スイッチング素子動作
を安定化させると共に、半導体装置として一体化し製造
プロセスを簡単化させたものである。より具体的に説明
すると、ＰＷＭ信号ａは電源Ｅ８で駆動される低圧側回
路のゲートＧ１に入力されると共に、リセット優先ＳＲ
フリップフロップ（以下ＦＦと略す）２のリセット端子
に入力され、その立下がりエッジで動作するワンショッ
トＦＦ４の入力端子にも接続され、ＦＦ４の出力は電圧
レベル変換手段ＤＶＱ２を介して高電圧側電源Ｅ７で駆
動されるリセット優先ＳＲＦＦ１のリセット入力端子へ
接続されるようになっている。また、ＦＦ２の出力は抵
抗Ｒ２を介して出力スイッチング素子Ｑ２を駆動すると
共に、そのゲート電圧レベルはオフ状態検出手段ＤＥＴ
２により監視され、所定の電圧レベル以下になると、オ
フ検出信号がゲートＧ１の他方の入力に伝達されるよう
になっている。更にゲートＧ１の出力はワンショットＦ
Ｆ３を介して電圧レベル変換手段ＤＶＱ１を駆動し、そ
の出力はＳＲＦＦ１のセット入力端子に接続され、ＦＦ
１の出力は抵抗Ｒ１を介して出力スイッチング素子Ｑ１
を駆動すると共に、オフ状態検出手段ＤＥＴ１にも入力
され出力スイッチング素子Ｑ１のゲート電圧が監視され
るようになっている。そして出力スイッチング素子Ｑ１
のゲート電圧が所定の電圧レベル以下になるとオフ検出
信号ｅがワンショットＦＦ５に入力され、その反転出力
＊Ｑは電圧レベル変換手段ＴＲＱ２を介してＳＲＦＦ２
のセット側入力に接続されるようになっている。尚、Ｆ
Ｆ３，ＦＦ４，ＦＦ５にワンショットタイプを用いてい
るのは、信号伝達のための消費電力を僅少にするためで
ある。又、オフ状態検出手段ＤＥＴ１、ＤＥＴ２の入力
信号を図６に示すように出力スイッチング素子Ｑ１、Ｑ
２の出力側から取出し、オフ状態を直接的に判定するよ
うにすることは当業者には容易である。
の発明のまた別の一例を示すものであり、それぞれ同一
の番号を付した装置は同一の機能を果たすと共に、信号
伝送速度の遅いホトカプラを全て半導体素子に置換え、
全てソリッドステート化して高速スイッチング素子動作
を安定化させると共に、半導体装置として一体化し製造
プロセスを簡単化させたものである。より具体的に説明
すると、ＰＷＭ信号ａは電源Ｅ８で駆動される低圧側回
路のゲートＧ１に入力されると共に、リセット優先ＳＲ
フリップフロップ（以下ＦＦと略す）２のリセット端子
に入力され、その立下がりエッジで動作するワンショッ
トＦＦ４の入力端子にも接続され、ＦＦ４の出力は電圧
レベル変換手段ＤＶＱ２を介して高電圧側電源Ｅ７で駆
動されるリセット優先ＳＲＦＦ１のリセット入力端子へ
接続されるようになっている。また、ＦＦ２の出力は抵
抗Ｒ２を介して出力スイッチング素子Ｑ２を駆動すると
共に、そのゲート電圧レベルはオフ状態検出手段ＤＥＴ
２により監視され、所定の電圧レベル以下になると、オ
フ検出信号がゲートＧ１の他方の入力に伝達されるよう
になっている。更にゲートＧ１の出力はワンショットＦ
Ｆ３を介して電圧レベル変換手段ＤＶＱ１を駆動し、そ
の出力はＳＲＦＦ１のセット入力端子に接続され、ＦＦ
１の出力は抵抗Ｒ１を介して出力スイッチング素子Ｑ１
を駆動すると共に、オフ状態検出手段ＤＥＴ１にも入力
され出力スイッチング素子Ｑ１のゲート電圧が監視され
るようになっている。そして出力スイッチング素子Ｑ１
のゲート電圧が所定の電圧レベル以下になるとオフ検出
信号ｅがワンショットＦＦ５に入力され、その反転出力
＊Ｑは電圧レベル変換手段ＴＲＱ２を介してＳＲＦＦ２
のセット側入力に接続されるようになっている。尚、Ｆ
Ｆ３，ＦＦ４，ＦＦ５にワンショットタイプを用いてい
るのは、信号伝達のための消費電力を僅少にするためで
ある。又、オフ状態検出手段ＤＥＴ１、ＤＥＴ２の入力
信号を図６に示すように出力スイッチング素子Ｑ１、Ｑ
２の出力側から取出し、オフ状態を直接的に判定するよ
うにすることは当業者には容易である。
【００１３】かかる構成において、その動作を図９のタ
イムチャートを参照して説明すると、先ず、ＰＷＭ信号
ａが時点ｔａ３１においてハイレベル側に変化すると、
ＦＦ２がリセットされ、時点ｔｇ３１においてＦＦ２の
出力ｇがローレベル側に変化する。すると抵抗Ｒ２とス
イッチング素子Ｑ２のゲート入力容量Ｃｇ２とで構成さ
れた時定数の遅れ時間前後の時点ｔｈ３１において、オ
フ状態検出手段ＤＥＴ２によりスイッチング素子Ｑ２の
オフ状態ｈが検出され、直接反対側のアームのゲートＧ
１に伝送される。すると、ゲートＧ１を介してワンショ
ットＦＦ３が駆動され、そのワンショット出力ｂが電圧
レベル変換手段ＤＶＱ１を介してＦＦ１のセット入力側
に入力され、時点ｔｄ３１においてＦＦ１の出力ｄが立
上がり、スイッチング素子Ｑ１がオン状態となる。すな
わち、スイッチング素子Ｑ２のオフ状態を検知した時点
ｔｈ３１後、ゲートＧ１、ＦＦ３及びレベル変換手段Ｄ
ＶＱ１のオン動作時間の遅れだけの最短時間で時点ｔｄ
３１においてスイッチング素子Ｑ１をオン状態とするこ
とができる。次に、ＰＷＭ信号ａが時点ｔａ３２におい
てローレベル側に変化すると、ワンショットＦＦ４から
ワンショットパルスｃが出力され、電圧レベル変換手段
ＤＶＱ２を介してＦＦ１がリセットされ、時点ｔｇ３２
においてＦＦ１の出力ｄがローレベル側に変化する。す
ると抵抗Ｒ１とスイッチング素子Ｑ１のゲート入力容量
Ｃｄ１とで構成された時定数の遅れ時間前後の時点ｔｅ
３２において、オフ状態検出手段ＤＥＴ１によりスイッ
チング素子Ｑ１のオフ状態ｅが検出され、ワンショット
ＦＦ５によりトリガパルスｆが生成され、レベル変換手
段ＴＲＱ２を介して反対側アームの駆動制御ＦＦ２のセ
ット入力端子に時点ｔｆ３２において入力される。する
と、直ちに時点ｔｇ３２において出力スイッチング素子
Ｑ２のゲート入力信号ｇがハイレベル側に変化し、スイ
ッチング素子Ｑ２がオン状態となる。すなわち、スイッ
チング素子Ｑ１のオフ状態を検知した時点ｔｅ３２後、
ＦＦ５及び、ＴＲＱ２のオン動作時間の遅れだけの最短
時間で時点ｔｇ３２においてスイッチング素子Ｑ２をオ
ン状態とすることができる。以後、時点ｔａ３１からの
動作と同一の動作を繰り返すが、期間（ｔｄ３１−ｔｈ
３１）及び（ｔｇ３２−ｔｅ３２）を従来の３〜６μｓ
ｅｃから５０ｎｓｅｃ以内に収めることは現在の素子レ
ベルで容易に実現できる。また、図８の回路構成では全
ての素子が半導体だけで構成することが可能なので、ホ
トカプラ等を混在させることなく、同一の製造プロセス
だけで簡単にパッケージ化できる利点がある。又、図１
乃至図９の説明では全て負荷に対し単相のＰＷＭ動作を
説明したが、２相、３相、…多相のＰＷＭ動作にも全く
同様に適用できることは当業者には明らかである。
イムチャートを参照して説明すると、先ず、ＰＷＭ信号
ａが時点ｔａ３１においてハイレベル側に変化すると、
ＦＦ２がリセットされ、時点ｔｇ３１においてＦＦ２の
出力ｇがローレベル側に変化する。すると抵抗Ｒ２とス
イッチング素子Ｑ２のゲート入力容量Ｃｇ２とで構成さ
れた時定数の遅れ時間前後の時点ｔｈ３１において、オ
フ状態検出手段ＤＥＴ２によりスイッチング素子Ｑ２の
オフ状態ｈが検出され、直接反対側のアームのゲートＧ
１に伝送される。すると、ゲートＧ１を介してワンショ
ットＦＦ３が駆動され、そのワンショット出力ｂが電圧
レベル変換手段ＤＶＱ１を介してＦＦ１のセット入力側
に入力され、時点ｔｄ３１においてＦＦ１の出力ｄが立
上がり、スイッチング素子Ｑ１がオン状態となる。すな
わち、スイッチング素子Ｑ２のオフ状態を検知した時点
ｔｈ３１後、ゲートＧ１、ＦＦ３及びレベル変換手段Ｄ
ＶＱ１のオン動作時間の遅れだけの最短時間で時点ｔｄ
３１においてスイッチング素子Ｑ１をオン状態とするこ
とができる。次に、ＰＷＭ信号ａが時点ｔａ３２におい
てローレベル側に変化すると、ワンショットＦＦ４から
ワンショットパルスｃが出力され、電圧レベル変換手段
ＤＶＱ２を介してＦＦ１がリセットされ、時点ｔｇ３２
においてＦＦ１の出力ｄがローレベル側に変化する。す
ると抵抗Ｒ１とスイッチング素子Ｑ１のゲート入力容量
Ｃｄ１とで構成された時定数の遅れ時間前後の時点ｔｅ
３２において、オフ状態検出手段ＤＥＴ１によりスイッ
チング素子Ｑ１のオフ状態ｅが検出され、ワンショット
ＦＦ５によりトリガパルスｆが生成され、レベル変換手
段ＴＲＱ２を介して反対側アームの駆動制御ＦＦ２のセ
ット入力端子に時点ｔｆ３２において入力される。する
と、直ちに時点ｔｇ３２において出力スイッチング素子
Ｑ２のゲート入力信号ｇがハイレベル側に変化し、スイ
ッチング素子Ｑ２がオン状態となる。すなわち、スイッ
チング素子Ｑ１のオフ状態を検知した時点ｔｅ３２後、
ＦＦ５及び、ＴＲＱ２のオン動作時間の遅れだけの最短
時間で時点ｔｇ３２においてスイッチング素子Ｑ２をオ
ン状態とすることができる。以後、時点ｔａ３１からの
動作と同一の動作を繰り返すが、期間（ｔｄ３１−ｔｈ
３１）及び（ｔｇ３２−ｔｅ３２）を従来の３〜６μｓ
ｅｃから５０ｎｓｅｃ以内に収めることは現在の素子レ
ベルで容易に実現できる。また、図８の回路構成では全
ての素子が半導体だけで構成することが可能なので、ホ
トカプラ等を混在させることなく、同一の製造プロセス
だけで簡単にパッケージ化できる利点がある。又、図１
乃至図９の説明では全て負荷に対し単相のＰＷＭ動作を
説明したが、２相、３相、…多相のＰＷＭ動作にも全く
同様に適用できることは当業者には明らかである。
【００１４】
【発明の効果】以上詳述したように、この発明のＰＷＭ
インバータのデッドタイム短縮方法及び装置によれば各
出力スイッチング素子のオンオフ状態検出手段を直接的
又は間接的に監視して、各出力スイッチング素子のオフ
状態を検出したら直ちに反対側アームの出力スイッチン
グ素子をオンするようにしているので、従来無条件固定
的に設定されていた３〜６μｓｅｃのデッドタイムを安
全かつ確実に５０〜５００ｎｓｅｃ以内に短縮すること
ができる。従って、従来のＰＷＭインバータで困難であ
った微小電力制御時に線形制御が可能である。特にモー
タのＰＷＭ制御では、低出力制御領域において騒音及び
脈動等を除去したなめらかなモータ制御を実現すること
ができる。また、オーディオ装置で出力段にＰＷＭ駆動
方式を用いたＤ級パワーアンプの場合、他のＡ級、Ｂ
級、Ｃ級等の方式のパワーアンプと比較して歪が大きい
ことが欠点となっていたが、本発明により大幅に歪やノ
イズを低減することができる。そして、上述のような特
長を有する本発明を出力スイッチング素子とオンオフ状
態検出手段とをソリッドステート化して同一パッケージ
に封止することにより、安全かつ確実なＰＷＭ制御を提
供することができる。
インバータのデッドタイム短縮方法及び装置によれば各
出力スイッチング素子のオンオフ状態検出手段を直接的
又は間接的に監視して、各出力スイッチング素子のオフ
状態を検出したら直ちに反対側アームの出力スイッチン
グ素子をオンするようにしているので、従来無条件固定
的に設定されていた３〜６μｓｅｃのデッドタイムを安
全かつ確実に５０〜５００ｎｓｅｃ以内に短縮すること
ができる。従って、従来のＰＷＭインバータで困難であ
った微小電力制御時に線形制御が可能である。特にモー
タのＰＷＭ制御では、低出力制御領域において騒音及び
脈動等を除去したなめらかなモータ制御を実現すること
ができる。また、オーディオ装置で出力段にＰＷＭ駆動
方式を用いたＤ級パワーアンプの場合、他のＡ級、Ｂ
級、Ｃ級等の方式のパワーアンプと比較して歪が大きい
ことが欠点となっていたが、本発明により大幅に歪やノ
イズを低減することができる。そして、上述のような特
長を有する本発明を出力スイッチング素子とオンオフ状
態検出手段とをソリッドステート化して同一パッケージ
に封止することにより、安全かつ確実なＰＷＭ制御を提
供することができる。
【図１】この発明の一構成例を示すブロック図である。
【図２】その動作を説明するためのタイムチャートであ
る。
る。
【図３】信号伝送にホトカプラを用いたこの発明の一構
成例を示すブロック図である。
成例を示すブロック図である。
【図４】その動作を説明するためのタイムチャートであ
る。
る。
【図５】信号伝送時間を短縮化したこの発明の一構成例
を示すブロック図である。
を示すブロック図である。
【図６】オフ状態を直接検出するようにしたこの発明の
一構成例を示すブロック図である。
一構成例を示すブロック図である。
【図７】その動作を説明するためのタイムチャートであ
る。
る。
【図８】この発明の構成要素を全てソリッドステート化
した構成例を示すブロック図である。
した構成例を示すブロック図である。
【図９】その動作を説明するためのタイムチャートであ
る。
る。
Ｅ１、Ｅ２、…、Ｅ８ 電源 Ｌ１ 負荷 Ｑ１、Ｑ２、ＤＶＱ１、ＤＶＱ２ スイッチング素子 Ｄ１、Ｄ２、…、Ｄ６ ダイオード ＤＶＰＣ１、ＤＶＰＣ２、ＴＲＰＣ１、ＴＲＰＣ２
ホトカプラ Ｇ１、Ｇ２ ゲート ＦＦ１〜ＦＦ５ フリップフロップ ＤＥＴ１、ＤＥＴ２、ＤＴＱ１、ＤＴＱ２ オフ状態
検出手段
ホトカプラ Ｇ１、Ｇ２ ゲート ＦＦ１〜ＦＦ５ フリップフロップ ＤＥＴ１、ＤＥＴ２、ＤＴＱ１、ＤＴＱ２ オフ状態
検出手段
Claims (22)
- 【請求項１】 上下アーム構造のＰＷＭインバータにお
いて、各出力スイッチング素子に当該スイッチング素子
のオフ状態検出手段を設けると共に、各出力スイッチン
グ素子の入力側に対応する反対側アームのオフ状態検出
手段から出力されるオフ状態検出信号をフィードバック
して、当該出力スイッチング素子のターンオン信号を生
成するゲート手段を設けるようにしたことを特徴とする
ＰＷＭインバータのデッドタイム短縮装置。 - 【請求項２】 前記スイッチング素子のオフ状態検出手
段では、当該スイッチング素子のゲート信号のハイ・ロ
ーレベルにより間接的にオンオフ状態を判定するように
した請求項１に記載のＰＷＭインバータのデッドタイム
短縮装置。 - 【請求項３】 前記スイッチング素子のオフ状態検出手
段では、当該スイッチング素子の出力信号レベルにより
直接的にオンオフ状態を判定するようにした請求項１に
記載のＰＷＭインバータのデッドタイム短縮装置。 - 【請求項４】 前記オフ状態検出信号の伝達に、送受信
信号の絶縁手段を介挿するようにした請求項２又は３に
記載のＰＷＭインバータのデッドタイム短縮装置。 - 【請求項５】 前記オフ状態検出信号の伝達に、送受信
信号の非絶縁手段を介挿するようにした請求項２又は３
に記載のＰＷＭインバータのデッドタイム短縮装置。 - 【請求項６】 前記絶縁手段がホトカプラ及び／又は、
パルストランスである請求項４に記載のＰＷＭインバー
タのデッドタイム短縮装置。 - 【請求項７】 前記非絶縁手段にモノリシック半導体素
子を利用した請求項５に記載のＰＷＭインバータのデッ
ドタイム短縮装置。 - 【請求項８】 前記オフ状態検出手段を前記各出力スイ
ッチング素子に内蔵させた請求項１乃至７のいずれか１
項に記載のＰＷＭインバータのデッドタイム短縮装置。 - 【請求項９】 上下アーム構造のＰＷＭインバータのデ
ッドタイム短縮方法であって、各出力スイッチング素子
のオンオフ状態を判定するステップと、当該出力スイッ
チング素子のオフ状態信号を対応する反対側アームのゲ
ート入力側に伝送するステップと、対応する反対側アー
ムのゲート入力側では相手出力スイッチング素子のオフ
状態検出後直ちに当該出力スイッチング素子のターンオ
ン信号を出力するステップとを含むことを特徴とするＰ
ＷＭインバータのデッドタイム短縮方法。 - 【請求項１０】 前記各出力スイッチング素子のオンオ
フ状態を判定するステップでは、当該スイッチング素子
のゲート信号のハイ・ローレベルにより間接的にオンオ
フ状態を判定するようにした請求項９に記載のＰＷＭイ
ンバータのデッドタイム短縮方法。 - 【請求項１１】 前記各出力スイッチング素子のオンオ
フ状態を判定するステップでは、当該スイッチング素子
の出力信号レベルにより直接的にオンオフ状態を判定す
るようにした請求項９に記載のＰＷＭインバータのデッ
ドタイム短縮方法。 - 【請求項１２】 前記オフ状態信号の伝送ステップで
は、信号絶縁手段を介して送受信信号を伝送するように
した請求項１０又は１１に記載のＰＷＭインバータのデ
ッドタイム短縮方法。 - 【請求項１３】 前記オフ状態信号の伝送ステップで
は、信号非絶縁手段を介して送受信信号を伝送するよう
にした請求項１０又は１１に記載のＰＷＭインバータの
デッドタイム短縮方法。 - 【請求項１４】 前記信号絶縁手段が、ホトカプラ及び
／又は、パルストランスである請求項１２に記載のＰＷ
Ｍインバータのデッドタイム短縮方法。 - 【請求項１５】 前記信号非絶縁手段が、モノリシック
半導体素子である請求項１３に記載のＰＷＭインバータ
のデッドタイム短縮方法。 - 【請求項１６】 前記オンオフ状態判定ステップを実行
する手段を、各出力スイッチング素子に内蔵させた請求
項９乃至１５のいずれか１項に記載のＰＷＭインバータ
のデッドタイム短縮方法。 - 【請求項１７】 電力スイッチング用半導体装置におい
て、各出力スイッチング素子のオンオフ状態を判定して
外部へ出力するオフ状態検出手段を各出力スイッチング
素子毎に並設するようにしたことを特徴とする半導体装
置。 - 【請求項１８】 前記オフ状態検出手段では、当該スイ
ッチング素子ゲート信号のハイ・ローレベルにより間接
的にオンオフ状態を判定するようにした請求項１７に記
載の半導体装置。 - 【請求項１９】 前記オフ状態検出手段では、当該スイ
ッチング素子の出力信号レベルにより直接的にオンオフ
状態を判定するようにした請求項１７に記載の半導体装
置。 - 【請求項２０】 前記オフ状態検出手段の出力信号を当
該スイッチング素子から絶縁した請求項１８又は１９に
記載の半導体装置。 - 【請求項２１】 前記オフ状態検出手段の出力信号を当
該スイッチング素子と絶縁せずレベルシフトして出力す
るようにした請求項１８又は１９に記載の半導体装置。 - 【請求項２２】 前記出力信号の絶縁にホトカプラ及び
／又は、パルストランスを用いた請求項２０に記載の半
導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9191114A JPH1141078A (ja) | 1997-07-16 | 1997-07-16 | 半導体装置並びにｐｗｍインバータのデッドタイム短縮方法及び装置 |
| US09/114,275 US5930132A (en) | 1997-07-16 | 1998-07-13 | Semiconductor device, and method and apparatus for reducing a dead time in PWM inverter |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9191114A JPH1141078A (ja) | 1997-07-16 | 1997-07-16 | 半導体装置並びにｐｗｍインバータのデッドタイム短縮方法及び装置 |
Publications (1)
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|---|---|
| JPH1141078A true JPH1141078A (ja) | 1999-02-12 |
Family
ID=16269105
Family Applications (1)
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| JP9191114A Pending JPH1141078A (ja) | 1997-07-16 | 1997-07-16 | 半導体装置並びにｐｗｍインバータのデッドタイム短縮方法及び装置 |
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