JPH1075578A - インバータ制御装置 - Google Patents
インバータ制御装置Info
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- JPH1075578A JPH1075578A JP8230408A JP23040896A JPH1075578A JP H1075578 A JPH1075578 A JP H1075578A JP 8230408 A JP8230408 A JP 8230408A JP 23040896 A JP23040896 A JP 23040896A JP H1075578 A JPH1075578 A JP H1075578A
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- positive
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Abstract
(57)【要約】
【課題】 半導体素子より発生したノイズが２次側ドラ
イブ回路を通って１次側ゲート制御装置に侵入すること
を防止し、１次側又は２次側のゲートドライブ装置が誤
動作しないようにすること。 【解決手段】 負荷回路にdv/dt ノイズが発生すると、
１点鎖線で示した経路を通ってノイズ電流Ｉが流れる。
総合インピダンスをＺとし、dv/dt ＝Ｅとすると、ゲー
ト抵抗２２を付加していない場合のノイズ電流Ｉの大き
さは、 Ｉ＝Ｅ／Ｚ＝（１／Ｚ）・（dv/dt ） となる。しかし、ゲート抵抗２２を付加した場合、総合
インピダンスはＺ＋Ｒ３となるので、この時のノイズ電
流Ｉ１は、 Ｉ１＝Ｅ／（Ｚ＋Ｒ３）＝｛１／（Ｚ＋Ｒ３）｝・（dv
/dt ） となり、Ｉ１＜Ｉ となってノイズ電流が抑制される。
したがって、１次側ゲート制御装置７及び２次側ゲート
ドライブ装置１１での各電源回路、ドライブ回路が安定
し、誤動作の発生を防ぐことができる。
イブ回路を通って１次側ゲート制御装置に侵入すること
を防止し、１次側又は２次側のゲートドライブ装置が誤
動作しないようにすること。 【解決手段】 負荷回路にdv/dt ノイズが発生すると、
１点鎖線で示した経路を通ってノイズ電流Ｉが流れる。
総合インピダンスをＺとし、dv/dt ＝Ｅとすると、ゲー
ト抵抗２２を付加していない場合のノイズ電流Ｉの大き
さは、 Ｉ＝Ｅ／Ｚ＝（１／Ｚ）・（dv/dt ） となる。しかし、ゲート抵抗２２を付加した場合、総合
インピダンスはＺ＋Ｒ３となるので、この時のノイズ電
流Ｉ１は、 Ｉ１＝Ｅ／（Ｚ＋Ｒ３）＝｛１／（Ｚ＋Ｒ３）｝・（dv
/dt ） となり、Ｉ１＜Ｉ となってノイズ電流が抑制される。
したがって、１次側ゲート制御装置７及び２次側ゲート
ドライブ装置１１での各電源回路、ドライブ回路が安定
し、誤動作の発生を防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、主として、エレベ
ータ制御装置に用いられるインバータ制御装置に関する
ものである。
ータ制御装置に用いられるインバータ制御装置に関する
ものである。
【０００２】
【従来の技術】図８は、電圧形インバータ制御装置を有
するエレベータ制御装置の主回路構成図である。この図
において、３相交流電源１からの交流電力は整流器２に
より整流された後、平滑コンデンサ３により平滑され
る。インバータ制御装置４は、平滑コンデンサ３により
平滑された直流電力を可変電圧可変周波数の３相交流電
力に変換し、これを３相交流誘導電動機５に出力する。
なお、平滑コンデンサ３に流れる電流は電流検出器６に
より検出されるようになっている。また、インバータ制
御装置４は、バイポーラトランジスタ（ＧＴＲ）、絶縁
ゲート形バイポーラトランジスタ（ＩＧＢＴ）、あるい
はサイリスタ等の半導体により形成されている。そし
て、各相アームはＵ→Ｚ→Ｖ→Ｘ→Ｗ→Ｙの順に反転し
ながらスイッチングされ、ＵとＸ、ＶとＹ、ＷとＺの各
組合せの素子は同時に点弧しないように制御される。
するエレベータ制御装置の主回路構成図である。この図
において、３相交流電源１からの交流電力は整流器２に
より整流された後、平滑コンデンサ３により平滑され
る。インバータ制御装置４は、平滑コンデンサ３により
平滑された直流電力を可変電圧可変周波数の３相交流電
力に変換し、これを３相交流誘導電動機５に出力する。
なお、平滑コンデンサ３に流れる電流は電流検出器６に
より検出されるようになっている。また、インバータ制
御装置４は、バイポーラトランジスタ（ＧＴＲ）、絶縁
ゲート形バイポーラトランジスタ（ＩＧＢＴ）、あるい
はサイリスタ等の半導体により形成されている。そし
て、各相アームはＵ→Ｚ→Ｖ→Ｘ→Ｗ→Ｙの順に反転し
ながらスイッチングされ、ＵとＸ、ＶとＹ、ＷとＺの各
組合せの素子は同時に点弧しないように制御される。
【０００３】図９は、半導体素子としてＩＧＢＴを用い
た場合のゲートドライブ回路の構成図である。この図に
おいて、１次側ゲート制御装置７は、速度制御、電流制
御、又はパルス幅制御（ＰＷＭ制御）を行うものであ
り、ゲート信号点弧用最終ゲート８と、その出力により
入力絶縁装置１３の１次側をドライブするトランジスタ
ドライバ９とを含んでいる。
た場合のゲートドライブ回路の構成図である。この図に
おいて、１次側ゲート制御装置７は、速度制御、電流制
御、又はパルス幅制御（ＰＷＭ制御）を行うものであ
り、ゲート信号点弧用最終ゲート８と、その出力により
入力絶縁装置１３の１次側をドライブするトランジスタ
ドライバ９とを含んでいる。
【０００４】ゲートドライブ装置１１は、１次側ゲート
制御装置７の出力に応じてゲート信号を入力し絶縁する
と共に、これを電流増幅し、ＩＧＢＴ１６にゲート信号
を供給するためのものである。入力絶縁装置（フォトカ
プラ）１３は、１次側ゲート制御装置７とＩＧＢＴ１６
の主回路とを絶縁するために設けられたものであり、２
次側ゲート信号増幅装置１４は、この入力絶縁装置１３
の２次側出力である微少ゲート信号を電流増幅するため
のものである。なお、１０，１２はトランジスタドライ
バ９の電流制限抵抗であり、抵抗１５はＩＧＢＴ１６の
ゲートへ流れる電流を制限するためのゲート抵抗であ
り、１７はＩＧＢＴ１６のゲートへプラス・マイナスの
直流電圧を供給してオン・オフを決定するための２次側
直流平滑コンデンサである。
制御装置７の出力に応じてゲート信号を入力し絶縁する
と共に、これを電流増幅し、ＩＧＢＴ１６にゲート信号
を供給するためのものである。入力絶縁装置（フォトカ
プラ）１３は、１次側ゲート制御装置７とＩＧＢＴ１６
の主回路とを絶縁するために設けられたものであり、２
次側ゲート信号増幅装置１４は、この入力絶縁装置１３
の２次側出力である微少ゲート信号を電流増幅するため
のものである。なお、１０，１２はトランジスタドライ
バ９の電流制限抵抗であり、抵抗１５はＩＧＢＴ１６の
ゲートへ流れる電流を制限するためのゲート抵抗であ
り、１７はＩＧＢＴ１６のゲートへプラス・マイナスの
直流電圧を供給してオン・オフを決定するための２次側
直流平滑コンデンサである。
【０００５】次に、図９の動作を説明する。いま、１次
側ゲート制御装置７の点弧用最終ゲート８からゲート信
号（Ｈ信号）が出力されるとトランジスタドライバ９が
オンとなり、Ｐ１５→入力絶縁装置１３の１次側→電流
制限抵抗１２→電流制限抵抗１０→トランジスタドライ
バ９→ＣＯＭの経路に１次側電流が流れる。これによ
り、入力絶縁装置１３の２次側トランジスタがオンとな
り、２次側ゲート信号増幅装置１４で増幅された２次側
電流が、上側の２次側直流平滑コンデンサ１７の＋側か
ら、２次側ゲート信号増幅装置１４内の上側トランジス
タ→ゲート抵抗１５→ＩＧＢＴ１６のゲート→ＩＧＢＴ
１６のエミッタ→上側の２次側直流平滑コンデンサ１７
の−側の経路を通って流れ込む。そして、ＩＧＢＴ１６
がオンとなる。
側ゲート制御装置７の点弧用最終ゲート８からゲート信
号（Ｈ信号）が出力されるとトランジスタドライバ９が
オンとなり、Ｐ１５→入力絶縁装置１３の１次側→電流
制限抵抗１２→電流制限抵抗１０→トランジスタドライ
バ９→ＣＯＭの経路に１次側電流が流れる。これによ
り、入力絶縁装置１３の２次側トランジスタがオンとな
り、２次側ゲート信号増幅装置１４で増幅された２次側
電流が、上側の２次側直流平滑コンデンサ１７の＋側か
ら、２次側ゲート信号増幅装置１４内の上側トランジス
タ→ゲート抵抗１５→ＩＧＢＴ１６のゲート→ＩＧＢＴ
１６のエミッタ→上側の２次側直流平滑コンデンサ１７
の−側の経路を通って流れ込む。そして、ＩＧＢＴ１６
がオンとなる。
【０００６】
【発明が解決しようとする課題】しかし、ゲートドライ
ブ装置１１は高速スイッチングを行う半導体素子ＩＧＢ
Ｔ１６の主回路に直接接続されているため、dv/dt ノイ
ズが、ＩＧＢＴ１６のエミッタライン→２次側直流平滑
コンデンサ１７の−側→２次側ゲート信号増幅装置１４
→入力絶縁装置１３→１次側電流制限抵抗１２→１次側
電流制限抵抗１０→トランジスタドライバ９の経路を通
って流れ込むことがある。これにより、１次側ゲート制
御装置７又は２次側ゲートドライブ装置１１が誤動作す
る場合があり、この誤動作によって半導体素子を破損し
てしまうことがあった。
ブ装置１１は高速スイッチングを行う半導体素子ＩＧＢ
Ｔ１６の主回路に直接接続されているため、dv/dt ノイ
ズが、ＩＧＢＴ１６のエミッタライン→２次側直流平滑
コンデンサ１７の−側→２次側ゲート信号増幅装置１４
→入力絶縁装置１３→１次側電流制限抵抗１２→１次側
電流制限抵抗１０→トランジスタドライバ９の経路を通
って流れ込むことがある。これにより、１次側ゲート制
御装置７又は２次側ゲートドライブ装置１１が誤動作す
る場合があり、この誤動作によって半導体素子を破損し
てしまうことがあった。
【０００７】本発明は上記事情に鑑みてなされたもので
あり、半導体素子より発生したノイズが２次側ゲート信
号増幅装置等の２次側ドライブ回路を通って１次側ゲー
ト制御装置に侵入することを防止し、１次側又は２次側
のゲートドライブ装置が誤動作しないようにすることを
目的としている。
あり、半導体素子より発生したノイズが２次側ゲート信
号増幅装置等の２次側ドライブ回路を通って１次側ゲー
ト制御装置に侵入することを防止し、１次側又は２次側
のゲートドライブ装置が誤動作しないようにすることを
目的としている。
【０００８】
【課題を解決するための手段】上記課題を解決するため
の手段として、請求項１記載の発明は、正極側スイッチ
ング素子及び負極側スイッチング素子を直列接続してイ
ンバータ主回路のアームの１つを形成し、これら両スイ
ッチング素子をゲート信号に基づき交互にオン・オフさ
せることにより両スイッチング素子の中点から負荷に対
して可変電圧可変周波数の交流電力を供給するものであ
り、前記ゲート信号を、１次側ゲート制御装置から入力
絶縁装置及び２次側ドライブ回路を介して前記両スイッ
チング素子のゲートに出力するようになっているインバ
ータ制御装置において、前記両スイッチング素子の中点
と、前記正極側スイッチング素子の側の２次側ドライブ
回路との間にゲート抵抗を挿入し、前記両スイッチング
素子のスイッチング動作時に、前記中点の電位変動に起
因して発生するノイズ電流が、前記２次側ドライブ回路
に侵入するのを防止するようにした、ことを特徴とす
る。
の手段として、請求項１記載の発明は、正極側スイッチ
ング素子及び負極側スイッチング素子を直列接続してイ
ンバータ主回路のアームの１つを形成し、これら両スイ
ッチング素子をゲート信号に基づき交互にオン・オフさ
せることにより両スイッチング素子の中点から負荷に対
して可変電圧可変周波数の交流電力を供給するものであ
り、前記ゲート信号を、１次側ゲート制御装置から入力
絶縁装置及び２次側ドライブ回路を介して前記両スイッ
チング素子のゲートに出力するようになっているインバ
ータ制御装置において、前記両スイッチング素子の中点
と、前記正極側スイッチング素子の側の２次側ドライブ
回路との間にゲート抵抗を挿入し、前記両スイッチング
素子のスイッチング動作時に、前記中点の電位変動に起
因して発生するノイズ電流が、前記２次側ドライブ回路
に侵入するのを防止するようにした、ことを特徴とす
る。
【０００９】請求項２記載の発明は、請求項１記載の発
明において、前記インバータ主回路のアームの１つは、
並列接続された複数の正極側スイッチング素子と、並列
接続された複数の負極側スイッチング素子とにより形成
されており、前記正極側スイッチング素子のゲート端子
及び中点側接続端子と、前記２次側ドライブ回路との間
にループ電流抑制用インダクタンスを挿入し、前記並列
接続された各正極側スイッチング素子間に存在するイン
ダクタンスに起因して発生し且つ電位の高い側のスイッ
チング素子の中点接続部から電位の低い側のスイッチン
グ素子の中点接続部に向かうループ電流を抑制するよう
にした、ことを特徴とする。
明において、前記インバータ主回路のアームの１つは、
並列接続された複数の正極側スイッチング素子と、並列
接続された複数の負極側スイッチング素子とにより形成
されており、前記正極側スイッチング素子のゲート端子
及び中点側接続端子と、前記２次側ドライブ回路との間
にループ電流抑制用インダクタンスを挿入し、前記並列
接続された各正極側スイッチング素子間に存在するイン
ダクタンスに起因して発生し且つ電位の高い側のスイッ
チング素子の中点接続部から電位の低い側のスイッチン
グ素子の中点接続部に向かうループ電流を抑制するよう
にした、ことを特徴とする。
【００１０】請求項３記載の発明は、請求項１記載の発
明において、前記インバータ主回路のアームの１つは、
並列接続された複数の正極側スイッチング素子と、並列
接続された複数の負極側スイッチング素子とにより形成
されており、前記正極側スイッチング素子の中点側接続
端子と、前記２次側ドライブ回路との間にループ電流抑
制用抵抗を挿入し、前記並列接続された各正極側スイッ
チング素子間に存在するインダクタンスに起因して発生
し且つ電位の高い側のスイッチング素子の中点接続部か
ら電位の低い側のスイッチング素子の中点接続部に向か
うループ電流を抑制するようにした、ことを特徴とす
る。
明において、前記インバータ主回路のアームの１つは、
並列接続された複数の正極側スイッチング素子と、並列
接続された複数の負極側スイッチング素子とにより形成
されており、前記正極側スイッチング素子の中点側接続
端子と、前記２次側ドライブ回路との間にループ電流抑
制用抵抗を挿入し、前記並列接続された各正極側スイッ
チング素子間に存在するインダクタンスに起因して発生
し且つ電位の高い側のスイッチング素子の中点接続部か
ら電位の低い側のスイッチング素子の中点接続部に向か
うループ電流を抑制するようにした、ことを特徴とす
る。
【００１１】請求項４記載の発明は、請求項１記載の発
明において、前記インバータ主回路のアームの１つは、
並列接続された複数の正極側スイッチング素子と、並列
接続された複数の負極側スイッチング素子とにより形成
されており、前記正極側スイッチング素子のゲート端子
と中点側接続端子との間に、このスイッチング素子の内
部容量にほぼ等しい容量のコンデンサを接続して、ゲー
ト端子及びスイッチング端子間の電圧を安定化させ、前
記並列接続された各正極側スイッチング素子間に存在す
るインダクタンスに起因して発生し且つ電位の高い側の
スイッチング素子の中点接続部から電位の低い側のスイ
ッチング素子の中点接続部に向かうループ電流を抑制す
るようにした、ことを特徴とする。
明において、前記インバータ主回路のアームの１つは、
並列接続された複数の正極側スイッチング素子と、並列
接続された複数の負極側スイッチング素子とにより形成
されており、前記正極側スイッチング素子のゲート端子
と中点側接続端子との間に、このスイッチング素子の内
部容量にほぼ等しい容量のコンデンサを接続して、ゲー
ト端子及びスイッチング端子間の電圧を安定化させ、前
記並列接続された各正極側スイッチング素子間に存在す
るインダクタンスに起因して発生し且つ電位の高い側の
スイッチング素子の中点接続部から電位の低い側のスイ
ッチング素子の中点接続部に向かうループ電流を抑制す
るようにした、ことを特徴とする。
【００１２】請求項５記載の発明は、請求項１記載の発
明において、前記インバータ主回路は多相用の回路であ
り、各相のアームの１つは、並列接続された複数の正極
側スイッチング素子と、並列接続された複数の負極側ス
イッチング素子とにより形成されており、ある一の相と
他の相の各正極側スイッチング素子の正極ライン側端子
同士を接続線により個別に接続すると共に、その負極ラ
イン側端子同士も接続線により個別に接続し前記並列接
続された各正極側スイッチング素子間に存在するインダ
クタンスに起因して発生し且つ電位の高い側のスイッチ
ング素子の中点接続部から電位の低い側のスイッチング
素子の中点接続部に向かうループ電流を、前記接続線に
分流させることにより抑制するようにした、ことを特徴
とする。
明において、前記インバータ主回路は多相用の回路であ
り、各相のアームの１つは、並列接続された複数の正極
側スイッチング素子と、並列接続された複数の負極側ス
イッチング素子とにより形成されており、ある一の相と
他の相の各正極側スイッチング素子の正極ライン側端子
同士を接続線により個別に接続すると共に、その負極ラ
イン側端子同士も接続線により個別に接続し前記並列接
続された各正極側スイッチング素子間に存在するインダ
クタンスに起因して発生し且つ電位の高い側のスイッチ
ング素子の中点接続部から電位の低い側のスイッチング
素子の中点接続部に向かうループ電流を、前記接続線に
分流させることにより抑制するようにした、ことを特徴
とする。
【００１３】
【発明の実施の形態】図１は第１の実施形態の構成図で
ある。この図において、正極側の半導体素子であるＩＧ
ＢＴ２０のゲートにはゲート抵抗１９が接続されてお
り、２次側ゲート信号増幅装置１４からの電流が制限さ
れるようになっている。１８は２次側でのゲート信号を
作成するための２次側ゲート信号作成装置であり、２１
はＩＧＢＴ２０のオン・オフを決定するゲートに対して
プラス・マイナスの直流電圧を供給する２つの２次側直
流平滑コンデンサである。これら２次側ゲート信号増幅
装置１４、２次側ゲート信号作成装置１８、及び２次側
直流平滑コンデンサ２１により２次側ドライブ回路２３
が構成されている。そして、ＩＧＢＴ２０のエミッタと
２つの２次側直流平滑コンデンサ２１の共通接続点との
間にはゲート抵抗２２が接続されている。このゲート抵
抗２２は、ＩＧＢＴ２０のスイッチング時にdv/dt によ
り発生するエミッタラインへのノイズ電流を制限するた
めのものである。
ある。この図において、正極側の半導体素子であるＩＧ
ＢＴ２０のゲートにはゲート抵抗１９が接続されてお
り、２次側ゲート信号増幅装置１４からの電流が制限さ
れるようになっている。１８は２次側でのゲート信号を
作成するための２次側ゲート信号作成装置であり、２１
はＩＧＢＴ２０のオン・オフを決定するゲートに対して
プラス・マイナスの直流電圧を供給する２つの２次側直
流平滑コンデンサである。これら２次側ゲート信号増幅
装置１４、２次側ゲート信号作成装置１８、及び２次側
直流平滑コンデンサ２１により２次側ドライブ回路２３
が構成されている。そして、ＩＧＢＴ２０のエミッタと
２つの２次側直流平滑コンデンサ２１の共通接続点との
間にはゲート抵抗２２が接続されている。このゲート抵
抗２２は、ＩＧＢＴ２０のスイッチング時にdv/dt によ
り発生するエミッタラインへのノイズ電流を制限するた
めのものである。
【００１４】また、負極側の半導体素子であるＩＧＢＴ
２５のゲートにもゲート抵抗２４が接続されており、２
次側ドライブ回路２３からの電流が制限されるようにな
っている。負極側の２次側ドライブ回路２３も正極側の
２次ドライブ回路２３と同様の構成であり、２次側ゲー
ト信号増幅装置１４、２次側ゲート信号作成装置１８、
及び２次側直流平滑コンデンサ２１を有している。図１
に示したように、ＩＧＢＴ２０，２５のうち正極側のＩ
ＧＢＴ２０についてのみエミッタラインにゲート抵抗２
２が接続されている。２つのゲート抵抗１９の各抵抗値
をＲ１，Ｒ２とし、ゲート抵抗２２の抵抗値をＲ３とし
た場合に、Ｒ３の値は極力大きいほうが効果は大きくな
るが、この実施形態の場合は、Ｒ３がＲ１＋Ｒ２に略等
しいものとする。
２５のゲートにもゲート抵抗２４が接続されており、２
次側ドライブ回路２３からの電流が制限されるようにな
っている。負極側の２次側ドライブ回路２３も正極側の
２次ドライブ回路２３と同様の構成であり、２次側ゲー
ト信号増幅装置１４、２次側ゲート信号作成装置１８、
及び２次側直流平滑コンデンサ２１を有している。図１
に示したように、ＩＧＢＴ２０，２５のうち正極側のＩ
ＧＢＴ２０についてのみエミッタラインにゲート抵抗２
２が接続されている。２つのゲート抵抗１９の各抵抗値
をＲ１，Ｒ２とし、ゲート抵抗２２の抵抗値をＲ３とし
た場合に、Ｒ３の値は極力大きいほうが効果は大きくな
るが、この実施形態の場合は、Ｒ３がＲ１＋Ｒ２に略等
しいものとする。
【００１５】次に、図１の動作を図２を参照して説明す
る。図２において、２６は１次側ゲート制御装置７へ制
御電源を供給する制御用電源装置である。Ｃ１は電源装
置２６のコモン端子とアースとの間に接続された接地コ
ンデンサ、Ｃ２は入力絶縁装置（フォトカプラ）１３の
１次- ２次間に存在する浮遊容量、Ｃ３は主回路である
負荷回路と対地との間に存在する浮遊容量、Ｃ４は１次
側ゲート制御装置７内の電源を平滑する平滑コンデンサ
である。２７は、主回路の正極側（Ｐ）と負極側（Ｎ）
との間に接続される平滑コンデンサである。
る。図２において、２６は１次側ゲート制御装置７へ制
御電源を供給する制御用電源装置である。Ｃ１は電源装
置２６のコモン端子とアースとの間に接続された接地コ
ンデンサ、Ｃ２は入力絶縁装置（フォトカプラ）１３の
１次- ２次間に存在する浮遊容量、Ｃ３は主回路である
負荷回路と対地との間に存在する浮遊容量、Ｃ４は１次
側ゲート制御装置７内の電源を平滑する平滑コンデンサ
である。２７は、主回路の正極側（Ｐ）と負極側（Ｎ）
との間に接続される平滑コンデンサである。
【００１６】いま、点弧用最終ゲート８からオン信号又
はオフ信号が出力されると、図９で説明したように、正
極側ＩＧＢＴ２０がオン・オフ制御される。また、負極
側ＩＧＢＴ２５も、同様に、一定のデッドタイムを介し
てオン・オフ制御される。このように、主回路のＩＧＢ
Ｔがオン・オフすると、主回路の負荷回路の各相Ｕ，
Ｖ，Ｗにおいて、ＩＧＢＴのスイッチング時間に同期し
た電位変動が生じ、dv/dt ノイズが発生する。ただし、
正極側ＩＧＢＴ２０のコレクタと負極側ＩＧＢＴ２５の
エミッタとの間はコンデンサ２７によりクランプされて
いるため、この間における電位変動は発生しない。
はオフ信号が出力されると、図９で説明したように、正
極側ＩＧＢＴ２０がオン・オフ制御される。また、負極
側ＩＧＢＴ２５も、同様に、一定のデッドタイムを介し
てオン・オフ制御される。このように、主回路のＩＧＢ
Ｔがオン・オフすると、主回路の負荷回路の各相Ｕ，
Ｖ，Ｗにおいて、ＩＧＢＴのスイッチング時間に同期し
た電位変動が生じ、dv/dt ノイズが発生する。ただし、
正極側ＩＧＢＴ２０のコレクタと負極側ＩＧＢＴ２５の
エミッタとの間はコンデンサ２７によりクランプされて
いるため、この間における電位変動は発生しない。
【００１７】負荷回路にdv/dt ノイズが発生すると、図
２の１点鎖線で示したように、フォトカプラ１３の２次
側エミッタ回路→浮遊容量Ｃ２→Ｐ１５→平滑コンデン
サＣ４→接地コンデンサＣ１→アース→浮遊容量Ｃ３、
の経路を通ってノイズ電流Ｉが流れる。Ｃ３，Ｃ２，Ｃ
４，Ｃ１、その他電線抵抗も含めた総合インピダンスを
Ｚとし、dv/dt ＝Ｅとすると、ゲート抵抗２２を付加し
ていない場合のノイズ電流Ｉの大きさは、 Ｉ＝Ｅ／Ｚ＝（１／Ｚ）・（dv/dt ） となる。
２の１点鎖線で示したように、フォトカプラ１３の２次
側エミッタ回路→浮遊容量Ｃ２→Ｐ１５→平滑コンデン
サＣ４→接地コンデンサＣ１→アース→浮遊容量Ｃ３、
の経路を通ってノイズ電流Ｉが流れる。Ｃ３，Ｃ２，Ｃ
４，Ｃ１、その他電線抵抗も含めた総合インピダンスを
Ｚとし、dv/dt ＝Ｅとすると、ゲート抵抗２２を付加し
ていない場合のノイズ電流Ｉの大きさは、 Ｉ＝Ｅ／Ｚ＝（１／Ｚ）・（dv/dt ） となる。
【００１８】しかし、ゲート抵抗２２を付加した場合、
総合インピダンスはＺ＋Ｒ３となるので、この時のノイ
ズ電流Ｉ１は、 Ｉ１＝Ｅ／（Ｚ＋Ｒ３）＝｛１／（Ｚ＋Ｒ３）｝・（dv
/dt ） となり、Ｉ１＜Ｉ となってノイズ電流が抑制される。
したがって、１次側ゲート制御装置７及び２次側ゲート
ドライブ装置１１での各電源回路、ドライブ回路が安定
し、誤動作の発生を防ぐことができる。すなわち、主回
路のＩＧＢＴスイッチングノイズdv/dt がドライブ回路
へ侵入することが抑制され、ノイズが低減されることに
なる。
総合インピダンスはＺ＋Ｒ３となるので、この時のノイ
ズ電流Ｉ１は、 Ｉ１＝Ｅ／（Ｚ＋Ｒ３）＝｛１／（Ｚ＋Ｒ３）｝・（dv
/dt ） となり、Ｉ１＜Ｉ となってノイズ電流が抑制される。
したがって、１次側ゲート制御装置７及び２次側ゲート
ドライブ装置１１での各電源回路、ドライブ回路が安定
し、誤動作の発生を防ぐことができる。すなわち、主回
路のＩＧＢＴスイッチングノイズdv/dt がドライブ回路
へ侵入することが抑制され、ノイズが低減されることに
なる。
【００１９】上記した本実施形態によれば、ＩＧＢＴ等
の高速スイッチング半導体素子のスイッチング時におけ
るdv/dt ノイズに対し、半導体素子のドライブ回路の＋
側及び−側にそれぞれ抵抗等のインピダンス素子を挿入
する構成としているので、スイッチングにより発生した
dv/dt ノイズが２次側ドライブ回路から１次側ドライブ
回路へ侵入するのを防ぐことができる。したがって、各
電源回路及びドライブ回路の安定化を図ることができ、
ドライブ回路の誤動作の発生を防ぐことができる。
の高速スイッチング半導体素子のスイッチング時におけ
るdv/dt ノイズに対し、半導体素子のドライブ回路の＋
側及び−側にそれぞれ抵抗等のインピダンス素子を挿入
する構成としているので、スイッチングにより発生した
dv/dt ノイズが２次側ドライブ回路から１次側ドライブ
回路へ侵入するのを防ぐことができる。したがって、各
電源回路及びドライブ回路の安定化を図ることができ、
ドライブ回路の誤動作の発生を防ぐことができる。
【００２０】次に、第２の実施形態につき説明する。本
実施形態は、図１におけるＩＧＢＴ２０又はＩＧＢＴ２
５が、並列接続された複数のＩＧＢＴにより構成されて
いる場合に発生するループ電流を抑制しようとするもの
である。すなわち、図３は、３つの半導体素子ＩＧＢＴ
１，２，３が並列接続されたいわゆる３パラ接続構成の
主回路を示したものである。この図において、Ｌ１は主
回路ＵラインにおけるＩＧＢＴ１，２間のインダクタン
スを、Ｌ２はＩＧＢＴ２，３間のインダクタンスを、Ｌ
３は負荷端子とＩＧＢＴ３との間のインダクタンスをそ
れぞれ示している。
実施形態は、図１におけるＩＧＢＴ２０又はＩＧＢＴ２
５が、並列接続された複数のＩＧＢＴにより構成されて
いる場合に発生するループ電流を抑制しようとするもの
である。すなわち、図３は、３つの半導体素子ＩＧＢＴ
１，２，３が並列接続されたいわゆる３パラ接続構成の
主回路を示したものである。この図において、Ｌ１は主
回路ＵラインにおけるＩＧＢＴ１，２間のインダクタン
スを、Ｌ２はＩＧＢＴ２，３間のインダクタンスを、Ｌ
３は負荷端子とＩＧＢＴ３との間のインダクタンスをそ
れぞれ示している。
【００２１】図３において、２次側ドライブ回路２３か
ら点弧信号が出力されると、各ＩＧＢＴ１，２，３は同
時に点弧し、電流Ｉ１が各ＩＧＢＴに流れて負荷端子Ｕ
側に負荷電流が供給される。この時、各主回路Ｕライン
を見てみると、インダクタンス部Ｌ１には電流Ｉ１が、
インダクタンス部Ｌ２には電流２Ｉ１が、インダクタン
ス部Ｌ３には電流３Ｉ１が流れている。そして、電流が
変化している間は、各インダクタンス部にそれぞれ、Ｅ
Ｌ１＝−Ｌ１・（di/dt)、ＥＬ２＝−２Ｌ２・（di/dt
）、ＥＬ３＝−３Ｌ３・（d ｉ/dt ）なる電圧が発生
している。したがって、ＩＧＢＴ１のエミッタ部とＩＧ
ＢＴ３のエミッタ部との間には、▽Ｅ＝ＥＬ３−ＥＬ１
の電位差が発生し、矢印で示すようなループ電流Ｉ２が
各ＩＧＢＴのエミッタ信号ラインを通って流れることに
なる。
ら点弧信号が出力されると、各ＩＧＢＴ１，２，３は同
時に点弧し、電流Ｉ１が各ＩＧＢＴに流れて負荷端子Ｕ
側に負荷電流が供給される。この時、各主回路Ｕライン
を見てみると、インダクタンス部Ｌ１には電流Ｉ１が、
インダクタンス部Ｌ２には電流２Ｉ１が、インダクタン
ス部Ｌ３には電流３Ｉ１が流れている。そして、電流が
変化している間は、各インダクタンス部にそれぞれ、Ｅ
Ｌ１＝−Ｌ１・（di/dt)、ＥＬ２＝−２Ｌ２・（di/dt
）、ＥＬ３＝−３Ｌ３・（d ｉ/dt ）なる電圧が発生
している。したがって、ＩＧＢＴ１のエミッタ部とＩＧ
ＢＴ３のエミッタ部との間には、▽Ｅ＝ＥＬ３−ＥＬ１
の電位差が発生し、矢印で示すようなループ電流Ｉ２が
各ＩＧＢＴのエミッタ信号ラインを通って流れることに
なる。
【００２２】この電位差▽Ｅが発生した瞬間は、ＩＧＢ
Ｔ３のエミッタラインの電位が等価的に持ち上がった状
態となり、また、ＩＧＢＴ３のゲート・エミッタ間電圧
が低下した状態となる。そして、この電位差▽Ｅが大き
い場合、ＩＧＢＴ３は、オンの状態であってもゲート・
エミッタ間電圧の低下によりオフになってしまう場合が
ある。
Ｔ３のエミッタラインの電位が等価的に持ち上がった状
態となり、また、ＩＧＢＴ３のゲート・エミッタ間電圧
が低下した状態となる。そして、この電位差▽Ｅが大き
い場合、ＩＧＢＴ３は、オンの状態であってもゲート・
エミッタ間電圧の低下によりオフになってしまう場合が
ある。
【００２３】図４は、このような不具合を防止するため
の第２の実施形態の要部構成を示す回路図である。この
図において、ＬＸは、２次側ドライブ回路２３と各ＩＧ
ＢＴ１，２，３のゲート・エミッタとの間に挿入された
インダクタンスであり、通常、ゲート信号に対する遅れ
を防止するためにゲート線及びエミッタ線の双方に一緒
に挿入するようにしている。そして、ＩＧＢＴのそれぞ
れのゲート回路にインダクタンスＬＸを挿入するため
に、各ＩＧＢＴのエミッタ端子同士の接続を行わずに、
２次側ドライブ回路２３の近辺よりそれぞれ独立したツ
イスト線で各ＩＧＢＴのゲート及びエミッタに接続する
構成としてある。
の第２の実施形態の要部構成を示す回路図である。この
図において、ＬＸは、２次側ドライブ回路２３と各ＩＧ
ＢＴ１，２，３のゲート・エミッタとの間に挿入された
インダクタンスであり、通常、ゲート信号に対する遅れ
を防止するためにゲート線及びエミッタ線の双方に一緒
に挿入するようにしている。そして、ＩＧＢＴのそれぞ
れのゲート回路にインダクタンスＬＸを挿入するため
に、各ＩＧＢＴのエミッタ端子同士の接続を行わずに、
２次側ドライブ回路２３の近辺よりそれぞれ独立したツ
イスト線で各ＩＧＢＴのゲート及びエミッタに接続する
構成としてある。
【００２４】このような構成とすれば、上記の電位差▽
Ｅが発生しても、ループ電流は２つのインダクタンスＬ
Ｘを通過するので、このループ電流を大幅に減衰させる
ことができる。すなわち、図３におけるループ電流をＩ
２、図４におけるループ電流をＩ３とすると、 Ｉ２＝▽Ｅ／（Ｌ１＋Ｌ２）、Ｉ３＝▽Ｅ／（２ＬＸ＋
Ｌ１＋Ｌ２） となる。上記の式より、Ｉ３＜Ｉ２となり、ループ電流
が減少してゲート信号の安定化が図られていることがわ
かる。
Ｅが発生しても、ループ電流は２つのインダクタンスＬ
Ｘを通過するので、このループ電流を大幅に減衰させる
ことができる。すなわち、図３におけるループ電流をＩ
２、図４におけるループ電流をＩ３とすると、 Ｉ２＝▽Ｅ／（Ｌ１＋Ｌ２）、Ｉ３＝▽Ｅ／（２ＬＸ＋
Ｌ１＋Ｌ２） となる。上記の式より、Ｉ３＜Ｉ２となり、ループ電流
が減少してゲート信号の安定化が図られていることがわ
かる。
【００２５】なお、図２において説明したdv/dt ノイズ
に基づくノイズ電流ＩもこのインダクタンスＬＸを少な
くとも１個は通過するので、このノイズ電流の大幅な減
衰効果についても期待できる。この場合のノイズ電流を
Ｉ４とすると、 Ｉ４＝Ｅ／（Ｚ＋ＬＸ）＝｛１／（Ｚ＋ＬＸ）｝・（dv
/dt ） となり、Ｉ４＜Ｉ となって、ノイズ電流が大幅に減衰
されていることがわかる。
に基づくノイズ電流ＩもこのインダクタンスＬＸを少な
くとも１個は通過するので、このノイズ電流の大幅な減
衰効果についても期待できる。この場合のノイズ電流を
Ｉ４とすると、 Ｉ４＝Ｅ／（Ｚ＋ＬＸ）＝｛１／（Ｚ＋ＬＸ）｝・（dv
/dt ） となり、Ｉ４＜Ｉ となって、ノイズ電流が大幅に減衰
されていることがわかる。
【００２６】上記したように、パラ接続されたＩＧＢＴ
のゲート駆動回路に対し、各ＩＧＢＴより独立にゲート
・エミッタ線を接続し各ゲート・エミッタ線にインダク
タンスを貫通させるか又は２ターン以上巻き付けたイン
ダクタンスを挿入する構成としたので、主回路ラインに
発生した電位差に起因するループ電流を抑制し、ゲート
信号ラインの安定化を図ることができる。したがって、
ゲート信号波形の乱れに伴う誤動作を防止することがで
きる。また、２次側ゲート回路より１次側ゲート回路に
流れ込む、dv/dt ノイズに起因するノイズ電流について
も、このインダクタンスＬＸにより減衰させることがで
きるので、１次側及び２次側の各電源回路及びドライブ
回路を安定化することができ、ゲート信号の誤動作を防
止することができる。
のゲート駆動回路に対し、各ＩＧＢＴより独立にゲート
・エミッタ線を接続し各ゲート・エミッタ線にインダク
タンスを貫通させるか又は２ターン以上巻き付けたイン
ダクタンスを挿入する構成としたので、主回路ラインに
発生した電位差に起因するループ電流を抑制し、ゲート
信号ラインの安定化を図ることができる。したがって、
ゲート信号波形の乱れに伴う誤動作を防止することがで
きる。また、２次側ゲート回路より１次側ゲート回路に
流れ込む、dv/dt ノイズに起因するノイズ電流について
も、このインダクタンスＬＸにより減衰させることがで
きるので、１次側及び２次側の各電源回路及びドライブ
回路を安定化することができ、ゲート信号の誤動作を防
止することができる。
【００２７】図５は第３の実施形態の要部構成を示す回
路図である。第２の実施形態では、各ＩＧＢＴのゲート
・エミッタ線にインダクタンスＬＸを挿入することによ
りループ電流を抑制していたが、本実施形態は各ＩＧＢ
Ｔのゲート及びエミッタに抵抗を付加することによりル
ープ電流を抑制しようとするものである。すなわち、Ｉ
ＧＢＴ１，２，３の各ゲートに抵抗Ｒ４１，Ｒ５１，Ｒ
６１を接続すると共に、ＩＧＢＴ１，２，３の各エミッ
タに抵抗Ｒ４２，Ｒ５２，Ｒ６２を接続してある。ここ
で、Ｒ４１＝Ｒ５１＝Ｒ６１ である。Ｒ４２，Ｒ５
２，Ｒ６２については、その値が極力大きい方が抑制効
果が大きくなるが、ここでは、Ｒ４１＝Ｒ４２、Ｒ５１
＝Ｒ５２、Ｒ６１＝Ｒ６２ としてある。
路図である。第２の実施形態では、各ＩＧＢＴのゲート
・エミッタ線にインダクタンスＬＸを挿入することによ
りループ電流を抑制していたが、本実施形態は各ＩＧＢ
Ｔのゲート及びエミッタに抵抗を付加することによりル
ープ電流を抑制しようとするものである。すなわち、Ｉ
ＧＢＴ１，２，３の各ゲートに抵抗Ｒ４１，Ｒ５１，Ｒ
６１を接続すると共に、ＩＧＢＴ１，２，３の各エミッ
タに抵抗Ｒ４２，Ｒ５２，Ｒ６２を接続してある。ここ
で、Ｒ４１＝Ｒ５１＝Ｒ６１ である。Ｒ４２，Ｒ５
２，Ｒ６２については、その値が極力大きい方が抑制効
果が大きくなるが、ここでは、Ｒ４１＝Ｒ４２、Ｒ５１
＝Ｒ５２、Ｒ６１＝Ｒ６２ としてある。
【００２８】図５において、スイッチング時のループ電
流をＩ５、ノイズ電流をＩ６とすると、 Ｉ５＝▽Ｅ／（Ｌ１＋Ｌ２＋Ｒ４２＋Ｒ６２） Ｉ６＝▽Ｅ／（Ｚ＋Ｒ４２）＝｛１／（Ｚ＋Ｒ４２）｝
・（dv/dt ） となる。この式より、ループ電流及びノイズ電流の双方
が減少していることがわかる。
流をＩ５、ノイズ電流をＩ６とすると、 Ｉ５＝▽Ｅ／（Ｌ１＋Ｌ２＋Ｒ４２＋Ｒ６２） Ｉ６＝▽Ｅ／（Ｚ＋Ｒ４２）＝｛１／（Ｚ＋Ｒ４２）｝
・（dv/dt ） となる。この式より、ループ電流及びノイズ電流の双方
が減少していることがわかる。
【００２９】図４及び図５の構成では、主回路の正極側
（Ｐ側）に接続されたＩＧＢＴのみに対し、インダクタ
ンスＬＸや抵抗Ｒ４２，Ｒ５２，Ｒ６２を付加すること
を想定しているが、負極側に接続されたＩＧＢＴに対し
ても付加する構成とすれば、この負極側のループ電流に
ついても抑制することが可能となる。
（Ｐ側）に接続されたＩＧＢＴのみに対し、インダクタ
ンスＬＸや抵抗Ｒ４２，Ｒ５２，Ｒ６２を付加すること
を想定しているが、負極側に接続されたＩＧＢＴに対し
ても付加する構成とすれば、この負極側のループ電流に
ついても抑制することが可能となる。
【００３０】図６は第４の実施形態の要部構成を示す回
路図である。本実施形態では、ＩＧＢＴ１，２，３の各
ゲート・エミッタ間にコンデンサＣ４１，Ｃ５１，Ｃ６
１を接続した構成としてある。これらのコンデンサの容
量は、ＩＧＢＴ内部に有する容量とほぼ等しくなるよう
に選定されるものとする。
路図である。本実施形態では、ＩＧＢＴ１，２，３の各
ゲート・エミッタ間にコンデンサＣ４１，Ｃ５１，Ｃ６
１を接続した構成としてある。これらのコンデンサの容
量は、ＩＧＢＴ内部に有する容量とほぼ等しくなるよう
に選定されるものとする。
【００３１】図６において、ドライブ回路２３から点弧
信号が出力されると、各ＩＧＢＴ１，２，３が同時に点
弧し、ループ電流Ｉ２が各ＩＧＢＴのエミッタ信号ライ
ンを通って流れることは、図３の場合と同様である。し
かし、ループ電流Ｉ２が流れる瞬間の各ＩＧＢＴのエミ
ッタラインの電位変動に対し、コンデンサＣ４１，Ｃ５
１，Ｃ６１が設けられているので、ゲート・エミッタ間
の電圧は変動しにくくなっており、その結果、安定した
ゲート・エミッタ波形が得られることになる。すなわ
ち、図６の構成によれば、エミッタライン間のループ電
流Ｉ２に起因するゲート・エミッタ間の電圧変動が抑制
され、ＩＧＢＴの誤動作を防止することができる。
信号が出力されると、各ＩＧＢＴ１，２，３が同時に点
弧し、ループ電流Ｉ２が各ＩＧＢＴのエミッタ信号ライ
ンを通って流れることは、図３の場合と同様である。し
かし、ループ電流Ｉ２が流れる瞬間の各ＩＧＢＴのエミ
ッタラインの電位変動に対し、コンデンサＣ４１，Ｃ５
１，Ｃ６１が設けられているので、ゲート・エミッタ間
の電圧は変動しにくくなっており、その結果、安定した
ゲート・エミッタ波形が得られることになる。すなわ
ち、図６の構成によれば、エミッタライン間のループ電
流Ｉ２に起因するゲート・エミッタ間の電圧変動が抑制
され、ＩＧＢＴの誤動作を防止することができる。
【００３２】なお、本実施形態においても、主回路の正
極側（Ｐ側）に接続されたＩＧＢＴのみに対し、コンデ
ンサＣ４１，Ｃ５１，Ｃ６１を付加することを想定して
いるが、負極側に接続されたＩＧＢＴに対しても付加す
る構成とすれば、この負極側のループ電流についても抑
制することが可能となる。
極側（Ｐ側）に接続されたＩＧＢＴのみに対し、コンデ
ンサＣ４１，Ｃ５１，Ｃ６１を付加することを想定して
いるが、負極側に接続されたＩＧＢＴに対しても付加す
る構成とすれば、この負極側のループ電流についても抑
制することが可能となる。
【００３３】図５は第５の実施形態の要部構成を示す回
路図であり、主回路のＵ相が３パラ、Ｖ相が３パラで、
別ユニットを構成する場合を示している。Ｕ相及びＶ相
の正極側（Ｐ側）には、それぞれスイッチング素子（Ｉ
ＧＢＴ）Ｑ１１，Ｑ１２，Ｑ１３，Ｑ３１，Ｑ３２，Ｑ
３３のコレクタが接続されており、また、Ｕ相及びＶ相
の負極側（Ｎ側）には、それぞれスイッチング素子Ｑ４
１，Ｑ４２，Ｑ４３，Ｑ６１，Ｑ６２，Ｑ６３のエミッ
タが接続されている。これら正極回路及び負極回路は、
平滑コンデンサ２７の＋側端子及び−側端子に接続され
ている。そして、各正極側スイッチング素子のコレクタ
同士、及び各負極側スイッチング素子のエミッタ同士
が、新たに追加された接続線Ｓ１〜Ｓ６により接続され
ている。このような構成によっても、図３で説明したル
ープ電流Ｉ２に起因するゲート波形の乱れを抑制するこ
とができる。
路図であり、主回路のＵ相が３パラ、Ｖ相が３パラで、
別ユニットを構成する場合を示している。Ｕ相及びＶ相
の正極側（Ｐ側）には、それぞれスイッチング素子（Ｉ
ＧＢＴ）Ｑ１１，Ｑ１２，Ｑ１３，Ｑ３１，Ｑ３２，Ｑ
３３のコレクタが接続されており、また、Ｕ相及びＶ相
の負極側（Ｎ側）には、それぞれスイッチング素子Ｑ４
１，Ｑ４２，Ｑ４３，Ｑ６１，Ｑ６２，Ｑ６３のエミッ
タが接続されている。これら正極回路及び負極回路は、
平滑コンデンサ２７の＋側端子及び−側端子に接続され
ている。そして、各正極側スイッチング素子のコレクタ
同士、及び各負極側スイッチング素子のエミッタ同士
が、新たに追加された接続線Ｓ１〜Ｓ６により接続され
ている。このような構成によっても、図３で説明したル
ープ電流Ｉ２に起因するゲート波形の乱れを抑制するこ
とができる。
【００３４】上記の接続線Ｓ１〜Ｓ６が追加されていな
い構成を考えてみると、例えば、Ｕ相の負極側スイッチ
ング素子Ｑ４１，Ｑ４２，Ｑ４３がオンした時に、Ｎ側
主回路を通ってコンデンサ２７の−側端子まで主回路電
流が流れ、スイッチングの瞬間はループ電流によってゲ
ート波形に乱れが生じることになる。しかし、接続線Ｓ
１〜Ｓ６が追加されている構成では、コンデンサ２７の
−側端子まで流れる主回路電流を抑制することができ、
ゲート波形の乱れを低減することができる。
い構成を考えてみると、例えば、Ｕ相の負極側スイッチ
ング素子Ｑ４１，Ｑ４２，Ｑ４３がオンした時に、Ｎ側
主回路を通ってコンデンサ２７の−側端子まで主回路電
流が流れ、スイッチングの瞬間はループ電流によってゲ
ート波形に乱れが生じることになる。しかし、接続線Ｓ
１〜Ｓ６が追加されている構成では、コンデンサ２７の
−側端子まで流れる主回路電流を抑制することができ、
ゲート波形の乱れを低減することができる。
【００３５】例えば、スイッチング素子Ｑ４３におい
て、そのエミッタ電流Ｉ４３は、主回路Ｎラインを流れ
る電流Ｉ４３ａと、接続線Ｓ６を流れる電流Ｉ４３ｂと
に分流して、コンデンサ２７の−側端子に流れ込むこと
になる。同様の現象はスイッチング素子Ｑ４１，Ｑ４２
においても発生している。これは、主回路Ｎラインを流
れる主回路電流が、追加された接続線側に分流された分
だけ減少していることを意味している。つまり、負極側
Ｕ端子より流入する主回路電流は同じであるが、主回路
Ｎラインを流れる電流が等価的に減少していることにな
るので、スイッチング素子Ｑ４３，Ｑ４１の各エミッタ
間の電位差が小さくなってループ電流が減少し、ゲート
波形の改善を図れることになる。
て、そのエミッタ電流Ｉ４３は、主回路Ｎラインを流れ
る電流Ｉ４３ａと、接続線Ｓ６を流れる電流Ｉ４３ｂと
に分流して、コンデンサ２７の−側端子に流れ込むこと
になる。同様の現象はスイッチング素子Ｑ４１，Ｑ４２
においても発生している。これは、主回路Ｎラインを流
れる主回路電流が、追加された接続線側に分流された分
だけ減少していることを意味している。つまり、負極側
Ｕ端子より流入する主回路電流は同じであるが、主回路
Ｎラインを流れる電流が等価的に減少していることにな
るので、スイッチング素子Ｑ４３，Ｑ４１の各エミッタ
間の電位差が小さくなってループ電流が減少し、ゲート
波形の改善を図れることになる。
【００３６】なお、図７の例では、Ｕ相及びＶ相間の主
回路Ｐライン同士及び主回路Ｎライン同士を、追加した
接続線により接続した構成を示したが、相間の接続に限
らず同電位の回路であればどこに対しても、追加した接
続線により接続することができる。
回路Ｐライン同士及び主回路Ｎライン同士を、追加した
接続線により接続した構成を示したが、相間の接続に限
らず同電位の回路であればどこに対しても、追加した接
続線により接続することができる。
【００３７】
【発明の効果】以上のように、本発明によれば、半導体
素子より発生したノイズが２次側ドライブ回路を通って
１次側ゲート制御装置に侵入することを防止し、１次側
又は２次側のゲートドライブ装置が誤動作しないように
することができる。
素子より発生したノイズが２次側ドライブ回路を通って
１次側ゲート制御装置に侵入することを防止し、１次側
又は２次側のゲートドライブ装置が誤動作しないように
することができる。
【図１】本発明の第一の実施形態の構成図。
【図２】図１の動作を説明するための詳細構成図。
【図３】本発明の従来技術の課題を説明するための部分
構成図。
構成図。
【図４】本発明の第２の実施形態の要部構成図。
【図５】本発明の第３の実施形態の要部構成図。
【図６】本発明の第４の実施形態の要部構成図。
【図７】本発明の第５の実施形態の要部構成図。
【図８】本発明及び従来例の主回路構成図。
【図９】従来例の構成図。
１ ３相交流電源 ２ 整流器 ３ 平滑コンデンサ ４ インバータ制御装置 ５ ３相交流誘導電動機 ６ 電流検出器 ７ １次側ゲート制御装置 ８ 点弧用最終ゲート ９ トランジスタドライバ １１ ゲートドライブ装置 １０，１２ 電流制限抵抗 １３ 入力絶縁装置（フォトカプラ） １４ ２次側ゲート信号増幅装置 １５ ゲート抵抗 １６ ＩＧＢＴ １７ ２次側直流平滑コンデンサ １８ ２次側ゲート信号作成装置 １９ ゲート抵抗 ２０ 正極側ＩＧＢＴ ２１ ２次側直流平滑コンデンサ ２２ ゲート抵抗 ２３ ２次側ドライブ回路 ２４ ゲート抵抗 ２５ 負極側ＩＧＢＴ ＬＸ ループ電流抑制用インダクタンス Ｒ４２，Ｒ５２，Ｒ６２ ループ電流抑制用抵抗 Ｃ４１，Ｃ５１，Ｃ６１ コンデンサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/56 Ｈ０３Ｋ 17/725 Ｅ 17/725 17/56 Ｚ
Claims (5)
- 【請求項１】正極側スイッチング素子及び負極側スイッ
チング素子を直列接続してインバータ主回路のアームの
１つを形成し、これら両スイッチング素子をゲート信号
に基づき交互にオン・オフさせることにより両スイッチ
ング素子の中点から負荷に対して可変電圧可変周波数の
交流電力を供給するものであり、 前記ゲート信号を、１次側ゲート制御装置から入力絶縁
装置及び２次側ドライブ回路を介して前記両スイッチン
グ素子のゲートに出力するようになっているインバータ
制御装置において、 前記両スイッチング素子の中点と、前記正極側スイッチ
ング素子の側の２次側ドライブ回路との間にゲート抵抗
を挿入し、 前記両スイッチング素子のスイッチング動作時に、前記
中点の電位変動に起因して発生するノイズ電流が、前記
２次側ドライブ回路に侵入するのを防止するようにし
た、 ことを特徴とするインバータ制御装置。 - 【請求項２】請求項１記載のインバータ制御装置におい
て、 前記インバータ主回路のアームの１つは、並列接続され
た複数の正極側スイッチング素子と、並列接続された複
数の負極側スイッチング素子とにより形成されており、 前記正極側スイッチング素子のゲート端子及び中点側接
続端子と、前記２次側ドライブ回路との間にループ電流
抑制用インダクタンスを挿入し、 前記並列接続された各正極側スイッチング素子間に存在
するインダクタンスに起因して発生し且つ電位の高い側
のスイッチング素子の中点接続部から電位の低い側のス
イッチング素子の中点接続部に向かうループ電流を抑制
するようにした、 ことを特徴とするインバータ制御装置。 - 【請求項３】請求項１記載のインバータ制御装置におい
て、 前記インバータ主回路のアームの１つは、並列接続され
た複数の正極側スイッチング素子と、並列接続された複
数の負極側スイッチング素子とにより形成されており、 前記正極側スイッチング素子の中点側接続端子と、前記
２次側ドライブ回路との間にループ電流抑制用抵抗を挿
入し、 前記並列接続された各正極側スイッチング素子間に存在
するインダクタンスに起因して発生し且つ電位の高い側
のスイッチング素子の中点接続部から電位の低い側のス
イッチング素子の中点接続部に向かうループ電流を抑制
するようにした、 ことを特徴とするインバータ制御装置。 - 【請求項４】請求項１記載のインバータ制御装置におい
て、 前記インバータ主回路のアームの１つは、並列接続され
た複数の正極側スイッチング素子と、並列接続された複
数の負極側スイッチング素子とにより形成されており、 前記正極側スイッチング素子のゲート端子と中点側接続
端子との間に、このスイッチング素子の内部容量にほぼ
等しい容量のコンデンサを接続して、ゲート端子及びス
イッチング端子間の電圧を安定化させ、 前記並列接続された各正極側スイッチング素子間に存在
するインダクタンスに起因して発生し且つ電位の高い側
のスイッチング素子の中点接続部から電位の低い側のス
イッチング素子の中点接続部に向かうループ電流を抑制
するようにした、 ことを特徴とするインバータ制御装置。 - 【請求項５】請求項１記載のインバータ制御装置におい
て、 前記インバータ主回路は多相用の回路であり、各相のア
ームの１つは、並列接続された複数の正極側スイッチン
グ素子と、並列接続された複数の負極側スイッチング素
子とにより形成されており、 ある一の相と他の相の各正極側スイッチング素子の正極
ライン側端子同士を接続線により個別に接続すると共
に、その負極ライン側端子同士も接続線により個別に接
続し前記並列接続された各正極側スイッチング素子間に
存在するインダクタンスに起因して発生し且つ電位の高
い側のスイッチング素子の中点接続部から電位の低い側
のスイッチング素子の中点接続部に向かうループ電流
を、前記接続線に分流させることにより抑制するように
した、 ことを特徴とするインバータ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23040896A JP3292662B2 (ja) | 1996-08-30 | 1996-08-30 | インバータ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23040896A JP3292662B2 (ja) | 1996-08-30 | 1996-08-30 | インバータ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1075578A true JPH1075578A (ja) | 1998-03-17 |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1141078A (ja) * | 1997-07-16 | 1999-02-12 | Wako Giken:Kk | 半導体装置並びにｐｗｍインバータのデッドタイム短縮方法及び装置 |
| JP2005094975A (ja) * | 2003-09-19 | 2005-04-07 | Toshiba Corp | 電力変換装置 |
| JP2008113430A (ja) * | 2006-10-28 | 2008-05-15 | Semikron Elektronik Gmbh & Co Kg | 入力信号を伝達するためのｂｏｔレベルシフタを有する駆動回路及びそれに付属の方法 |
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| JP2009254056A (ja) * | 2008-04-03 | 2009-10-29 | Hitachi Ltd | インバータ装置 |
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-
1996
- 1996-08-30 JP JP23040896A patent/JP3292662B2/ja not_active Expired - Lifetime
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