JP3292662B2 - インバータ制御装置 - Google Patents
インバータ制御装置Info
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Description
ータ制御装置に用いられるインバータ制御装置に関する
ものである。
するエレベータ制御装置の主回路構成図である。この図
において、3相交流電源1からの交流電力は整流器2に
より整流された後、平滑コンデンサ3により平滑され
る。インバータ制御装置4は、平滑コンデンサ3により
平滑された直流電力を可変電圧可変周波数の3相交流電
力に変換し、これを3相交流誘導電動機5に出力する。
なお、平滑コンデンサ3に流れる電流は電流検出器6に
より検出されるようになっている。また、インバータ制
御装置4は、バイポーラトランジスタ(GTR)、絶縁
ゲート形バイポーラトランジスタ(IGBT)、あるい
はサイリスタ等の半導体により形成されている。そし
て、各相アームはU→Z→V→X→W→Yの順に反転し
ながらスイッチングされ、UとX、VとY、WとZの各
組合せの素子は同時に点弧しないように制御される。
た場合のゲートドライブ回路の構成図である。この図に
おいて、1次側ゲート制御装置7は、速度制御、電流制
御、又はパルス幅制御(PWM制御)を行うものであ
り、ゲート信号点弧用最終ゲート8と、その出力により
入力絶縁装置13の1次側をドライブするトランジスタ
ドライバ9とを含んでいる。
制御装置7の出力に応じてゲート信号を入力し絶縁する
と共に、これを電流増幅し、IGBT16にゲート信号
を供給するためのものである。入力絶縁装置(フォトカ
プラ)13は、1次側ゲート制御装置7とIGBT16
の主回路とを絶縁するために設けられたものであり、2
次側ゲート信号増幅装置14は、この入力絶縁装置13
の2次側出力である微少ゲート信号を電流増幅するため
のものである。なお、10,12はトランジスタドライ
バ9の電流制限抵抗であり、抵抗15はIGBT16の
ゲートへ流れる電流を制限するためのゲート抵抗であ
り、17はIGBT16のゲートへプラス・マイナスの
直流電圧を供給してオン・オフを決定するための2次側
直流平滑コンデンサである。
側ゲート制御装置7の点弧用最終ゲート8からゲート信
号(H信号)が出力されるとトランジスタドライバ9が
オンとなり、P15→入力絶縁装置13の1次側→電流
制限抵抗12→電流制限抵抗10→トランジスタドライ
バ9→COMの経路に1次側電流が流れる。これによ
り、入力絶縁装置13の2次側トランジスタがオンとな
り、2次側ゲート信号増幅装置14で増幅された2次側
電流が、上側の2次側直流平滑コンデンサ17の+側か
ら、2次側ゲート信号増幅装置14内の上側トランジス
タ→ゲート抵抗15→IGBT16のゲート→IGBT
16のエミッタ→上側の2次側直流平滑コンデンサ17
の−側の経路を通って流れ込む。そして、IGBT16
がオンとなる。
ブ装置11は高速スイッチングを行う半導体素子IGB
T16の主回路に直接接続されているため、dv/dt ノイ
ズが、IGBT16のエミッタライン→2次側直流平滑
コンデンサ17の−側→2次側ゲート信号増幅装置14
→入力絶縁装置13→1次側電流制限抵抗12→1次側
電流制限抵抗10→トランジスタドライバ9の経路を通
って流れ込むことがある。これにより、1次側ゲート制
御装置7又は2次側ゲートドライブ装置11が誤動作す
る場合があり、この誤動作によって半導体素子を破損し
てしまうことがあった。
あり、半導体素子より発生したノイズが2次側ゲート信
号増幅装置等の2次側ドライブ回路を通って1次側ゲー
ト制御装置に侵入することを防止し、1次側ゲート制御
装置又は2次側のゲートドライブ装置が誤動作しないよ
うにすることを目的としている。
の手段として、請求項1記載の発明は、正極側スイッチ
ング素子及び負極側スイッチング素子を直列接続してイ
ンバータ主回路のアームの1つを形成し、これら両スイ
ッチング素子をゲート信号に基づき交互にオン・オフさ
せることにより両スイッチング素子の中点から負荷に対
して可変電圧可変周波数の交流電力を供給するものであ
り、前記ゲート信号を、1次側ゲート制御装置から入力
絶縁装置及び2次側ドライブ回路を介して前記両スイッ
チング素子のゲートに出力するようになっているインバ
ータ制御装置において、前記両スイッチング素子の中点
と、前記正極側スイッチング素子の側の2次側ドライブ
回路との間にノイズ除去抵抗を挿入し、前記両スイッチ
ング素子のスイッチング動作時に、前記中点の電位変動
に起因して発生するノイズ電流が、前記2次側ドライブ
回路を経由して前記1次側ゲート制御装置に侵入するの
を防止するようにした、ことを特徴とする。
明において、前記インバータ主回路のアームの1つは、
並列接続された複数の正極側スイッチング素子と、並列
接続された複数の負極側スイッチング素子とにより形成
されており、前記正極側スイッチング素子のゲート端子
及び中点側接続端子と、前記2次側ドライブ回路との間
にループ電流抑制用インダクタンスを挿入し、前記並列
接続された各正極側スイッチング素子間に存在するイン
ダクタンスに起因して発生し且つ電位の高い側のスイッ
チング素子の中点接続部から電位の低い側のスイッチン
グ素子の中点接続部に向かうループ電流を抑制するよう
にした、ことを特徴とする。
明において、前記インバータ主回路のアームの1つは、
並列接続された複数の正極側スイッチング素子と、並列
接続された複数の負極側スイッチング素子とにより形成
されており、前記正極側スイッチング素子の中点側接続
端子と、前記2次側ドライブ回路との間にループ電流抑
制用抵抗を挿入し、前記並列接続された各正極側スイッ
チング素子間に存在するインダクタンスに起因して発生
し且つ電位の高い側のスイッチング素子の中点接続部か
ら電位の低い側のスイッチング素子の中点接続部に向か
うループ電流を抑制するようにした、ことを特徴とす
る。
明において、前記インバータ主回路のアームの1つは、
並列接続された複数の正極側スイッチング素子と、並列
接続された複数の負極側スイッチング素子とにより形成
されており、前記正極側スイッチング素子のゲート端子
と中点側接続端子との間に、このスイッチング素子の内
部容量にほぼ等しい容量のコンデンサを接続して、ゲー
ト端子及びスイッチング端子間の電圧を安定化させ、前
記並列接続された各正極側スイッチング素子間に存在す
るインダクタンスに起因して発生し且つ電位の高い側の
スイッチング素子の中点接続部から電位の低い側のスイ
ッチング素子の中点接続部に向かうループ電流を抑制す
るようにした、ことを特徴とする。
明において、前記インバータ主回路は多相用の回路であ
り、各相のアームの1つは、並列接続された複数の正極
側スイッチング素子と、並列接続された複数の負極側ス
イッチング素子とにより形成されており、ある一の相と
他の相の各正極側スイッチング素子の正極ライン側端子
同士を接続線により個別に接続すると共に、その負極ラ
イン側端子同士も接続線により個別に接続し前記並列接
続された各正極側スイッチング素子間に存在するインダ
クタンスに起因して発生し且つ電位の高い側のスイッチ
ング素子の中点接続部から電位の低い側のスイッチング
素子の中点接続部に向かうループ電流を、前記接続線に
分流させることにより抑制するようにした、ことを特徴
とする。
ある。この図において、正極側の半導体素子であるIG
BT20のゲートにはゲート抵抗19が接続されてお
り、2次側ゲート信号増幅装置14からの電流が制限さ
れるようになっている。18は2次側でのゲート信号を
作成するための2次側ゲート信号作成装置であり、21
はIGBT20のオン・オフを決定するゲートに対して
プラス・マイナスの直流電圧を供給する2つの2次側直
流平滑コンデンサである。これら2次側ゲート信号増幅
装置14、2次側ゲート信号作成装置18、及び2次側
直流平滑コンデンサ21により2次側ドライブ回路23
が構成されている。そして、IGBT20のエミッタと
2つの2次側直流平滑コンデンサ21の共通接続点との
間にはノイズ除去抵抗22が接続されている。このノイ
ズ除去抵抗22は、IGBT20のスイッチング時にdv
/dt により発生するエミッタラインへのノイズ電流を制
限するためのものである。
25のゲートにもゲート抵抗24が接続されており、2
次側ドライブ回路23からの電流が制限されるようにな
っている。負極側の2次側ドライブ回路23も正極側の
2次ドライブ回路23と同様の構成であり、2次側ゲー
ト信号増幅装置14、2次側ゲート信号作成装置18、
及び2次側直流平滑コンデンサ21を有している。図1
に示したように、IGBT20,25のうち正極側のI
GBT20についてのみエミッタラインにノイズ除去抵
抗22が接続されている。2つのゲート抵抗19の各抵
抗値をR1,R2とし、ノイズ除去抵抗22の抵抗値を
R3とした場合に、R3の値は極力大きいほうが効果は
大きくなるが、この実施形態の場合は、R3がR1+R
2に略等しいものとする。
る。図2において、26は1次側ゲート制御装置7へ制
御電源を供給する制御用電源装置である。C1は電源装
置26のコモン端子とアースとの間に接続された接地コ
ンデンサ、C2は入力絶縁装置(フォトカプラ)13の
1次- 2次間に存在する浮遊容量、C3は主回路である
負荷回路と対地との間に存在する浮遊容量、C4は1次
側ゲート制御装置7内の電源を平滑する平滑コンデンサ
である。27は、主回路の正極側(P)と負極側(N)
との間に接続される平滑コンデンサである。
はオフ信号が出力されると、図9で説明したように、正
極側IGBT20がオン・オフ制御される。また、負極
側IGBT25も、同様に、一定のデッドタイムを介し
てオン・オフ制御される。このように、主回路のIGB
Tがオン・オフすると、主回路の負荷回路の各相U,
V,Wにおいて、IGBTのスイッチング時間に同期し
た電位変動が生じ、dv/dt ノイズが発生する。ただし、
正極側IGBT20のコレクタと負極側IGBT25の
エミッタとの間はコンデンサ27によりクランプされて
いるため、この間における電位変動は発生しない。
2の1点鎖線で示したように、フォトカプラ13の2次
側エミッタ回路→浮遊容量C2→P15→平滑コンデン
サC4→接地コンデンサC1→アース→浮遊容量C3、
の経路を通ってノイズ電流Iが流れる。C3,C2,C
4,C1、その他電線抵抗も含めた総合インピダンスを
Zとし、dv/dt =Eとすると、ノイズ除去抵抗22を付
加していない場合のノイズ電流Iの大きさは、 I=E/Z=(1/Z)・(dv/dt ) となる。
合、総合インピダンスはZ+R3となるので、この時の
ノイズ電流I1は、 I1=E/(Z+R3)={1/(Z+R3)}・(dv/dt ) となり、I1<I となってノイズ電流が抑制される。
したがって、1次側ゲート制御装置7及び2次側ゲート
ドライブ装置11での各電源回路、ドライブ回路が安定
し、誤動作の発生を防ぐことができる。すなわち、主回
路のIGBTスイッチングノイズdv/dt がドライブ回路
へ侵入することが抑制され、ノイズが低減されることに
なる。
の高速スイッチング半導体素子のスイッチング時におけ
るdv/dt ノイズに対し、半導体素子のドライブ回路の+
側及び−側にそれぞれ抵抗等のインピダンス素子を挿入
する構成としているので、スイッチングにより発生した
dv/dt ノイズが2次側ドライブ回路から1次側ドライブ
回路へ侵入するのを防ぐことができる。したがって、各
電源回路及びドライブ回路の安定化を図ることができ、
ドライブ回路の誤動作の発生を防ぐことができる。
実施形態は、図1におけるIGBT20又はIGBT2
5が、並列接続された複数のIGBTにより構成されて
いる場合に発生するループ電流を抑制しようとするもの
である。すなわち、図3は、3つの半導体素子IGBT
1,2,3が並列接続されたいわゆる3パラ接続構成の
主回路を示したものである。この図において、L1は主
回路UラインにおけるIGBT1,2間のインダクタン
スを、L2はIGBT2,3間のインダクタンスを、L
3は負荷端子とIGBT3との間のインダクタンスをそ
れぞれ示している。
ら点弧信号が出力されると、各IGBT1,2,3は同
時に点弧し、電流I1が各IGBTに流れて負荷端子U
側に負荷電流が供給される。この時、各主回路Uライン
を見てみると、インダクタンス部L1には電流I1が、
インダクタンス部L2には電流2I1が、インダクタン
ス部L3には電流3I1が流れている。そして、電流が
変化している間は、各インダクタンス部にそれぞれ、E
L1=−L1・(di/dt)、EL2=−2L2・(di/dt
)、EL3=−3L3・(d i/dt )なる電圧が発生
している。したがって、IGBT1のエミッタ部とIG
BT3のエミッタ部との間には、▽E=EL3−EL1
の電位差が発生し、矢印で示すようなループ電流I2が
各IGBTのエミッタ信号ラインを通って流れることに
なる。
T3のエミッタラインの電位が等価的に持ち上がった状
態となり、また、IGBT3のゲート・エミッタ間電圧
が低下した状態となる。そして、この電位差▽Eが大き
い場合、IGBT3は、オンの状態であってもゲート・
エミッタ間電圧の低下によりオフになってしまう場合が
ある。
の第2の実施形態の要部構成を示す回路図である。この
図において、LXは、2次側ドライブ回路23と各IG
BT1,2,3のゲート・エミッタとの間に挿入された
インダクタンスであり、通常、ゲート信号に対する遅れ
を防止するためにゲート線及びエミッタ線の双方に一緒
に挿入するようにしている。そして、IGBTのそれぞ
れのゲート回路にインダクタンスLXを挿入するため
に、各IGBTのエミッタ端子同士の接続を行わずに、
2次側ドライブ回路23の近辺よりそれぞれ独立したツ
イスト線で各IGBTのゲート及びエミッタに接続する
構成としてある。
Eが発生しても、ループ電流は2つのインダクタンスL
Xを通過するので、このループ電流を大幅に減衰させる
ことができる。すなわち、図3におけるループ電流をI
2、図4におけるループ電流をI3とすると、 I2=▽E/(L1+L2)、I3=▽E/(2LX+
L1+L2) となる。上記の式より、I3<I2となり、ループ電流
が減少してゲート信号の安定化が図られていることがわ
かる。
に基づくノイズ電流IもこのインダクタンスLXを少な
くとも1個は通過するので、このノイズ電流の大幅な減
衰効果についても期待できる。この場合のノイズ電流を
I4とすると、 I4=E/(Z+LX)={1/(Z+LX)}・(dv
/dt ) となり、I4<I となって、ノイズ電流が大幅に減衰
されていることがわかる。
のゲート駆動回路に対し、各IGBTより独立にゲート
・エミッタ線を接続し各ゲート・エミッタ線にインダク
タンスを貫通させるか又は2ターン以上巻き付けたイン
ダクタンスを挿入する構成としたので、主回路ラインに
発生した電位差に起因するループ電流を抑制し、ゲート
信号ラインの安定化を図ることができる。したがって、
ゲート信号波形の乱れに伴う誤動作を防止することがで
きる。また、2次側ゲート回路より1次側ゲート回路に
流れ込む、dv/dt ノイズに起因するノイズ電流について
も、このインダクタンスLXにより減衰させることがで
きるので、1次側及び2次側の各電源回路及びドライブ
回路を安定化することができ、ゲート信号の誤動作を防
止することができる。
路図である。第2の実施形態では、各IGBTのゲート
・エミッタ線にインダクタンスLXを挿入することによ
りループ電流を抑制していたが、本実施形態は各IGB
Tのゲート及びエミッタに抵抗を付加することによりル
ープ電流を抑制しようとするものである。すなわち、I
GBT1,2,3の各ゲートに抵抗R41,R51,R
61を接続すると共に、IGBT1,2,3の各エミッ
タに抵抗R42,R52,R62を接続してある。ここ
で、R41=R51=R61 である。R42,R5
2,R62については、その値が極力大きい方が抑制効
果が大きくなるが、ここでは、R41=R42、R51
=R52、R61=R62 としてある。
流をI5、ノイズ電流をI6とすると、 I5=▽E/(L1+L2+R42+R62) I6=▽E/(Z+R42)={1/(Z+R42)}
・(dv/dt ) となる。この式より、ループ電流及びノイズ電流の双方
が減少していることがわかる。
(P側)に接続されたIGBTのみに対し、インダクタ
ンスLXや抵抗R42,R52,R62を付加すること
を想定しているが、負極側に接続されたIGBTに対し
ても付加する構成とすれば、この負極側のループ電流に
ついても抑制することが可能となる。
路図である。本実施形態では、IGBT1,2,3の各
ゲート・エミッタ間にコンデンサC41,C51,C6
1を接続した構成としてある。これらのコンデンサの容
量は、IGBT内部に有する容量とほぼ等しくなるよう
に選定されるものとする。
信号が出力されると、各IGBT1,2,3が同時に点
弧し、ループ電流I2が各IGBTのエミッタ信号ライ
ンを通って流れることは、図3の場合と同様である。し
かし、ループ電流I2が流れる瞬間の各IGBTのエミ
ッタラインの電位変動に対し、コンデンサC41,C5
1,C61が設けられているので、ゲート・エミッタ間
の電圧は変動しにくくなっており、その結果、安定した
ゲート・エミッタ波形が得られることになる。すなわ
ち、図6の構成によれば、エミッタライン間のループ電
流I2に起因するゲート・エミッタ間の電圧変動が抑制
され、IGBTの誤動作を防止することができる。
極側(P側)に接続されたIGBTのみに対し、コンデ
ンサC41,C51,C61を付加することを想定して
いるが、負極側に接続されたIGBTに対しても付加す
る構成とすれば、この負極側のループ電流についても抑
制することが可能となる。
路図であり、主回路のU相が3パラ、V相が3パラで、
別ユニットを構成する場合を示している。U相及びV相
の正極側(P側)には、それぞれスイッチング素子(I
GBT)Q11,Q12,Q13,Q31,Q32,Q
33のコレクタが接続されており、また、U相及びV相
の負極側(N側)には、それぞれスイッチング素子Q4
1,Q42,Q43,Q61,Q62,Q63のエミッ
タが接続されている。これら正極回路及び負極回路は、
平滑コンデンサ27の+側端子及び−側端子に接続され
ている。そして、各正極側スイッチング素子のコレクタ
同士、及び各負極側スイッチング素子のエミッタ同士
が、新たに追加された接続線S1〜S6により接続され
ている。このような構成によっても、図3で説明したル
ープ電流I2に起因するゲート波形の乱れを抑制するこ
とができる。
い構成を考えてみると、例えば、U相の負極側スイッチ
ング素子Q41,Q42,Q43がオンした時に、N側
主回路を通ってコンデンサ27の−側端子まで主回路電
流が流れ、スイッチングの瞬間はループ電流によってゲ
ート波形に乱れが生じることになる。しかし、接続線S
1〜S6が追加されている構成では、コンデンサ27の
−側端子まで流れる主回路電流を抑制することができ、
ゲート波形の乱れを低減することができる。
て、そのエミッタ電流I43は、主回路Nラインを流れ
る電流I43aと、接続線S6を流れる電流I43bと
に分流して、コンデンサ27の−側端子に流れ込むこと
になる。同様の現象はスイッチング素子Q41,Q42
においても発生している。これは、主回路Nラインを流
れる主回路電流が、追加された接続線側に分流された分
だけ減少していることを意味している。つまり、負極側
U端子より流入する主回路電流は同じであるが、主回路
Nラインを流れる電流が等価的に減少していることにな
るので、スイッチング素子Q43,Q41の各エミッタ
間の電位差が小さくなってループ電流が減少し、ゲート
波形の改善を図れることになる。
回路Pライン同士及び主回路Nライン同士を、追加した
接続線により接続した構成を示したが、相間の接続に限
らず同電位の回路であればどこに対しても、追加した接
続線により接続することができる。
素子より発生したノイズが2次側ドライブ回路を通って
1次側ゲート制御装置に侵入することを防止し、1次側
又は2次側のゲートドライブ装置が誤動作しないように
することができる。
構成図。
Claims (5)
- 【請求項1】正極側スイッチング素子及び負極側スイッ
チング素子を直列接続してインバータ主回路のアームの
1つを形成し、これら両スイッチング素子をゲート信号
に基づき交互にオン・オフさせることにより両スイッチ
ング素子の中点から負荷に対して可変電圧可変周波数の
交流電力を供給するものであり、 前記ゲート信号を、1次側ゲート制御装置から入力絶縁
装置及び2次側ドライブ回路を介して前記両スイッチン
グ素子のゲートに出力するようになっているインバータ
制御装置において、 前記両スイッチング素子の中点と、前記正極側スイッチ
ング素子の側の2次側ドライブ回路との間にノイズ除去
抵抗を挿入し、 前記両スイッチング素子のスイッチング動作時に、前記
中点の電位変動に起因して発生するノイズ電流が、前記
2次側ドライブ回路を経由して前記1次側ゲート制御装
置に侵入するのを防止するようにした、 ことを特徴とするインバータ制御装置。 - 【請求項2】請求項1記載のインバータ制御装置におい
て、 前記インバータ主回路のアームの1つは、並列接続され
た複数の正極側スイッチング素子と、並列接続された複
数の負極側スイッチング素子とにより形成されており、 前記正極側スイッチング素子のゲート端子及び中点側接
続端子と、前記2次側ドライブ回路との間にループ電流
抑制用インダクタンスを挿入し、 前記並列接続された各正極側スイッチング素子間に存在
するインダクタンスに起因して発生し且つ電位の高い側
のスイッチング素子の中点接続部から電位の低い側のス
イッチング素子の中点接続部に向かうループ電流を抑制
するようにした、 ことを特徴とするインバータ制御装置。 - 【請求項3】請求項1記載のインバータ制御装置におい
て、 前記インバータ主回路のアームの1つは、並列接続され
た複数の正極側スイッチング素子と、並列接続された複
数の負極側スイッチング素子とにより形成されており、 前記正極側スイッチング素子の中点側接続端子と、前記
2次側ドライブ回路との間にループ電流抑制用抵抗を挿
入し、 前記並列接続された各正極側スイッチング素子間に存在
するインダクタンスに起因して発生し且つ電位の高い側
のスイッチング素子の中点接続部から電位の低い側のス
イッチング素子の中点接続部に向かうループ電流を抑制
するようにした、 ことを特徴とするインバータ制御装置。 - 【請求項4】請求項1記載のインバータ制御装置におい
て、 前記インバータ主回路のアームの1つは、並列接続され
た複数の正極側スイッチング素子と、並列接続された複
数の負極側スイッチング素子とにより形成されており、 前記正極側スイッチング素子のゲート端子と中点側接続
端子との間に、このスイッチング素子の内部容量にほぼ
等しい容量のコンデンサを接続して、ゲート端子及びス
イッチング端子間の電圧を安定化させ、 前記並列接続された各正極側スイッチング素子間に存在
するインダクタンスに起因して発生し且つ電位の高い側
のスイッチング素子の中点接続部から電位の低い側のス
イッチング素子の中点接続部に向かうループ電流を抑制
するようにした、 ことを特徴とするインバータ制御装置。 - 【請求項5】請求項1記載のインバータ制御装置におい
て、 前記インバータ主回路は多相用の回路であり、各相のア
ームの1つは、並列接続された複数の正極側スイッチン
グ素子と、並列接続された複数の負極側スイッチング素
子とにより形成されており、 ある一の相と他の相の各正極側スイッチング素子の正極
ライン側端子同士を接続線により個別に接続すると共
に、その負極ライン側端子同士も接続線により個別に接
続し前記並列接続された各正極側スイッチング素子間に
存在するインダクタンスに起因して発生し且つ電位の高
い側のスイッチング素子の中点接続部から電位の低い側
のスイッチング素子の中点接続部に向かうループ電流
を、前記接続線に分流させることにより抑制するように
した、 ことを特徴とするインバータ制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23040896A JP3292662B2 (ja) | 1996-08-30 | 1996-08-30 | インバータ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23040896A JP3292662B2 (ja) | 1996-08-30 | 1996-08-30 | インバータ制御装置 |
Publications (2)
Publication Number | Publication Date |
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JPH1075578A JPH1075578A (ja) | 1998-03-17 |
JP3292662B2 true JP3292662B2 (ja) | 2002-06-17 |
Family
ID=16907426
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Application Number | Title | Priority Date | Filing Date |
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JP23040896A Expired - Lifetime JP3292662B2 (ja) | 1996-08-30 | 1996-08-30 | インバータ制御装置 |
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JP (1) | JP3292662B2 (ja) |
Cited By (1)
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