WO2024004208A1

WO2024004208A1 - 電力変換装置

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Publication number: WO2024004208A1
Application number: PCT/JP2022/026483
Authority: WO
Inventors: 航平恩田
Original assignee: 三菱電機株式会社
Priority date: 2022-07-01
Filing date: 2022-07-01
Publication date: 2024-01-04

Abstract

直流のプラス端子とマイナス端子の間に第一半導体スイッチング素子（Ｍ１）と第二半導体スイッチング素子（Ｍ２）が直列接続されたアーム対（３）を有する電力変換装置において、第一半導体スイッチング素子（Ｍ１）に並列に接続された第三抵抗群（６）と、第二半導体スイッチング素子（Ｍ２）と並列に接続された第二抵抗群（５）と、プラス端子とマイナス端子の間の電圧が分圧された第一基準電圧と第二基準電圧とを生成する基準電圧生成回路（４）と、両半導体スイッチング素子（Ｍ１、Ｍ２）が動作を停止した後に、第二抵抗群（５）により分圧された検出電圧と、第一基準電圧および第二基準電圧と、を比較して、いずれかの半導体スイッチング素子が主耐圧劣化しているかどうかを判定する異常判定部（１１）と、を備えるようにした。

Description

電力変換装置

　本願は、電力変換装置に関するものである。

　電力変換装置において、電力変換の機能は、電力変換器を構成する複数の半導体スイッチング素子をオン／オフさせる動作によって実現されている。半導体スイッチング素子としては、例えばＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ－Ｇａｔｅ－Ｂｉｐｏｌａｒ－Ｔｒａｎｓｉｓｔｏｒ）に代表される電圧駆動型の半導体スイッチング素子がある。

　この半導体スイッチング素子の基本的な特性として、そのゲートをオフした状態で高い絶縁特性を保持することが求められる。しかしながら、封止する絶縁材料の吸湿、半導体の製造工程における潜在的な不良、さらには稼働中の設計外の過電圧サージなどによって、その絶縁特性が失われていくことが考えられる。このため、半導体スイッチング素子の主耐圧の劣化状態を把握することで、半導体スイッチング素子の破壊前の交換による電力変換装置のダウンタイムレス化を実現することが期待される。特に、リーク電流が大きいものほど破壊に至る時間が短いと考えられるため、リーク電流が微小な段階で高精度に検出する技術が求められている。

　電力変換装置における半導体スイッチング素子の主耐圧の異常を検出する技術としては、例えば特許文献１あるいは特許文献２に開示された方法がある。特許文献１に示されている異常検出装置では、一つ以上の並列電力変換ユニットを備え、一つの並列電力変換ユニットに対し、対応する検出用抵抗を伴う一つのハイセレクト端子電圧検出部、及び、一つの異常検出部が設けられ、各並列電力変換ユニットにおいて異常検出部は、集合点の電圧に基づき、その並列電力変換ユニットに含まれる各電力変換器の異常を検出するというものである。

　特許文献２に示されている電源装置では、直列接続された２つのスイッチ素子により構成されるインバータ回路を備える構成において、インバータ回路の動作停止時に２つのスイッチ素子同士の接続点の電圧が第１の基準電圧を超過した場合、もしくは第２の基準電圧を下回った場合に異常信号を送出する異常検出回路を備えるというものである。

特開２０１９－１１０７２０号公報特開２０１３－２４３８７１号公報

　しかしながら、特許文献１で提案されている技術では、検出された電圧値が予め定められた閾値に比較して変化している場合に、故障と判断する（異常を検出する）というもので、半導体スイッチング素子の主耐圧劣化による微小なリーク電流を検出するものではない。あるいは、特許文献２で提案されている技術では、半導体スイッチング素子を直列して構成したインバータ回路の接続点電圧が、その接続点に接続した電圧検出用の分圧抵抗と半導体スイッチング素子のリーク電流のバランスのみで決まるため、正常な半導体スイッチング素子のリーク電流が無視できるほど小さいものが含まれるという現実的な条件を鑑みれば、分圧抵抗のリーク電流に支配されて正常時の接続点電圧がゼロ近傍に収束する状況が発生し、したがって正常と異常を高精度に識別することができない。さらには、半導体スイッチング素子のリーク電流が印加電圧に応じて非線形に変化する実情を鑑みれば、主回路電圧の変動幅が大きい製品分野においては、正常と異常を区別するための基準電圧の設計マージンの確保が難しくなり、その結果高精度なリーク電流の検出を実現できない課題もある。

　本願は、上記のような課題を解決するためになされたものであり、半導体スイッチング素子の主耐圧劣化を高精度に判定できる電力変換装置を提供することを目的としている。

　本願に開示される電力変換装置は、直流のプラス端子とマイナス端子の一方を第一極端子、他方を第二極端子とし、前記第一極端子とアーム中点の間に第一半導体スイッチング素子が、前記アーム中点と前記第二極端子の間に第二半導体スイッチング素子が接続されたアーム対を有する電力変換装置であって、異常検出部とゲート制御部とを有し、前記第一半導体スイッチング素子と前記第二半導体スイッチング素子の駆動を制御する半導体駆動制御部を備え、前記異常検出部は、前記第一半導体スイッチング素子に並列に接続され、少なくとも一個の抵抗を有する第三抵抗群と、前記第二半導体スイッチング素子に印加される電圧を分圧するよう前記第二半導体スイッチング素子と並列に接続された、複数の抵抗の直列体を含む第二抵抗群と、前記第一極端子と前記第二極端子の間の電圧が分圧された第一基準電圧と、前記第一極端子と前記第二極端子の間の電圧が分圧された、前記第一基準電圧とは異なる電圧の第二基準電圧とを生成する基準電圧生成回路と、当該電力変換装置が電力変換の動作を停止した後に、前記第二抵抗群により分圧された電圧である検出電圧と、前記第一基準電圧および前記第二基準電圧とを比較して、前記第一半導体スイッチング素子または前記第二半導体スイッチング素子が主耐圧劣化しているかどうかを判定する異常判定部とを有するものである。

　本願によれば、半導体スイッチング素子の主耐圧劣化を高精度に判定できる電力変換装置を提供できる。

実施の形態１による電力変換装置の構成を示す図である。実施の形態１による電力変換装置の動作を説明するための第一のタイミングチャートである。実施の形態１による電力変換装置の動作を説明するための第二のタイミングチャートである。実施の形態１による電力変換装置の動作を説明するための第三のタイミングチャートである。実施の形態１による電力変換装置の別の構成を示す図である。実施の形態２による電力変換装置の構成を示す図である。実施の形態２による電力変換装置の動作を説明するためのタイミングチャートである。実施の形態３による電力変換装置の構成を示す図である。実施の形態４による電力変換装置の構成を示す図である。実施の形態５による電力変換装置の構成を示す図である。実施の形態６による電力変換装置の構成を示す図である。各実施の形態におけるゲート信号発生部、あるいはげーとしｎg豪発生部と異常判定部の実際の構成の一例を示すブロック図である。

実施の形態１．
　以下、図面に基づいて実施の形態について説明する。なお、以下に記載の説明では、同様の構成要素または相当する構成要素には各々同じ符号を付けて示すものとする。また、以下の説明において、装置が動作しなくなる素子の状態を「故障」、素子は動作するが劣化して要求仕様を満足しなくなっている場合を「劣化」とする。なお、「劣化」においては、素子が出荷される前に行われる試験（スクリーニング）が行われている場合には、各種の試験の要求仕様および品質、信頼性目標を満足していると確認されている素子が対象となる。

　図１は、実施の形態１による電力変換装置の構成を示す構成図である。電力変換装置は、図示を省略した直流電源の正側電位ＰＡと負側電位ＧＡとの間に、上アームを構成する第一半導体スイッチング素子Ｍ１および下アームを構成する第二半導体スイッチング素子Ｍ２を直列接続したアーム対（レグ回路）３を含むものであり、ここでは簡略化のため１対のアーム対で構成される単相インバータの例を示した。アーム対３は、正側端子Ｐと負側端子Ｎ、および第一半導体スイッチング素子Ｍ１と第二半導体スイッチング素子Ｍ２との接続点としてアーム中点Ｃを備えている。

　第一半導体スイッチング素子Ｍ１および第二半導体スイッチング素子Ｍ２は、ゲート信号発生部２で生成された、それぞれのオンオフ指令信号ＳＧＨおよびＳＧＬに基づいてゲート駆動部２Ｈおよびゲート駆動部２Ｌがそれぞれのゲートソース間に電圧を印加することでオンオフ動作が制御される。ここでは、ゲート信号発生部２とゲート駆動部２Ｈおよびゲート駆動部２Ｌで構成される部分をゲート制御部１と称することにする。ゲート駆動部２Ｈおよびゲート駆動部２Ｌの一般的な構成としては、オンオフ指令信号ＳＧＨおよびＳＧＬを絶縁するフォトカプラ、レベルシフトあるいはパルストランスなどの絶縁通信部、その絶縁信号を増幅するバッファ、スイッチング特性を調整するゲート抵抗などの駆動調整部、第一半導体スイッチング素子Ｍ１および第二半導体スイッチング素子Ｍ２の短絡を検知して安全に遮断する短絡保護部がある。

　直流電源の正側電位ＰＡと負側電位ＧＡとの間には、少なくとも３つ以上の抵抗を直列して構成される第一抵抗群４（基準電圧生成回路４とも称する）が備えられており、ここでは抵抗Ｒ２０、Ｒ２１、Ｒ２２が３つ直列された例を示している。

　下アームの第二半導体スイッチング素子Ｍ２に並列に、２つ以上の抵抗を直列して構成される第二抵抗群５が備えられており、ここでは第二抵抗群５として抵抗Ｒ１と抵抗Ｒ２の２つの抵抗が直列接続された例を示している。同様に、上アームの第一半導体スイッチング素子Ｍ１に並列に、１つ以上の抵抗を含む第三抵抗群６が備えられており、ここでは第三抵抗群６としてＲ１０とＲ１１の２つの抵抗が直列接続された例を示している。本願は、これら図示した抵抗群の構成に限られるものではなく、抵抗の直列数を増やしてもよい。

　第一抵抗群４内の抵抗の接続点と負側電位ＧＡ間には、分圧して生成される基準電位ＶｒｅｆＨおよびＶｒｅｆＬを安定化するためのフィルタコンデンサを設けることが好ましく、ここではＲ２０とＲ２１との接続点と負側電位ＧＡとの間にフィルタコンデンサＣ２０を設けた例を示している。また、第二抵抗群５内の抵抗の接続点と負側電位ＧＡ間には、必要に応じて、分圧して生成される検出電圧ＶｄＭに重畳する高周波ノイズを除去するためのフィルタコンデンサを設けることができ、ここでは抵抗Ｒ１と抵抗Ｒ２との接続点と負側電位ＧＡとの間にフィルタコンデンサＣ１を設けた例を示している。

　電圧範囲比較器７の基準電圧は、第一抵抗群４内の抵抗で分圧して生成された電圧を基準電圧とする。この例ではコンパレータＣＰ１が第一基準電圧ＶｒｅｆＨ、コンパレータＣＰ２が第一基準電圧ＶｒｅｆＨとは異なる電圧の第二基準電圧ＶｒｅｆＬを基準電圧とする。そしてこの電圧範囲比較器７は、第二抵抗群５内の抵抗で分圧して生成された検出電圧ＶｄＭが２つの異なる電圧の基準電圧の範囲内にあること（ＶｒｅｆＬ＜ＶｄＭ＜ＶｒｅｆＨ）を判定するための信号を生成するものであるが、本実施の形態では、ＶｄＭ＜ＶｒｅｆＨの場合にコンパレータＣＰ１の出力ＳＤＨがＨｉ出力に、ＶｒｅｆＬ＜ＶｄＭの場合に、コンパレータＣＰ２の出力ＳＤＬがＨｉ出力となる構成になっている。このため、ＶｄＭ≧ＶｒｅｆＨの場合にはＳＤＨがＬｏ出力、ＶｒｅｆＬ≧ＶｄＭの場合にはＳＤＬがＬｏ出力となる。

　異常判定部１１は、半導体スイッチング素子がオンオフ動作を停止した後、電圧範囲比較器７の出力結果に基づいて、検出電圧ＶｄＭと、第一基準電圧ＶｒｅｆＨおよび第二基準電圧ＶｒｅｆＬとを比較して、ＶｒｅｆＬ≧ＶｄＭあるいはＶｄＭ≧ＶｒｅｆＨの場合に、第一半導体スイッチング素子Ｍ１または第二半導体スイッチング素子Ｍ２が主耐圧劣化していると判定し、ゲート信号発生部２に主耐圧異常信号ＦＤＬを出力するとともに警告を通知する。

　以上のように、異常検出部１０は、第一抵抗群（基準電圧生成回路）４。第二抵抗群５，第三抵抗群６、電圧範囲比較器７、および異常判定部１１を備えている。ここでは、ゲート制御部１と異常検出部１０で構成される部分を半導体駆動制御部１００と称する。

　図１は、簡素化のため第一半導体スイッチング素子Ｍ１と第二半導体スイッチング素子Ｍ２を直列接続したアーム対３のみを示しているが、複数のアーム対を備えた電力変換装置にも適用できる。例えば、アーム対を２対並列したＨブリッジ回路、３対並列した３相インバータであってもよい。

（主耐圧劣化の検出方法）
　以下、信号のタイミングチャート図を参照して主耐圧劣化の検出方法を具体的に説明する。なお、主耐圧劣化とは、半導体スイッチング素子の主端子間に電圧が印加された状態で、当該半導体スイッチング素子がオフしているときに主端子間に流れる電流であるリーク電流が、当該半導体スイッチング素子の劣化により大きくなり要求仕様を満足しなくなった状態のことを言う。主耐圧劣化した状態の半導体スイッチング素子であっても、しばらくはオンオフ動作を正常にできるが、近い将来、リーク電流がさらに増大して、正常なオンオフ動作ができなくなってしまう。図２は、半導体スイッチング素子が健全な状態におけるスイッチング動作時の信号のタイミングチャート図である。ゲート信号発生部２で生成された上アームオン指令ＳＧＨと下アームオン指令ＳＧＬに基づいて、上アームの第一半導体スイッチング素子Ｍ１および下アームの第二半導体スイッチング素子Ｍ２のゲートに、それぞれＶＧＨおよびＶＧＬのゲート電圧が印加される。これによって、第一半導体スイッチング素子Ｍ１および第二半導体スイッチング素子Ｍ２がオンオフ動作するが、上アーム側は第一半導体スイッチング素子に並列したダイオードに電流ＩｓＨが流れる際に同期整流する状態を、下アーム側はそのオンオフ動作によって第二半導体スイッチング素子の順方向のドレイン電流ＩｄＬを通電／遮断する状態を例示している。この時、第一半導体スイッチング素子Ｍ１と第二半導体スイッチング素子Ｍ２の接続点であるアーム中点Ｃの電圧Ｖａｃは、正側電位ＰＡと負側電位ＧＡとの間の電圧ＶＢにダイオードの順方向電圧Ｖｆを可算したＶＢ＋Ｖｆと、半導体スイッチング素子のオン抵抗に起因したオン電圧Ｖｏｎを上下限とするように変化する。

　第二抵抗群５で分圧して生成された検出電圧ＶｄＭは、第一抵抗群４の抵抗値によって設計された基準電圧ＶｒｅｆＨよりも大きい状態または基準電圧ＶｒｅｆＬよりも小さい状態を繰り返し、第二半導体スイッチング素子Ｍ２がオンオフする際に検出電圧ＶｄＭが遷移する。このようなスイッチング状態のアーム中点Ｃの電圧Ｖａｃから半導体スイッチング素子の主耐圧劣化は検出できないため、異常判定部１１内では劣化診断許可信号ＥＤＬをＬｏ状態に保持して主耐圧劣化の検出を停止する。これにより、劣化検出信号ＦＤＬはＬｏ状態に保持され、スイッチング動作時に主耐圧劣化していることを示すＨｉ状態が誤って出力されることを防止する。

　図３は、半導体スイッチング素子が健全な状態における半導体スイッチング素子のオンオフ動作停止直前から停止後の信号のタイミングチャート図で、図２に示したスイッチング動作状態から上下アームともにオフした状態へ移行した状態に対応している。上下アームの半導体スイッチング素子がともにオフすると、上アームのソース電流は次第に減少し、時刻ｔ３１でゼロに達し、主回路インダクタンスと半導体スイッチング素子の寄生容量に起因した共振が発生した後に静的なゼロ状態に収束する。これに対応して、アーム中点電圧ＶａｃはＶＢ／２近辺に収束するが、その収束値は第一半導体スイッチング素子Ｍ１と第二半導体スイッチング素子Ｍ２の寄生するリーク電流に応じて定まる。これに対応して、検出電圧ＶｄＭは基準電圧ＶｒｅｆＬとＶｒｅｆＨとの間の値に収束する。アーム中点電圧Ｖａｃが定常状態に定まってから十分に後の時刻ｔ３２では、異常判定部１１内で劣化診断許可信号ＥＤＬをＨｉ状態にして主耐圧劣化検出が有効化されるが、半導体スイッチング素子が健全な状態では検出電圧ＶｄＭがＶｒｅｆＬ＜ＶｄＭ＜ＶｒｅｆＨとなるように基準電圧が設計されているため、劣化検出信号ＦＤＬは劣化を検出していないＬｏ状態である。

　図４は、第一半導体スイッチング素子Ｍ１の主耐圧が劣化した状態における半導体スイッチング素子のオンオフ動作停止後の信号のタイミングチャート図である。図３と比較して、半導体スイッチング素子のオンオフ動作停止後の検出電圧ＶｄＭが基準電圧ＶｒｅｆＨを超過したことで電圧範囲比較器７内のコンパレータＣＰ１でＶｄＭ≧ＶｒｅｆＨの状態が判定され、異常判定部１１では時刻ｔ３３で劣化検出信号ＦＤＬが主耐圧劣化を検出したことを示すＨｉ出力に変わる。オンオフ動作停止後の検出電圧ＶｄＭが基準電圧ＶｒｅｆＨを超過する原理は、第三抵抗群６の合計の抵抗値と第一半導体スイッチング素子Ｍ１のリーク電流とその印加電圧から換算される寄生抵抗値との合成抵抗が、第二抵抗群５の合計の抵抗値と第二半導体スイッチング素子Ｍ２のリーク電流とその印加電圧から換算される寄生抵抗値との合成抵抗よりも小さくなることに起因する。基準電圧ＶｒｅｆＨおよび基準電圧ＶｒｅｆＬは、検出目標のリーク電流値と健全品の寄生リーク電流値の範囲から設計することができる。

　ここで、主耐圧劣化しているかどうかの判定基準を、検出電圧ＶｄＭが基準電圧ＶｒｅｆＬとＶｒｅｆＨとの間の電圧から外れるまでの時間とすることもできる。すなわち、両基準電圧の間の電圧から外れるまでの時間が長い場合は主耐圧劣化と判定せず、時間が短い場合に主耐圧劣化と判定する。あるいは、検出電圧ＶｄＭが基準電圧ＶｒｅｆＬとＶｒｅｆＨとの間の電圧から外れるときの検出電圧ＶｄＭの単位時間当たりの変化量を判定基準とすることもできる。すなわち、変化量が小さい場合は主耐圧劣化と判定せず、変化量が大きい場合に主耐圧劣化と判定する。

　第二半導体スイッチング素子Ｍ２の主耐圧が劣化した場合は、第二抵抗群５の合計の抵抗値と第二半導体スイッチング素子Ｍ２のリーク電流とその印加電圧から換算される寄生抵抗値との合成抵抗が、主耐圧が劣化していない状態よりも小さくなる。このため、オンオフ動作停止後の検出電圧ＶｄＭが基準電圧ＶｒｅｆＬよりも小さくなる。これにより、第二半導体スイッチング素子Ｍ２が主耐圧劣化したことを検出できる。なお、第二抵抗群５の合成抵抗値と第三抵抗群６の合成抵抗値を等しくしておくことで、第一半導体スイッチング素子Ｍ１と第二半導体スイッチング素子Ｍ２の主耐圧劣化の検出精度を同等にできる。

（第二抵抗群および第三抵抗群の抵抗値の設計方法）
　第二抵抗群５および第三抵抗群６の抵抗値の設計方法は、それぞれの抵抗群の合成抵抗値に応じて流れるリーク電流値が、それぞれ第一半導体スイッチング素子Ｍ１および第二半導体スイッチング素子Ｍ２が健全な状態、例えば出荷時である初期状態において主端子間（各半導体スイッチング素子の主電流が流れる端子間）に寄生するリーク電流値（各半導体スイッチング素子のオフ時に流れる電流値）よりも大きくなるように設計する。例えば、半導体スイッチング素子の出荷時の主耐圧スクリーニング条件として設定されたリーク電流を鑑みて、これに誤検出を防止するためのマージンを加えた検出目標リーク電流値を決定し、これを精度よく検出できるようにそれぞれの抵抗群の合成抵抗値を決定することが考えられる。

　第二抵抗群５および第三抵抗群６でのリーク電流が大きすぎると第一半導体スイッチング素子Ｍ１および第二半導体スイッチング素子Ｍ２のリーク電流の増加による検出電圧ＶｄＭの変動幅が小さくなり、検出の精度が悪くなる。あるいは、第二抵抗群５および第三抵抗群６でのリーク電流が小さすぎると、半導体スイッチング素子の正常範囲内のリーク電流に対して検出電圧ＶｄＭが大きくばらつき、正常を異常と判定する、あるいは異常を検出できない問題が発生する。例えば、第一半導体スイッチング素子Ｍ１のリーク電流が無視できるレベルで、第二半導体スイッチング素子Ｍ２のリーク電流が出荷時のスクリーニング条件相当であった場合、これらの半導体スイッチング素子がともにオフした時の検出電圧ＶｄＭは主耐圧が健全な状態の中で下アーム側に偏る状況になるが、これを誤検出しないように、第二抵抗群５および第三抵抗群６の抵抗値を設計すればよい。

（主耐圧劣化を検出するタイミング）
　第一半導体スイッチング素子Ｍ１および第二半導体スイッチング素子Ｍ２の主耐圧劣化の検出は、これらがともにオフし、その直列接続点であるアーム中点Ｃの出力電圧が定常値に収束した状態で行う。具体的には、装置の始動時、または停止時、または惰行中（コースティング中）などに行うことができる。なお、主耐圧リーク電流は素子のジャンクション温度（接合部の温度）に応じて大きくなるため、半導体スイッチング素子のジャンクション温度が周囲の環境温度よりも高い状態にある、装置の動作停止直後での検出が最も高精度に耐圧劣化を判断できる。

　また、装置の始動時はスイッチング素子のジャンクション温度は高くないため、電力変換装置を動作させてジャンクション温度を上げ、その温度が環境温度よりも高い状態において、そのタイミングで検出することによって高精度に主耐圧劣化を判断することができる。

（劣化を検出した後の動作）
　半導体スイッチング素子が主耐圧劣化したと判定された場合には、図１または図５に示した異常判定部１１が受け手に異常を通知する。例えば、装置に異常ランプを設け、主耐圧劣化と判断した場合に異常ランプを点灯させる。異常ランプが点灯した際、即座に装置を停止するように処置されてもよい。あるいは、異常ランプの点灯はスイッチング素子が破壊する前の劣化と判断された場合であるため、異常ランプが点灯しても装置は次の停止する機会まで動作を継続して、装置が停止した際に半導体スイッチング素子を交換するように定められていてもよい。

　また、半導体スイッチング素子が主耐圧劣化したと判断された場合には、一時的にその半導体スイッチング素子を延命するように、その半導体スイッチング素子の負荷が低減するよう電力変換装置の動作を変化せてもよい。例えば、元々のインバータの変調方法が三相変調であった場合は二相変調に変更する、スイッチングのキャリア周波数を下げるなど、スイッチング回数を減らす方法に変更する。あるいは負荷電流を減少させることでストレスを軽減することも考えられる。このように、半導体スイッチング素子の異常を検出して警告が表示されてから、一時的な措置でスイッチング素子を延命することで、装置を止めずに動かすことができ、計画された稼働スケジュールにおいてダウンタイムなしに装置を稼働することが可能となる。

（基準電圧が主回路電圧に応じて変化する構成の効果）
　実施の形態１では、電圧範囲比較器７の第一基準電圧ＶｒｅｆＨおよび第二基準電圧ＶｒｅｆＬを、主回路正側電位ＰＡと主回路負側電位ＧＡとの間に設けた第一抵抗群４内の抵抗で分圧して生成している。このため、主回路電圧が減少した場合には、異常判定部１１が正常と判定する基準電圧の範囲（ＶｒｅｆＨ－ＶｒｅｆＬ）は縮小するように変化する。逆に、主回路電圧が増加した場合には、これら基準電圧は拡大するように変化する。このことは、主耐圧リーク電流が印加される電圧の増加に伴って非線形に増加することを鑑みて構成されたものであり、主回路電圧が減少した場合にリーク電流が非線形に減少して検出精度が悪化したり、主回路電圧が増加した場合にリーク電流が非線形に増加して正常を異常と誤検出したりすることを防止することができる。これにより、従来よりも高精度に微小なリーク電流を検出することができ、従って半導体スイッチング素子を延命できる時間を長くすることができる。

　図５は、実施の形態１による電力変換装置の別の構成を示すブロック図である。図１では、負側のアームを構成する第二半導体スイッチング素子Ｍ２に並列に設けられた第二抵抗群５により分圧された電圧を検出電圧ＶｄＭとした。図５の構成では、負側のアームを構成する半導体スイッチング素子を第一半導体スイッチング素子Ｍ１とし、正側のアームを構成する半導体スイッチング素子を第二半導体スイッチング素子Ｍ２として、この第二半導体スイッチング素子Ｍ２に、第二抵抗群５を並列に設け、この第二抵抗群５により分圧された電圧を検出電圧ＶｄＭとしている。

　また、図１で示した構成では、第一基準電圧ＶｒｅｆＨと第二基準電圧ＶｒｅｆＬを３個直列接続された抵抗で構成される第一抵抗群である基準電圧生成回路４により生成する構成とした。図５で示す構成では、基準電圧生成回路としての第一抵抗群４を、正側電位ＰＡと負側電位ＧＡの間に接続された、抵抗Ｒ２３と抵抗Ｒ２４の直列体と、正側電位ＰＡと負側電位ＧＡの間に接続された、抵抗Ｒ２５と抵抗Ｒ２６の直列体と、の２つの抵抗直列体で構成している。第一基準電圧ＶｒｅｆＨは、抵抗Ｒ２３と抵抗Ｒ２４との直列体で分圧して生成され、第二基準電圧ＶｒｅｆＬは、抵抗Ｒ２５と抵抗Ｒ２６との直列体で分圧して生成される構成となっている。また、基準電圧安定化のため、抵抗Ｒ２４に並列にフィルタコンデンサＣ２２、抵抗Ｒ２６に並列にフィルタコンデンサＣ２１を設けている。このように、基準電圧生成回路４は、正側電位ＰＡと負側電位ＧＡとの間の電圧を分圧して、第一基準電圧ＶｒｅｆＨと、第一基準電圧ＶｒｅｆＨとは異なる電圧の第二基準電圧ＶｒｅｆＬとを生成するよう構成されていれば、その構成はどのようなものであっても良い。

　図５の構成の場合は、第一基準電圧ＶｒｅｆＨ、第二基準電圧ＶｒｅｆＬ、および検出電圧ＶｄＭを、正側電位ＰＡを基準とする回路により構成するのが好ましい。図５の構成であっても、図１の構成と同様、検出電圧ＶｄＭと、第一基準電圧ＶｒｅｆＨおよび第二基準電圧ＶｒｅｆＬとを比較することにより、第一半導体スイッチング素子Ｍ１または第二半導体スイッチング素子Ｍ２が主耐圧劣化しているかどうかを判定することができる。

　以上のように、実施の形態１による電力変換装置は、直流のプラス端子ＰＡとマイナス端子ＧＡの一方を第一極端子、他方を第二極端子とし、第一極端子とアーム中点Ｃの間に第一半導体スイッチング素子Ｍ１が、アーム中点と第二極端子の間に第二半導体スイッチング素子Ｍ２が接続されたアーム対を有する電力変換装置であって、第一半導体スイッチング素子Ｍ１に並列に接続され、少なくとも一個の抵抗を有する第三抵抗群６と、第二半導体スイッチング素子Ｍ２に印加される電圧を分圧するよう第二半導体スイッチング素子Ｍ２と並列に接続された、複数の抵抗の直列体である第二抵抗群５と、第一極端子と第二極端子の間の電圧が分圧された電圧である第一基準電圧ＶｒｅｆＨと、第一極端子と第二極端子の間の電圧が分圧された、第一基準電圧ＶｒｅｆＨとは異なる電圧の第二基準電圧ＶｒｅｆＬとを生成する基準電圧生成回路４と、第一半導体スイッチング素子Ｍ１および第二半導体スイッチング素子Ｍ２がオンオフ動作を停止した後に、第二抵抗群５により分圧された検出電圧ＶｄＭが第一基準電圧ＶｒｅｆＨと第二基準電圧ＶｒｅｆＬの間の電圧から外れた電圧であるとき、第一半導体スイッチング素子Ｍ１または第二半導体スイッチング素子Ｍ２が主耐圧劣化しているかどうかを判定する異常判定部１１と、を有するよう構成している。

　このため、第一半導体スイッチング素子Ｍ１または半導体スイッチング素子Ｍ２が主耐圧劣化した状態を精度よく検出できる。

実施の形態２．
　図６は、実施の形態２による電力変換装置の構成を示す構成図である。図６において、異常検出部２０とゲート制御部１とにより半導体駆動制御部２００を構成している。以下、異常検出部２０の、図１の異常検出部１０との差異点のみ説明する。

　異常検出部２０は、異常判定部１２において、主耐圧劣化検出に用いる電圧範囲比較器７を利用して、短絡検出あるいはデッドタイム検出も行う構成とした点が、図１の異常検出部１０と異なる。短絡検出は、第一半導体スイッチング素子Ｍ１と第二半導体スイッチング素子Ｍ２とが同時に通電する状態、いわゆるアーム短絡が発生したことを検出するものであり、ノイズ誤動作、上下アームのデッドタイム不足、あるいは半導体スイッチング素子の故障といった状況が考えられる。デッドタイム検出は、ゲート信号発生部１が生成したオンオフ指令信号の発生から実際に半導体スイッチング素子がオンオフするまでの遅れ時間を検出するものである。デッドタイムを検出して最適なデッドタイムとなるよう補正することで、電力変換装置の出力性能を向上することができる。

　実施の形態１で説明した主耐圧劣化診断がインバータ停止後の定常状態検出するのに対し、短絡検出およびデッドタイム検出はスイッチング時の過渡的な状態を検出するものである。従って、主耐圧劣化診断は検出回路の高応答性が不要である一方で、短絡検出およびデッドタイム検出は高い検出精度が必要である。このため、短絡検出およびデッドタイム検出は検出回路の応答性が必要であるが電圧振幅の精度は不要である。これらの要求は互いにトレードオフ関係にある。つまり、第二抵抗群５の抵抗値を大きくして主耐圧劣化検出のためのリーク電流の検出精度を高くする場合、フィルタコンデンサＣ１を削減しても電圧範囲比較器７内のコンパレータの微小な寄生容量によって検出電圧ＶｄＭの遷移時間が長くなることで短絡検出およびデッドタイム検出が遅くなる問題が発生する。

　上記課題を解決するために、本実施の形態２においては、第二抵抗群５がアーム中点側の抵抗Ｒ１（第一抵抗とも称する）と抵抗Ｒ１に直列に接続された抵抗Ｒ２（第二抵抗とも称する）とで構成され、第二抵抗群５のアーム中点側の抵抗Ｒ１に並列にスピードアップコンデンサＣ２（第二コンデンサとも称する）を設けている。これにより、検出電圧ＶｄＭの定常的な収束値は第二抵抗群５内の抵抗比で決定され、一方で検出電圧ＶｄＭの過渡的な収束値はスピードアップコンデンサＣ２とフィルタコンデンサＣ１（第一コンデンサ）（必要に応じてコンパレータＣＰ１、ＣＰ２の入力寄生容量も加味する）の容量比で決定される構成となる。これにより、主耐圧劣化の検出精度と短絡検出およびデッドタイム検出の検出遅延とを最適にするように設計することができる。具体的には、第二抵抗群５のアーム中点側の抵抗Ｒ１の抵抗値Ｒｓ１と、抵抗Ｒ１に直列に接続された抵抗Ｒ２の抵抗値Ｒｓ２と、抵抗Ｒ１に並列に接続されたフィルタコンデンサＣ１の容量Ｃｓ１と、抵抗Ｒ２に並列に接続されたスピードアップコンデンサＣ２の容量Ｃｓ２とが、Ｒｓ２／（Ｒｓ１＋Ｒｓ２）＜Ｃｓ２／（Ｃｓ１＋Ｃｓ２）を満たすように設定することで、異なる検出事象に良好に対応することができる。すなわち、短絡時およびデッドタイム検出時などの過渡時の検出電圧がコンデンサ電圧で定められた短絡検出またはデッドタイム検出用の低い電圧レベルに素早く遷移することを促し、一方でその後の定常的な検出電圧は抵抗比で定められた主耐圧劣化診断用の高い電圧レベルに設定することができる。このようにすることで、高速性が求められる短絡検出およびデッドタイム検出と、高精度性が求められる主耐圧劣化診断を共通の判定回路で好適に実現することができる。

　以下、図７のタイミングチャートを参照してデッドタイム検出および短絡検出の方法について説明する。一般的に半導体スイッチング素子は、オフ状態からオン状態に切り替わるターンオンに要ずる時間（ターンオン時間ｔｏｎ）と、オン状態からオフ状態に切り替わるターンオフに要する時間（ターンオフ時間ｔｏｆｆ）が存在する。半導体スイッチング素子のゲート抵抗値が大きくなるとターンオン時間ｔｏｎおよびターンオフ時間ｔｏｆｆが増加する。また、半導体スイッチング素子のゲート閾値電圧などの電気的特性のばらつき、およびジャンクション温度等の動作条件によっても、ターンオン時間ｔｏｎおよびターンオフ時間ｔｏｆｆが増減する。これを加味して、ゲート信号発生部２が生成する上下アームのオン指令信号ＳＧＨとＳＧＬにはともにオフ状態を指示する期間であるデッドタイムが十分な時間設けられている。一方で、デッドタイムの存在で電力変換装置の出力性は低下するため、実際のターンオン時間ｔｏｎとターンオフ時間ｔｏｆｆを検出してデッドタイムを最適化する制御が適用されることがある。本実施の形態２では、主耐圧劣化検出に用いる電圧範囲比較器７を利用して、検出電圧ＶｄＭが基準電圧ＶｒｅｆＨまたはＶｒｅｆＬをクロスした時刻を検出することでデッドタイムを最適化するものである。例えば、図７で下アームのオン指令ＳＧＬが発生した後に、アーム中点電圧Ｖａｃが低下したことに伴って検出電圧ＶｄＭが基準電圧ＶｒｅｆＬを下回った時刻ｔ４１を検出することで、オン指令の発生から実際の主端子電圧の遷移までのデッドタイムを検出することができる。検出したデッドタイムに基づいて、ゲート信号発生部２が生成する上下アームのオン指令信号ＳＧＨとＳＧＬを補正してデッドタイム量を補正することにより、電力変換装置の出力特性を向上できる。

　次に、短絡検出の方法を説明する。図７は、下アームがターンオフ動作中である時刻ｔ４２に第二半導体スイッチング素子Ｍ２が破壊して主耐圧が失われた状態を想定している。この場合、その後に対アームである上アームにオン指令信号ＳＧＨが送信されて第一半導体スイッチング素子Ｍ１がオンしたタイミングでアーム短絡が発生し、過大な電流が流れる。その結果、正常状態であればアーム中点電圧ＶａｃがＶＢ＋Ｖｆまで上昇するのに対し、半導体スイッチング素子Ｍ１が電流飽和したことでアーム中点電圧Ｖａｃは上昇せず、その結果検出電圧ＶｄＭは基準電圧ＶｒｅｆＬ未満のままとなる。すなわち、ゲート信号発生部２が送信したオン指令信号と検出電圧ＶｄＭの論理矛盾から短絡を検出することができる。その結果、異常判定部１２内のフィルタ遅延などが反映された時刻ｔ４３において短絡検出信号ＦＤＳがＨｉ状態となる。異常判定部１２により短絡を検出して短絡検出信号ＦＤＳがＨｉとなったことを受けて、ゲート信号発生部２は電力変換装置の動作を停止するようにすべてのオン指令信号をオフ状態にする処置が一般的である。また、短絡電流を遮断する際のオフゲート抵抗値を大きくすることで、過電圧破壊を確実に防止することができる。

　短絡検出を高速化するために、この実施の形態２では、上アームがオンする時の短絡検出に用いる判定基準電圧をＶｒｅｆＬとしている。同様に、下アームがオンする時の短絡検出に用いる判定基準電圧をＶｒｅｆＨとすることを想定している。これは、判定基準電圧ＶｒｅｆＬおよびＶｒｅｆＨの選択肢のうち、短絡検出を高速化するために好ましい方を選択したものであり、その理由は以下の通りである。今、図６で時刻ｔ４２以降に上アームの第一半導体スイッチング素子Ｍ１がターンオンした状態が正常なスイッチングであったと仮定する。この場合、正常なスイッチングではアーム中点電圧ＶａｃがＶＢ＋Ｖｆまで上昇するが、判定基準電圧としてＶｒｅｆＨを採用した場合はＶｒｅｆＬを採用した場合にくらべて判定基準値を超過する時刻が遅くなる。すなわち、正常なスイッチングであると識別できるまでに時間を要することとなり、従ってそれまでの期間は短絡検出機能をロックしたりローパスフィルタで検出信号をマスクしたりする必要がある。その結果、実際に短絡が発生した場合に短絡検出信号ＦＤＳが発生するまでの遅延時間が大きくなり、短絡保護の性能が低下する。このため、上アームがオンする時の短絡検出に用いる判定基準電圧をＶｒｅｆＬとし、下アームがオンする時の短絡検出に用いる判定基準電圧をＶｒｅｆＨとすることが好ましい。

実施の形態３．
　図８は、実施の形態３による電力変換装置１１０の構成を示す回路図である。電力変換装置１１０は、直流電源６０からの直流電力を３相交流電力に変換して交流モータ７０に供給するインバータである。電力変換装置１１０は、複数の半導体スイッチング素子を有してＵ、Ｖ、Ｗの３相交流に変換する電力変換器３０と、電力変換器３０内の各半導体スイッチング素子を駆動するゲート制御部１Ａを有する半導体駆動制御部１００Ａを備える。半導体駆動制御部１００Ａは、第一半導体スイッチング素子Ｍ１と第二半導体スイッチング素子Ｍ２とで構成されるＵ相のアーム対に対して実施の形態１の異常検出部１０と同じ構成の異常検出部１０を備えている。Ｖ相のアーム対を構成する半導体スイッチング素子Ｍ３および半導体スイッチング素子Ｍ４、Ｗ相のアーム対を構成する半導体スイッチング素子Ｍ５および半導体スイッチング素子Ｍ６に対しては、異常検出部１０を備えていない。

　この実施の形態３では、実施の形態１による電力変換装置に搭載された半導体駆動制御部１００の異常検出部１０と同じ構成の異常検出部１０で、電力変換器３０を構成する半導体スイッチング素子のいずれの素子に主耐圧劣化が発生しても検出できるため、安価でダウンタイムレス化を実現できる電力変換装置１１０が得られる。

　以下、Ｕ相に設けられた単一の異常検出部１０で、電力変換器３０を構成する半導体スイッチング素子のいずれの素子に主耐圧劣化が発生してもそれを検出できる原理を説明する。一般に、交流モータ７０は、数１００メガオームから数ギガオーム以上の高い絶縁特性を有するため、交流モータ７０を介して発生するリーク電流は支配的ではない。このため、半導体スイッチング素子の主耐圧劣化の検出精度を悪化させる要因にはならず、交流モータ７０の絶縁特性を加味してＵ相に設けられた異常検出部１０の基準電圧を設定することができる。

　一例として、たとえばＷ相上アームの半導体スイッチング素子Ｍ５の主耐圧が劣化してリーク電流が増加した場合を想定すると、電力変換器３０がスイッチング動作を停止して各相のアーム中点（上下アームの接続点）の電位が安定した状態において、Ｗ相のアーム中点の電位は正常時よりも高い電位になる。例えば、異常検出部１０に設けた第二抵抗群５の両端間の抵抗値が第三抵抗群６の両端間の抵抗値と等しい場合は、主耐圧が劣化していない場合のＷ相のアーム中点の電位が直流電圧ＶＢの半電圧ＶＢ／２近傍にあるのに対し、主耐圧が劣化した場合はＶＢ／２よりも大きくなる方向に変化が発生する。この場合、交流モータ７０内で３相の巻線が電気的に接続されているため、Ｕ相およびＶ相のそれぞれのアーム中点の電位もＷ相のアーム中点の電位と等しくなる。従って、図８の構成のように、Ｕ相のみに設けられた異常検出部１０で電力変換器３０を構成する半導体スイッチング素子のいずれの素子で主耐圧劣化が発生しても検出することができる。

　さらには、上記では交流モータ７０の絶縁特性が正常であるものとして説明したが、その絶縁特性が何らかの要因で低下した場合には、アーム中点の電位が直流電圧ＶＢの半電圧ＶＢ／２よりも小さくなる方向に変化するため、この実施の形態の電力変換装置１１０は駆動する交流モータ７０の絶縁劣化が発生した場合も検出することができる。なお、アーム中点の電位が直流電圧ＶＢの半電圧ＶＢ／２よりも小さくなる方向に変化した場合、交流モータ７０の絶縁劣化であるか、半導体スイッチング素子の主耐圧劣化であるかが断定できない場合がある。いずれかであるかを確実に判定するためには、例えばアーム中点とモータの間にスイッチを設けて、モータを切り離した状態で半導体スイッチング素子の主耐圧劣化の有無を確認することで、半導体スイッチング素子の主耐圧劣化であるか、モータの絶縁劣化であるかを判定することができる。

　なお、電力変換器３０は、正負の２レベルの交流電圧を出力する場合を示したが、任意の数の半導体スイッチング素子を直並列に接続されたマルチレベルの電圧出力が可能なインバータであっても、本実施の形態の構成が適用可能である。

実施の形態４．
　図９は、実施の形態４による電力変換装置１２０の構成を示す図である。以下、実施の形態３と異なる点を説明する。この実施の形態の電力変換装置１２０も、実施の形態３と同様に、直流電源６０からの直流電力を３相交流電力に変換して交流モータ７０に供給するインバータであり、各半導体スイッチング素子は半導体駆動制御部２００Ｂに備えられているゲート制御部１Ｂによりオンオフ制御される。本実施の形態４による電力変換装置１２０は、半導体駆動制御部２００Ｂに備えられる異常検出部として、実施の形態２における異常検出部２０と同じ構成の異常検出部２０Ｕ、２０Ｖ、２０Ｗを、それぞれＵ相、Ｖ相およびＷ相の各アーム対の異常検出用として備えている点が、実施の形態３と異なる。異常検出部２０Ｕ、２０Ｖおよび２０Ｗは、それぞれ実施の形態２の異常検出部２０と同様に、それぞれの異常判定部の判定結果に基づいて、半導体スイッチング素子の主耐圧劣化の検出、およびアーム短絡検出あるいはデッドタイム検出をする。ここで、実施の形態３では、半導体スイッチング素子の主耐圧劣化は３相のいずれかのアームにおける検出電圧により判定が可能であったが、アーム短絡検出およびデッドタイム検出は３相それぞれのアーム対における検出電圧を用いて検出する必要がある。従って、この実施の形態４の半導体駆動制御部２００Ｂは、３組の異常検出部２０Ｕ、２０Ｖ、２０Ｗを備えている。異常検出部２０Ｕ、２０Ｖ、２０Ｗにおいて、第一基準電圧、第二基準電圧を同じ電圧に設定する場合は、例えば異常検出部２０Ｕに設けた基準電圧生成回路で生成された第一基準電圧および第二基準電圧の出力を、異常検出部２０Ｖおよび異常検出部２０Ｗに入力する構成としても良い。

　このようにして、半導体スイッチング素子の主耐圧劣化、アーム短絡検出、およびデッドタイム検出の機能を統合することで、高精度で異常検出ができる安価な電力変換装置１２０が得られる。

実施の形態５．
　図１０は、実施の形態５による電力変換装置１３０の構成を示す図である。以下、実施の形態３および実施の形態４と異なる点を説明する。この実施の形態５の電力変換装置１３０は、半導体スイッチング素子Ｍ７および半導体スイッチング素子Ｍ８のアーム対を有して構成される電力変換器３１と、電力変換器３１内の半導体スイッチング素子Ｍ７およびＭ８を駆動するゲート制御部１Ｃ、および異常検出部１０Ｃを有する半導体駆動制御部１００Ｃとを備える。この場合、電力変換器３１は、直流電源６０の直流電圧を昇圧して直流負荷７０Ｂに供給する昇圧コンバータである。異常検出部１０Ｃは、実施の形態１に示した主耐圧劣化診断機能を備えた異常検出部１０、あるいは実施の形態２に示したアーム短絡検出機能および／またはデッドタイム検出機能を加えた異常検出部２０のいずれかと同様の構成となっている。

　電力変換器３１は、半導体スイッチング素子Ｍ７と半導体スイッチング素子Ｍ８とを直列接続したアーム対と、入力側の平滑コンデンサ４１と、出力側の平滑コンデンサ４２と、昇圧リアクトル４３とを備える。この場合も、安価な構成で、高精度な半導体スイッチング素子の主耐圧劣化診断機能を有する、あるいは主耐圧劣化診断機能にアーム短絡検出機能を加えた、さらにはデッドタイム検出の機能を加えた電力変換装置１３０が得られる。なお、上記例では昇圧コンバータを示したが、降圧コンバータ、あるいは昇圧コンバータと降圧コンバータとを組み合わせた昇降圧コンバータにも適用できる。

実施の形態６．
　図１１は、実施の形態６による電力変換装置１４０の構成を示す図である。以下、図３で示した実施の形態３による電力変換装置１１０と異なる点を説明する。この実施の形態の電力変換装置１４０は、図８で示した電力変換器３０の直流側に、図１０で示した昇圧コンバータである電力変換器３１を接続した電力変換器と、各半導体スイッチング素子を駆動するゲート制御部１Ｄを有する半導体駆動制御部１００Ｄとを備える。半導体駆動制御部１００Ｄは、電力変換器３０と電力変換器３１それぞれの半導体スイッチング素子の主耐圧劣化を診断するために、２組の異常検出部１０と異常検出部１０Ｃを備えている。異常検出部１０は、実施の形態１の異常検出部１０と同じ構成であり、異常検出部１０Ｃは、実施の形態５の異常検出部１０Ｃと同じ構成である。

　この場合も、安価な構成で半導体スイッチング素子の高精度な主耐圧劣化診断によるダウンタイムレス化を実現できる電力変換装置１４０が得られる。

　電力変換装置１４０は、直流電源６０の直流電圧を昇圧コンバータである電力変換器３１により昇圧し、昇圧された直流電力が電力変換器３０により交流電力に変換されて交流モータ７０に供給される。電力変換装置１４０は、昇圧型インバータシステムとして動作し、例えば、電動自動車に適用される。なお、電力変換装置１４０内の電力変換器３０は、マルチレベルの電圧出力が可能なインバータでも良い。また、電力変換装置１４０内の電力変換器３１は、昇圧コンバータに限らず、降圧コンバータ、あるいは昇圧コンバータと降圧コンバータとを組み合わせた昇降圧コンバータであっても良い。

　上記の実施の形態１から６では、半導体スイッチング素子をＭＯＳＦＥＴとして図示したが、ＩＧＢＴ等、制御端子を有する他の半導体スイッチング素子でも良い。また、ＭＯＳＦＥＴと並列に示したダイオードは、ＭＯＳＦＥＴに寄生するボディダイオードに限らず、これと別に設けたダイオードであってもよい。

　また、少なくとも一つのアーム対の半導体スイッチング素子に、Ｓｉよりもバンドギャップが大きいワイドバンドギャップ半導体材料を用いても良く、半導体スイッチング素子のスイッチング動作を高速化させて、電力変換装置の低損失化および小型化を実現できる。ワイドバンドギャップ半導体材料としては、炭化ケイ素ＳｉＣ、窒化ガリウムＧａＮ、酸化ガリウム系材料ＧａＯ、またはダイヤモンドのいずれかを使用することができる。

　以上の各実施の形態における異常判定部は、論理回路で構成することもでき、あるいはプロセッサによる演算処理によっても構成することができる。ゲート駆動部は、通常の集積回路および抵抗、コンデンサなどの回路素子を組み合わせた回路により構成することができる。またゲート信号発生部も、論理回路、集積回路、その他、抵抗などの回路素子によって構成できる。また、例えば、ゲート信号発生部２、あるいはゲート信号発生部と異常判定部をまとめて、図１２に示すような、ＣＰＵ（Central Processing Unit）等の演算処理装置２１、演算処理装置２１とデータをやり取りする記憶装置２２、演算処理装置２１と外部の間で信号を入出力する入出力インターフェース２３などを備えている処理装置で構成することもできる。

　本願には、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

１、１Ａ、１Ｂ、１Ｃ、１Ｄ　ゲート制御部、２　ゲート信号発生部、３　アーム対、４　基準電圧生成回路、５　第二抵抗群、６　第三抵抗群、１０、１０Ｃ、２０、２０Ｕ、２０Ｖ、２０Ｗ　異常検出部、１１、１２　異常判定部、１００、１００Ａ、１００Ｃ、１００Ｄ、２００、２００Ｂ　半導体駆動制御部、Ｍ１　第一半導体スイッチング素子、Ｍ２　第二半導体スイッチング素子、Ｃ　アーム中点、Ｃ１　第一コンデンサ、Ｃ２　第二コンデンサ、ＧＡ　マイナス端子、ＰＡ　プラス端子、Ｒ１　第一抵抗、Ｒ２　第二抵抗、ＶｄＭ　検出電圧、ＶｒｅｆＨ　第一基準電圧、ＶｒｅｆＬ　第二基準電圧

Claims

　直流のプラス端子とマイナス端子の一方を第一極端子、他方を第二極端子とし、前記第一極端子とアーム中点の間に第一半導体スイッチング素子が、前記アーム中点と前記第二極端子の間に第二半導体スイッチング素子が接続されたアーム対を有する電力変換装置であって、
異常検出部とゲート制御部とを有し、前記第一半導体スイッチング素子と前記第二半導体スイッチング素子の駆動を制御する半導体駆動制御部を備え、
前記異常検出部は、
前記第一半導体スイッチング素子に並列に接続され、少なくとも一個の抵抗を有する第三抵抗群と、
前記第二半導体スイッチング素子に印加される電圧を分圧するよう前記第二半導体スイッチング素子と並列に接続された、複数の抵抗の直列体を含む第二抵抗群と、
前記第一極端子と前記第二極端子の間の電圧が分圧された第一基準電圧と、前記第一極端子と前記第二極端子の間の電圧が分圧された、前記第一基準電圧とは異なる電圧の第二基準電圧とを生成する基準電圧生成回路と、
当該電力変換装置が電力変換の動作を停止した後に、前記第二抵抗群により分圧された電圧である検出電圧と、前記第一基準電圧および前記第二基準電圧とを比較して、前記第一半導体スイッチング素子または前記第二半導体スイッチング素子が主耐圧劣化しているかどうかを判定する異常判定部とを有する
電力変換装置。
　前記異常判定部は、当該電力変換装置が電力変換の動作を停止した後に、前記検出電圧が前記第一基準電圧と前記第二基準電圧の間の電圧から外れた電圧であるとき、前記第一半導体スイッチング素子または前記第二半導体スイッチング素子が主耐圧劣化していると判定する請求項１に記載の電力変換装置。
　前記異常判定部は、前記第一半導体スイッチング素子または前記第二半導体スイッチング素子がオンしたときに、前記検出電圧が、前記第一半導体スイッチング素子および前記第二半導体スイッチング素子が正常な場合の前記検出電圧と論理矛盾の電圧であるとき、前記アーム対がアーム短絡状態にあると判定する請求項１または２に記載の電力変換装置。
　複数の前記アーム対を有し、全てのアーム対に対してそれぞれ前記異常検出部を有する請求項３に記載の電力変換装置。
　直流のプラス端子とマイナス端子の一方を第一極端子、他方を第二極端子とし、前記第一極端子とアーム中点の間に第一半導体スイッチング素子が、前記アーム中点と前記第二極端子の間に第二半導体スイッチング素子が接続されたアーム対を複数有する電力変換装置であって、
異常検出部とゲート制御部とを有し、全てのアーム対の前記第一半導体スイッチング素子と前記第二半導体スイッチング素子の駆動を制御する半導体駆動制御部を備え、
前記異常検出部は、
複数の前記アーム対のうち一のアーム対の前記第一半導体スイッチング素子に並列に接続され、少なくとも一個の抵抗を有する第三抵抗群と、
前記一のアーム対の前記第二半導体スイッチング素子に印加される電圧を分圧するよう前記一のアーム対の前記第二半導体スイッチング素子と並列に接続された、複数の抵抗の直列体を含む第二抵抗群と、
前記第一極端子と前記第二極端子の間の電圧が分圧された第一基準電圧と、前記第一極端子と前記第二極端子の間の電圧が分圧された、前記第一基準電圧とは異なる電圧の第二基準電圧とを生成する基準電圧生成回路と、
当該電力変換装置が電力変換の動作を停止した後に、前記第二抵抗群により分圧された電圧である検出電圧と、前記第一基準電圧および前記第二基準電圧とを比較して、複数の前記アーム対を構成するいずれかの半導体スイッチング素子が主耐圧劣化しているかどうかを判定する異常判定部とを有する
電力変換装置。
　前記異常判定部は、当該電力変換装置が電力変換の動作を停止した後、前記検出電圧が前記第一基準電圧と前記第二基準電圧の間の電圧から外れるまでの時間、あるいは前記検出電圧の単位時間当たりの変化量によって、主耐圧劣化しているかどうかを判定する請求項１または５に記載の電力変換装置。
　前記異常判定部は、全ての半導体スイッチング素子の温度が、周囲の環境温度よりも高い温度であるときに、主耐圧劣化しているかどうかを判定する請求項１から６のいずれか１項に記載の電力変換装置。
　前記第二抵抗群の少なくとも一の抵抗に並列にコンデンサが接続されている請求項１から７のいずれか１項に記載の電力変換装置。
　前記第二抵抗群は、前記アーム中点側の、抵抗値がRs1の第一抵抗と、この第一抵抗に接続される、抵抗値がRs2の第二抵抗との直列体で構成され、容量がCs1の第一コンデンサが前記第二抵抗に並列に接続され、容量がCs2の第二コンデンサが前記第一抵抗に並列に接続され、Rs2/（Rs1+Rs2）＜Cs2/（Cs1+Cs2）の関係を満たす請求項３または４に記載の電力変換装置。
　前記異常判定部は、前記第一半導体スイッチング素子または前記第二半導体スイッチング素子に対して前記ゲート制御部に設けられたゲート信号発生部が出力するオンの指令から、前記検出電圧が、前記第一基準電圧または前記第二基準電圧をクロスするまでの時間に基づいてデッドタイムを算出し、算出されたデッドタイムに基づいて、前記ゲート信号発生部が出力する前記第一半導体スイッチング素子と前記第二半導体スイッチング素子のそれぞれのオンオフ信号によるデッドタイム量を補正する請求項９に記載の電力変換装置。
　前記第二抵抗群の両端間の抵抗値は、前記第二抵抗群に流れる電流値が、前記第二抵抗群に並列に接続されている前記第二半導体スイッチング素子の初期状態において主端子間に寄生するリーク電流値よりも大きくなるよう設定され、前記第三抵抗群の両端間の抵抗値は、前記第三抵抗群に流れる電流値が、前記第三抵抗群に並列に接続されている前記第一半導体スイッチング素子の初期状態において主端子間に寄生するリーク電流値よりも大きくなるよう設定される請求項１から１０のいずれか１項に記載の電力変換装置。
　前記第二抵抗群の両端間の抵抗値と、前記第三抵抗群の両端間の抵抗値が等しい請求項１から１１のいずれか１項に記載の電力変換装置。
　前記半導体駆動制御部は、前記異常判定部が、いずれかの半導体スイッチング素子が主耐圧劣化していると判定した後、当該半導体スイッチング素子の負荷が低減するよう、当該電力変換装置の動作を変化させる請求項１から１２のいずれか１項に記載の電力変換装置。
　当該電力変換装置は、直流電力と交流電力との間での電力変換を行う電力変換器、直流の電圧を昇圧する昇圧コンバータ、および直流の電圧を降圧させる降圧コンバータ、の少なくとも一つを含む電力変換装置である請求項１から１３のいずれか１項に記載の電力変換装置。
　前記アーム対は、直流電力と交流電力との間での電力変換を行う電力変換回路を構成しており、交流側の負荷として電動機が接続された場合に、前記異常判定部は、当該電力変換装置が電力変換の動作を停止した後に、前記検出電圧が前記第一基準電圧と前記第二基準電圧の間の電圧から外れた電圧であるとき、いずれかの半導体スイッチング素子が主耐圧劣化している、または前記電動機が絶縁劣化していると判定する請求項１または５に記載の電力変換装置。
　少なくとも一のアーム対を構成する半導体スイッチング素子は、Ｓｉよりもバンドギャップが大きいワイドバンドギャップ半導体材料で構成されている請求項１から１５のいずれか１項に記載の電力変換装置。