JP7361955B2 - 電力変換装置 - Google Patents

Description

本願は、電力変換装置に関するものである。

電力変換装置において、電力変換の機能は、電力変換器を構成する複数の半導体スイッチング素子をオン／オフさせる動作によって実現されている。半導体スイッチング素子としては、例えばＭＯＳＦＥＴ（Ｍetal-Oxide-Semiconductor Field-Effect Transistor）、ＩＧＢＴ（Insulated-Gate-Bipolar-Transistor）に代表される電圧駆動型の半導体スイッチング素子がある。
この半導体スイッチング素子の劣化状態を把握して、電力変換装置における問題の発生前に半導体スイッチング素子の更新を行うことによってダウンタイムレス化が実現される。

電力変換装置における異常を検出する装置として、少ない端子電圧検出数で電力変換器の異常を検出可能であり、且つ、相の数が増加しても同等の異常検出精度を確保可能な異常検出装置を提供する異常検出装置が特許文献１に示されている。
特許文献１に示されている異常検出装置では、一つ以上の並列電力変換ユニットを備え、一つの並列電力変換ユニットに対し、対応する検出用抵抗を伴う一つのハイセレクト端子電圧検出部、及び、一つの異常検出部が設けられ、各並列電力変換ユニットにおいて異常検出部は、集合点の電圧に基づき、その並列電力変換ユニットに含まれる各電力変換器の異常を検出するというものである。

特開２０１９－１１０７２０号公報

しかしながら、提案されている技術では、検出された電圧値と予め定められた閾値とを比較して、故障と判断する（異常を検出する）というもので、半導体スイッチング素子の劣化の状態を判断するものではなく、半導体スイッチング素子の劣化の状態を判断する機能を備えた電力変換装置が望まれている。
本願は、半導体スイッチング素子の劣化の状態を判断する機能を備えた電力変換装置を提供することを目的としている。

本願の電力変換装置は、アームのハイサイドに設けられた第１のスイッチング素子に並列に接続された第１の検出抵抗と、前記アームのローサイドに設けられた第２のスイッチング素子に並列に接続された第２の検出抵抗と、前記第１の検出抵抗の両端の電圧値および／または前記第２の検出抵抗の両端電圧値を検出する電圧検出器と、前記第１のスイッチング素子のスイッチング動作と前記第２のスイッチング素子のスイッチング動作とを制御する制御回路とを備え、前記第１のスイッチング素子の動作と前記第２のスイッチング素子の動作とが停止し、前記電圧検出器によって検出した前記第１の検出抵抗の両端電圧値および／または前記第２の検出抵抗の両端電圧値に基づいて前記制御回路において、前記第１のスイッチング素子の耐圧劣化および／または前記第２のスイッチング素子の耐圧劣化を判断することを特徴とする。

本願の電力変換装置によれば、第１のスイッチング素子または第２のスイッチング素子の耐圧劣化の診断が可能となる。

実施の形態１の電力変換装置の耐圧劣化検出回路の構成図である。 実施の形態１の電力変換装置のスイッチング素子が正常時の動作を示す説明図である。 実施の形態１の電力変換装置のスイッチング素子の耐圧が劣化したときの動作を示す説明図である。 実施の形態１の電力変換装置のスイッチング素子の耐圧が劣化したときの検出方法を示す説明図である。 実施の形態１の電力変換装置のスイッチング素子の耐圧が上下同時に劣化したときの検出方法を示す説明図である。 実施の形態２の電力変換装置の耐圧劣化検出回路図の構成図である。動作説明図である。 実施の形態３の電力変換装置の耐圧劣化検出回路図の構成図である。 実施の形態において使用される制御手段のハードウエアの構成を示す構成図である。

実施の形態１．
以下、図面に基づいて実施の形態について説明する。なお、以下に記載の説明では、同様の構成要素または相当する構成要素には各々同じ符号を付けて示すものとする。
また、以下の説明において、装置が動作しなくなる素子の状態を「故障」、素子が動作する場合を「劣化」とする。なお、「劣化」においては、素子が出荷される前に行われる試験（スクリーニング）が行われている場合には、各種の試験の要求仕様および品質、信頼性目標を満足していると確認されている素子が対象となる。

図１は、実施の形態１に係る電力変換装置の耐圧劣化検出回路の構成の一例を示している。電力変換装置の耐圧劣化検出回路１００は、第１のスイッチング素子２１１、第２のスイッチング素子２１２、第１の検出抵抗１１、第２の検出抵抗１２、第１の電圧検出器３１、制御回路４０を備えている。

第１のスイッチング素子２１１と第２のスイッチング素子２１２とは、電力変換装置のインバータを構成しており、第１のスイッチング素子２１１はアームのハイサイドに設けられ、第２のスイッチング素子２１２は、アームのローサイドに設けられている。第１のスイッチング素子２１１と第２のスイッチング素子２１２は、直列に接続されている。第１のスイッチング素子２１１に対して、並列に第１の検出抵抗１１が接続され、第２のスイッチング素子２１２に対しては、第２の検出抵抗１２が並列に接続されている。

第１の電圧検出器３１は第１の検出抵抗１１もしくは第２の検出抵抗１２のいずれか一方に並列に接続され、第１の電圧検出器３１で検出した電圧の結果は制御回路４０に送られる。制御回路４０は、第１のスイッチング素子２１１と第２のスイッチング素子２１２を駆動する信号を与える。
制御回路４０は、第１のスイッチング素子２１１および第２のスイッチング素子２１２の劣化状態を判断する。制御回路４０において、劣化していると判断した場合には、警告を通知手段４１によって通知する。

図１は、最低の構成要件で記載しているため第１のスイッチング素子２１１と第２のスイッチング素子２１２を直列接続した第１アーム２１のみを示しているが、第３のスイッチング素子２２１と第４のスイッチング素子２２２を直列接続した第２アーム２２と第１アームを並列に接続した構成でもよい。この場合、Ｈブリッジ回路となる。または、第５のスイッチング素子２３１と第６のスイッチング素子２３２を直列接続した第３アーム２３と第２アーム２２を並列に接続した構成でもよい。この場合、三相インバータ回路となる。
直列接続されたスイッチング素子（例えば、第１のスイッチング素子２１１と第２のスイッチング素子２１２）は交互にオンとオフを繰り返す。例えば、第１のスイッチング素子２１１がオンの状態では、第２のスイッチング素子２１２はオフとなる。また、第１のスイッチング素子２１１がオフの状態では、第２のスイッチング素子２１２はオンとなる。

（検出抵抗の設計方法）
第１の検出抵抗１１、第２の検出抵抗１２の抵抗値は、検出抵抗に流れる電流値が第１および第２のスイッチング素子に寄生するリーク電流よりも大きくなるように設計する。また、第１と第２の検出抵抗は同じ値の抵抗値を使用する。
なお、劣化は第１と第２のスイッチング素子が動作を停止した状態で、第１の電圧検出器３１が検出した電圧で判断する。

（耐圧劣化の検出方法）
図２は、実施の形態１に係る耐圧劣化を検出するための、スイッチング素子の耐圧が劣化していない場合の、第１の検出抵抗１１と第２の検出抵抗１２の両端電圧の変化の一例である。第１の検出抵抗１１と第２の検出抵抗１２に等しい値の抵抗値を利用することで、スイッチング素子の耐圧に劣化が無ければ、第１と第２の検出抵抗の両端電圧は母線電圧の中点付近に収束する。スイッチング素子の寄生の耐圧リーク電流および検出抵抗値にばらつきがあるため、劣化を検出する閾値電圧は母線電圧の中点からプラスマイナス数Ｖのマージンを取り、そのマージン以内に収まって入れば、スイッチング素子の耐圧に劣化はなく、正常と判断する。

図３は、実施の形態１に係る耐圧劣化を検出するための、スイッチング素子の耐圧が劣化した場合の、第１の検出抵抗１１と第２の検出抵抗１２の両端電圧の変化の一例である。第１のスイッチング素子２１１もしくは第２のスイッチング素子２１２のいずれか一方の耐圧が劣化した場合、劣化したスイッチング素子に流れる耐圧リーク電流が大きくなり、第１と第２の検出抵抗の両端電圧が、母線電圧の中点からばらついていく。スイッチング素子には寄生の耐圧リーク電流があるため、劣化を検出する閾値電圧は母線電圧の中点からプラスマイナス数Ｖのマージンを設けるが、設けたマージン以上に第１と第２の検出抵抗の両端電圧の値がばらついたとき、スイッチング素子の耐圧が劣化したと判断する。

第１の検出抵抗１１と第２の検出抵抗１２の抵抗値を、第１および第２のスイッチング素子に寄生するリーク電流よりも大きくなるように設計することで、素子の耐圧が劣化した場合に、第１の検出抵抗１１と第２の検出抵抗１２の両端電圧に素子の耐圧劣化による耐圧リーク電流の変化が反映され、素子の耐圧劣化を高精度に検出することが可能となる。

（劣化を検出した後の動作）
スイッチング素子が劣化と判定された場合には、制御回路４０から受け手側に通知する。例えば、図１に示した通知手段４１は、装置に異常ランプを設け、劣化と判断した場合に異常ランプを点灯させる。異常ランプが点灯した際、直後に装置を停止してもよい。また、異常ランプの点灯はスイッチング素子が劣化と判断された場合であるため、異常ランプが点灯しても装置は動作可能である。そのため、次の停止する機会以降に装置を取り換えてもよい。

また、スイッチング素子が劣化と判断された場合には、一時的にスイッチング素子を延命するように動作を変化せてもよい。例えば、元々のインバータの変調方法が三相変調であった場合は二相変調に変更する、スイッチングのキャリアを下げるなど、スイッチング回数を減らす方法に変更する。スイッチング素子が劣化と検出され警告が表示されてから、一時的な措置でスイッチング素子を延命することで、装置を止めずに動かすことができる。スイッチング素子が劣化しても装置は正常動作するため、スイッチング素子が故障し装置がダウンしないことを目的とした一時的な暫定措置である。スイッチング素子が劣化と通知されてからは、次の装置停止以降に素子ないし回路基板を取り換えることで、ダウンタイムなしに装置を稼働することが可能となる。

（劣化を検出するタイミング）
素子の劣化を検出するには、第１と第２のスイッチング素子に並列に接続された第１と第２の検出抵抗の両端電圧が収束している必要がある。そのため、劣化を検出するタイミングは第１と第２のスイッチング素子の動作が停止した状態となる。具体的には、装置の始動時、または停止時、または装置が稼働期間中のインバータ動作停止時のいずれかとなる。

なお、耐圧リーク電流は素子の温度、例えば素子のチップ接合面の温度であるジャンクション温度に比例して大きくなるため、装置の動作停止直後での検出が最も高精度に耐圧劣化を判断できる。
また、装置の始動時はスイッチング素子のジャンクション温度は高くないため、インバータを短時間短絡させてスイッチング素子のジャンクション温度を上げ、その温度が環境温度よりも高温な状態において、そのタイミングで検出するようにすることによって高精度に耐圧劣化を判断してもよい。なお、ここではスイッチング素子の温度として、スイッチング素子のチップ接合面の温度であるジャンクション温度が環境温度よりも高温な状態において検出する場合について示すが、必ずしもジャンクション温度である必要はなく、スイッチング素子の温度であればどの温度であってもよい。

（耐圧劣化の検出方法、上下同時耐圧劣化時の検出方法）
図４は、実施の形態１に係る耐圧劣化を検出する方法を示した図である。図４に示す方法は、スイッチング素子がオフしてからの検出抵抗の両端電圧の時定数にて耐圧劣化の検出を行う。スイッチングがオフしたタイミングｔ１からある一定の時間をおいたｔ２のときの電圧値を検出する。このｔ２の電圧値によって正常もしくは劣化を判断する。ｔ２の時間の電圧値は任意で設定するが、耐圧が劣化した場合のｔ２の電圧は極端に低い（図４に示した劣化時Ａ）か、もしくは極端に高い（図４に示した劣化時Ｂ）値となる。

（耐圧劣化検出方法のメリット）
スイッチング素子の耐圧劣化を時定数で判断することで、図１に示す第１のスイッチング素子２１１と第２のスイッチング素子２１２の耐圧が同時に同様な劣化をした場合でも検出が可能となる。

図５は、スイッチング素子が正常な場合と、上下同時に劣化した場合の第１の検出抵抗１１と第２の検出抵抗１２の両端電圧の変化の一例を表している。上下のスイッチング素子が同時に劣化した場合、スイッチング素子に流れる耐圧リーク電流はほぼ等しくなるため、第１の検出抵抗１１と第２の検出抵抗１２の両端電圧は母線電圧の中点から設けたマージン以内に収まる。そのため、これまでに示した電圧検出による手法では、上下素子が同時・同様に劣化した場合の検出ができない。一方、上下のスイッチング素子が同時に劣化した場合でも、中点電圧に収束する時間が変化するため、時定数による劣化の検出が可能となる。

（耐圧劣化検出方法のデメリット）
一方で、スイッチング素子の時定数から素子の劣化を判断する場合、検出するタイミングが制約される。スイッチング素子が動作している状態から停止した状態でないと、時定数で素子の劣化を判断できない。すなわち、装置が動作している状態から停止モードに入ったタイミング、もしくは動作している状態から停止状態に入ったタイミングでスイッチング素子の劣化を検出する必要がある。

（より高精度な耐圧劣化の検出方法）
第１の電圧検出器３１は、最初に検出した電圧（初期電圧）を保持しておく。第１の電圧検出器３１は装置が動作を停止するたびに電圧を検出する。この際、初期電圧と検出した最新の電圧とを比較する。最新の検出した電圧が初期電圧と数Vのマージンを取った範囲に収まっていれば正常と判断し、マージンを超過した場合は素子の耐圧が劣化したと判断する。
母線電圧の中点からマージンを取った範囲から超過したと判断する方法は、スイッチング素子の耐圧リークのばらつきおよび検出抵抗のばらつきを考慮して、劣化の範囲を設定する必要があるため、耐圧劣化の検出精度は悪くなり易い。一方、初期電圧との差分から劣化を判断する方法は、最初にばらつきを考慮した電圧を保存して、初期電圧値と測定弾圧とを比較するため、より高精度に耐圧劣化を検出できる。

（上下同時耐圧劣化時の検出方法）
図６は、直列接続された素子の耐圧が上下同時に劣化した場合に、劣化を検出する回路図を示す。図６に示す通り、図１に示した検出回路に加え、第３の検出抵抗１３と検出用スイッチング素子１４が直列接続された回路が、第１の検出抵抗もしくは第２の検出抵抗のいずれか一方に接続された構成となる。今回は第３の検出抵抗１３を用いているが、検出用スイッチング素子１４のオン抵抗を第３の検出抵抗１３の代わりに用いてもよい。

検出用スイッチング素子１４は、第１もしくは第２の検出抵抗の両端電圧の検出前もしくは検出後にオンする。スイッチング素子が片方しか劣化していない場合は、上記と同様に検出用スイッチング素子１４をオフの状態で第１もしくは第２の検出抵抗の両端電圧と中点電位のばらつきから検出できる。スイッチング素子の耐圧が上下同時に劣化した場合を検出するには、検出用スイッチング素子１４をオンにする。第３の検出抵抗と第１もしくは第２の検出抵抗が並列に接続されることで合成抵抗が変化する。その結果、上下のスイッチング素子がともに正常な時と、劣化したときで抵抗値に差分が生まれ、検出が可能となる。

（実際に使用する際の回路一例）
図７は、実際に使用する回路に接続したときの回路の一例である。図７に示す通り、第１から第６のスイッチング素子は、第１のスイッチング素子２１１と第２のスイッチング素子２１２が直列接続された第１アーム２１と、第３のスイッチング素子２２１と第４のスイッチング素子２２２が直列接続された第２アーム２２と、第５のスイッチング素子２３１と第６のスイッチング素子２３２が直列接続された第３アーム２３から構成され、第１アーム２１と第２アーム２２と第３アーム２３が並列に接続されたインバータ構成をとる。

第１のスイッチング素子２１１と第２のスイッチング素子２１２の直列接続端子と、第３のスイッチング素子２２１と第４のスイッチング素子２２２の直列接続端子と、第５のスイッチング素子２３１と第６のスイッチング素子２３２の直列接続端子は、モータ５０に接続される。耐圧劣化の検出回路は、第１アーム２１、第２アーム２２もしくは第３アーム２３の少なくとも１つに接続される。それぞれのアームはモータを介して接続されているため、第１から第６のスイッチング素子がスイッチングを停止してから十分に長い時間を確保できれば、１つのアームに耐圧劣化の検出手法を入れることで、劣化の診断は可能である。

（その他の効果（短絡検知））
制御回路４０は、制御回路４０が出力するスイッチング素子を駆動するゲート信号をモニタリングする。第１の電圧検出器３１から検出されたスイッチング素子のドレイン電圧と、制御回路４０が出力したゲート信号を比較して、ゲート信号とドレイン電圧の矛盾からスイッチング素子のショート故障を検出する。例えば、スイッチング素子が正常な場合、ゲート信号がオフの信号を出力すると、スイッチング素子のドレイン電圧は母線電圧となる。一方、スイッチング素子がショート故障している場合は、ゲート信号がオフ信号を出力しても、スイッチング素子のドレイン電圧はゼロとなる。このように、ゲート信号とドレイン電圧の矛盾から、スイッチング素子の短絡故障を検出する。
なお、スイッチング素子を短絡検知するには装置が動作している状態である必要がある。スイッチング素子の短絡故障を検出した場合、装置の異常ランプを点灯させ、装置を速やかに停止する。

（その他の効果（デッドタイム補正））
一般的にスイッチング素子は、オフ状態からオン状態に切り替わるターンオンに要ずる時間（ターンオン時間ｔｏｎ）と、オン状態からオフ状態に切り替わるターンオフに要する時間（ターンオフ時間ｔｏｆｆ）が存在する。スイッチング素子のゲート抵抗値が大きくなるとターンオン時間ｔｏｎおよびターンオフ時間ｔｏｆｆが増加する。また、第１のスイッチング素子２１１および第２のスイッチング素子２１２の電気的特性のばらつき、およびジャンクション温度等の動作条件によっても、ターンオン時間ｔｏｎおよびターンオフ時間ｔｏｆｆが増減する。

パルス幅変調（ＰＷＭ）等によりハーフブリッジ回路の出力電圧を制御する場合、第１のスイッチング素子２１１および第２のスイッチング素子２１２を交互にオンさせるが、第１のスイッチング素子２１１および第２のスイッチング素子２１２のオン、オフ状態が同時に切り替わった場合は、第１のスイッチング素子２１１および第２のスイッチング素子２１２の両方が同時にオンすることで、アーム短絡が生じる。
アーム短絡を防止するため、ゲートオン・オフ指令信号は、一方のゲートオン・オフ指令信号がオフしてから一定の時間が経過するまで、もう一方のゲートオン・オフ指令信号がオンにならないようにゲートオン・オフ指令信号のタイミングが制御されている。

デッドタイムは電力機器の設計および開発時にスイッチング素子の特性のばらつきと全動作条件を考慮したワースト条件に基づいて設定される。デッドタイムは、インバータの出力電圧波形および出力電流波形に影響を及ぼすため、短いほど好ましい。すなわち、インバータは、パルス幅変調により交流の電圧および電流を出力するが、出力電圧の増減は、パルス幅変調のオンとオフ時間の比率の増減により設定される。したがって、デッドタイムがパルス幅変調の同期に対して無視できない大きさになると、スイッチング素子のオフ時間が増加し、出力電圧が低下することとなる。

ＰＷＭ制御を行う場合、キャリア１周期に対し、実際のデッドタイムｔｄが占める割合が大きくなると、出力電圧の低下および出力電圧波形、出力電流波形が理想値から外れるため、デッドタイムの補償等の処理を、ゲートオン・オフ指令信号を生成する制御器（マイクロコントローラまたはＤＳＰ（Digital Signal Processor）等）上のソフトウェアで行う必要がある。
本回路においても、第１の電圧検出器３１の電圧を検出し、制御回路４０は素子のアーム短絡が起きないようになるべく短いデッドタイムを作成する（デッドタイム補正を行う）。

デッドタイム補正の効果として、アーム短絡を回避すること、またはスイッチング素子のサージ電圧を抑制することが可能となる。また、スイッチング素子がＭＯＳＦＥＴの場合は、デッドタイム期間中の導通損失の低減に加え、実行パルス幅精度向上によるモータ制御における制御性の向上も可能となる。
（スイッチング素子の種類）
スイッチング素子は、ＳｉＣ（Silicon Carbide）－ＭＯＳＦＥＴ、ＧａＮ（Gallium Nitride）、Ｓｉ－ＭＯＳＦＥＴ、あるいはＩＧＢＴなどの半導体スイッチング素子とする。

なお、実施の形態において説明した制御器、スイッチ制御回路、昇圧制御器、高圧制御器は、ハードウエアの一例を図８に示すように、プロセッサ２００と記憶装置２０１から構成される。記憶装置は図示していないが、ランダムアクセスメモリ等の揮発性記憶装置と、フラッシュメモリ等の不揮発性の補助記憶装置とを具備する。また、フラッシュメモリの代わりにハードディスクの補助記憶装置を具備してもよい。プロセッサ２００は、記憶装置２０１から入力されたプログラムを実行する。この場合、補助記憶装置から揮発性記憶装置を介してプロセッサ２００にプログラムが入力される。また、プロセッサ２００は、演算結果等のデータを記憶装置２０１の揮発性記憶装置に出力してもよいし、揮発性記憶装置を介して補助記憶装置にデータを保存してもよい。

本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

１１ 第１の検出抵抗、１２ 第２の検出抵抗、１３ 第３の検出抵抗、１４ 検出用スイッチング素子、２１ 第１アーム、２２ 第２アーム、２３ 第３アーム、３１ 第１の電圧検出器、４０ 制御回路、４１ 通知手段、５０ モータ、１００ 耐圧劣化検出回路、２１１ 第１のスイッチング素子、２１２ 第２のスイッチング素子、２２１ 第３のスイッチング素子、２２２ 第４のスイッチング素子、２３１ 第５のスイッチング素子、２３２ 第６のスイッチング素子

Claims (14)

1. アームのハイサイドに設けられた第１のスイッチング素子に並列に接続された第１の検出抵抗と、前記アームのローサイドに設けられた第２のスイッチング素子に並列に接続された第２の検出抵抗と、前記第１の検出抵抗の両端の電圧値および／または前記第２の検出抵抗の両端電圧値を検出する電圧検出器と、前記第１のスイッチング素子のスイッチング動作と前記第２のスイッチング素子のスイッチング動作とを制御する制御回路とを備え、前記第１のスイッチング素子の動作と前記第２のスイッチング素子の動作とが停止し、前記電圧検出器によって検出した前記第１の検出抵抗の両端電圧値および／または前記第２の検出抵抗の両端電圧値に基づいて前記制御回路において、前記第１のスイッチング素子の耐圧劣化および／または前記第２のスイッチング素子の耐圧劣化を判断することを特徴とする電力変換装置。
2. 前記第１の検出抵抗の抵抗値および第２の検出抵抗の抵抗値は、前記第１の検出抵抗および前記第２の検出抵抗に流れる電流値が前記第１のスイッチング素子に寄生するリーク電流および前記第２のスイッチング素子に寄生するリーク電流よりも大きく設定されていることを特徴とする請求項１に記載の電力変換装置。
3. 前記第１の検出抵抗の抵抗値および前記第２の検出抵抗の抵抗値は、同じ値に設定されていることを特徴とする請求項１または２に記載の電力変換装置。
4. 前記制御回路は、前記第１のスイッチング素子および／または前記第２のスイッチング素子が耐圧劣化と判断した場合に通知する通知手段を備えていることを特徴とする請求項１から３のいずれか１項に記載の電力変換装置。
5. 前記制御回路は、前記第１のスイッチング素子の温度と前記第２のスイッチング素子の温度が環境温度よりも高温な状態において、前記電圧検出器によって検出した前記第１の検出抵抗の両端電圧値および／または前記第２の検出抵抗の両端電圧値に基づいて、前記第１のスイッチング素子の耐圧劣化および／または前記第２のスイッチング素子の耐圧劣化を判断することを特徴とする請求項１から４のいずれか１項に記載の電力変換装置。
6. 前記第１のスイッチング素子と前記第２のスイッチング素子との動作が停止した状態とは、電力変換装置の始動時、停止時、装置が稼働中のインバータ動作停止時のいずれかであることを特徴とする請求項１から５のいずれか１項に記載の電力変換装置。
7. 前記制御回路は、前記電圧検出器の初期電圧を保存し、前記初期電圧と前記電圧検出器によって検出された最新の電圧の変化量に基づいて前記第１のスイッチング素子および／または前記第２のスイッチング素子の耐圧劣化を判断することを特徴とする請求項１から６のいずれか１項に記載の電力変換装置。
8. 前記第１のスイッチング素子および前記第２のスイッチング素子が動作を停止してから前記電圧検出器による検出電圧が収束する時間に基づいて前記第１のスイッチング素子および／または前記第２のスイッチング素子の耐圧劣化を判断することを特徴とする請求項１から７のいずれか１項に記載の電力変換装置。
9. 直列に接続された検出用スイッチング素子および第３の検出抵抗が、前記第１の検出抵抗または前記第２の検出抵抗のいずれか一方に対して並列に接続され、前記検出用スイッチング素子は、前記第１の検出抵抗の両端電圧または前記第２の検出抵抗の両端電圧の検出前または検出後にオンし、前記検出用スイッチング素子のオンする前とオンした後の両方の電圧値を前記電圧検出器によって検出されるようにしたことを特徴とする請求項１から７のいずれか１項に記載の電力変換装置。
10. 前記第１のスイッチング素子および前記第２のスイッチング素子はインバータを構成し、前記インバータの交流出力にはモータが接続され、前記インバータの少なくとも１相に前記第１の検出抵抗と、前記第２の検出抵抗と、前記電圧検出器を備えたことを特徴とする請求項１から９にいずれか１項に記載の電力変換装置。
11. 前記第１のスイッチング素子または前記第２のスイッチング素子が劣化と判断された場合には、前記インバータの変調方法を変える、前記劣化と判断された第１のスイッチング素子または前記第２のスイッチング素子の動作を停止する、警告を表示する、または前記インバータのキャリアを下げる処置の少なくとも一つを行うことを特徴とする請求項１０に記載の電力変換装置。
12. 前記電圧検出器は、インバータが動作中にも検出を行い、インバータ動作中に検出されるドレイン電圧と、前記制御回路のゲート信号の矛盾を検出し、前記インバータの短絡を検出することを特徴とする請求項１から１１のいずれか１項に記載の電力変換装置。
13. 前記電圧検出器は、インバータが動作中にも検出を行い、前記制御回路は、前記電圧検出器の検出した電圧に基づいてデッドタイム補正を行うことを特徴とする請求項１から１１のいずれか１項に記載の電力変換装置。
14. 前記スイッチング素子は、ＳｉＣ半導体またはＧａＮ半導体で構成されていることを特徴とする請求項１から１３のいずれか１項に記載の電力変換装置。

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