DE69333367T2

DE69333367T2 - Überstromschutzschaltung und halbleitervorrichtung

Info

Publication number: DE69333367T2
Application number: DE69333367T
Authority: DE
Inventors: Masaya Maruo
Original assignee: LINE ELECTRONICS CORP; LINE ELECTRONICS CORP TATSUNO
Current assignee: LINE ELECTRONICS CORP; LINE ELECTRONICS CORP TATSUNO
Priority date: 1993-02-10
Filing date: 1993-07-16
Publication date: 2004-09-02
Anticipated expiration: 2013-07-17
Also published as: DE69333367D1; EP0684677A4; US5696659A; EP0684677B1; WO1994018736A1; EP0684677A1

Description

Die Erfindung betrifft eine Überstromschutzschaltung und einen Halbleiter zum Schutz eines Laststromkreises vor Überstrom, die auf die gleiche Weise wie eine Sicherung und ein Trennschalter leicht in Reihe mit dem Laststromkreis geschaltet werden kann und die außerdem in Abhängigkeit von der Charakteristik des Laststromkreises mit Schnellbetätigung oder verzögerter Betätigung gesteuert werden kann.
Bisher wurden als Mittel zum Schutz des Laststromkreises, das mit diesem in Reihe geschaltet ist, eine Sicherung und ein Trennschalter verwendet. Die Sicherung unterbricht den Überstrom durch Durchbrennen infolge des Überstromflusses, so daß bei, allen derartigen Gelegenheiten die Sicherung ausgewechselt werden muß. Die Durchbrenngeschwindigkeit der Sicherung ist nicht ausreichend, um die neuesten elektronischen Schaltkreise zu schützen. Andererseits weist der Trennschalter eine niedrige Trenngeschwindigkeit auf, so daß der Trennschalter für einen Stromkreis, der eine schnelle Betätigung erfordert, nicht eingesetzt wird.
Ferner werfen die Sicherung und der Trennschalter das Problem auf, daß beim Schaltvorgang ein Stromstoß in den Laststromkreis fließt und kurzzeitig ein Überstrom durch den Laststromkreis fließt, wodurch normale Schaltkreiselemente eine Belastung und einen Güteverlust erfahren, die zum Ausfall des Laststromkreises führen.
US-A-3-916 220 betrifft einen elektronischen Stromregelungsschalter. In einem Beispiel weist das Bauelement zwei in Reihe geschaltete Feldeffekttransistoren auf. Die Gate-Elektrode eines ersten Transistors ist über einen ersten Widerstand mit der Drain-Elektrode des zweiten Transistors verbunden. Die Gate-Elektrode eines zweiten Transistors ist über einen zweiten Widerstand mit der Drain-Elektrode des ersten Transistors verbunden. Ferner ist zwischen die Gate-Elektrode und die Drain-Elektrode des zweiten Transistors ein Vorspannungswiderstand geschaltet. Ein Sperrzustand beider Transistoren kann nicht aufrechterhalten werden, da die Gate-Spannungen der Transistoren entladen werden. Wenn daher eine Impulsüberspannung an den gesamten Schalter angelegt wird, unterbricht der gesamte Schalter wiederholt einen Impulsüberstrom mit einem Überstrom in jedem Impulszyklus. Wenn der gesamte Schalter öffnet, fließt der Reststrom weiter durch den Stromkreis, da der zweite Widerstand und der Vorspannungswiderstand in dem Stromkreis in Reihe geschaltet sind.
Dementsprechend besteht eine erste Aufgabe der vorliegenden Erfindung darin, eine Überstromschutzschaltung oder Halbleiterschaltung bereitzustellen, die ebenso leicht wie die Sicherung und der Trennschalter in Reihe mit dem Laststromkreis geschaltet werden kann und die nicht nach jedem Überstromfluß ausgewechselt werden muß und deren Ausschaltcharakteristik oder -geschwindigkeit in Abhängigkeit von dem Laststromkreis eingestellt werden kann, um die neuesten elektronischen Schaltkreise zu schützen.
Ferner besteht eine Aufgabe einer Ausführungsform darin, eine Überstromschutzschaltung oder Halbleiterschaltung bereitzustellen, in der, falls ein Stromstoß fließt, der Stromstoß auf das annähernd 1,5- bis 2-fache eines stationären Stroms unterdrückt wird, bis der Stromstoßzustand bei der Energiezufuhr beendet ist und danach der stationäre Stromfluß herbeigeführt werden kann. Falls ein Überstrom fließt, wird der Überstrom während einer kurzen zulässigen Zeit des Laststromkreises auf annähernd das 1,5- bis 2-fache des stationären Stroms unterdrückt, und danach kann der stationäre Stromfluß herbeigeführt werden. Falls jedoch der Zustand des Überstromflusses danach noch andauert, wird der Überstrom unterbrochen.
Ferner besteht eine weitere Aufgabe einer Ausführungsform darin, durch symmetrische Anordnung der ersten Überstromschutzschaltung eine Überstromschutzschaltung oder Halbleiterschaltung von Wechselstromtyp bereitzustellen, die so konstruiert ist, daß sie den zu hohen Wechselstrom unterbricht.
OFFENBARUNG DER ERFINDUNG
Die Erfindung ist durch die Merkmale des unabhängigen Patentanspruchs definiert. Bevorzugte Ausführungsformen sind in den abhängigen Patentansprüchen definiert.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 zeigt ein Schaltschema, das die erste Überstromschutzschaltung gemäß der vorliegenden Erfindung darstellt;
2 zeigt ein Diagramm, das eine statische Ausschaltcharakteristik der in 1 dargestellten Schaltung darstellt;
3 zeigt ein Schaltschema, das die zweite erfindungsgemäße Überstromschutzschaltung darstellt;
4 zeigt ein Diagramm, das eine statische Ausschaltcharakteristik der in 3 dargestellten Schaltung darstellt;
5 zeigt eine Stoßstrom-Charakteristik der in 3 dargestellten Schaltung, und 6 zeigt eine Überstrom-Charakteristik der in 3 dargestellten Schaltung;
7 zeigt ein Schaltschema, das die dritte erfindungsgemäße Überstromschutzschaltung darstellt;
Die 8 und 9 zeigen statische Ausschaltcharakteristiken der in 7 dargestellten Schaltung;
10 zeigt ein Blockschaltbild der Gate-Schaltung;
11 zeigt ein Blockschaltbild der in 1 dargestellten Überstromschutzschaltung;
12 zeigt ein Blockschaltbild der erfindungsgemäßen Wechselstrom-Überstromschutzschaltung;
13 zeigt ein Diagramm, das eine statische Ausschaltcharakteristik der in 12 dargestellten Schaltung darstellt;
14 zeigt ein Symboldiagramm (a) und eine Schnittdarstellung (b) des p-DMOS;
15 zeigt ein Symbol (a) und eine Schnittdarstellung (b) des herkömmlichen p-DMOS.
BESTE AUSFÜHRUNGSART DER ERFINDUNG
Zunächst wird die erste Überstromschutzschaltung gemäß der vorliegenden Erfindung in 1 erläutert.
In 1 ist die Source-Elektrode eines n-DMOS 1 mit der Source-Elektrode eines p-DMOS 2 verbunden, und die Gate-Elektrode des n-DMOS 1 ist mit der Drain-Elektrode eines p-DMOS 5 verbunden. Die Source-Elektrode des p-DMOS 5 ist mit der Drain-Elektrode eines p-DMOS 6 verbunden, und die Source-Elektrode des p-DMOS 6 ist mit der Source-Elektrode eines n-DMOS 7 verbunden. Ein Widerstand 8 ist zwischen die Drain-Elektrode des n-DMOS 7 und die Drain-Elektrode des p-DMOS 2 geschaltet.
Die Gate-Elektrode des p-DMOS 5 ist mit der Source-Elektrode des n-DMOS 1 verbunden, und die Gate-Elektrode des p-DMOS 6 ist mit der Drain-Elektrode des p-DMOS 2 verbunden. Die Gate-Elektrode des n-DMOS 7 ist mit der Drain-Elektrode des p-DMOS 5 (d, h. mit der Gate-Elektrode des n-DMOS 1) verbunden.
Ein Widerstand 9 ist an einem Ende mit der Drain-Elektrode eines p-DMOS 10 und an seinem anderen Ende mit der Drain-Elektrode des n-DMOS 1 verbunden. Die Source-Elektrode des p-DMOS 10 ist mit der Source-Elektrode eines n-DMOS 11 verbunden, und die Drain-Elektrode des n-DMOS 11 ist mit der Source-Elektrode eines n-DMOS 12 verbunden. Die Drain-Elektrode des n-DMOS 12 ist mit der Gate-Elektrode des p-DMOS 2 verbunden, und die Gate-Elektrode des p-DMOS 10 ist mit der Drain-Elektrode des n-DMOS 12 (d. h. mit der Gate-Elektrode des p-DMOS 2) verbunden. Die Gate-Elektrode des n-DMOS 11 ist mit der Drain-Elektrode des p-DMOS 10 verbunden, und die Gate-Elektrode des n-DMOS 12 ist mit der Source-Elektrode des p-DMOS 2 verbunden.
Die Source-Elektrode eines n-DMOS 3 ist über eine Sicherung 13 mit der Drain-Elektrode des n-DMOS 1 verbunden, und die Gate-Elektrode des n-DMOS 3 ist mit der Gate-Elektrode des n-DMOS 1 verbunden, und die Source-Elektrode des n-DMOS ist mit der Source-Elektrode des p-DMOS 4 verbunden. Die Drain-Elektrode des p-DMOS 4 ist über eine Sicherung 14 mit der Drain-Elektrode des p-DMOS 2 verbunden. Die Gate-Elektrode eines p-DMOS ist mit der Gate-Elektrode des p-DMOS 2 verbunden.
In der Schaltung zur Verhinderung eines Überstroms zur Last ist die Drain-Elektrode des n-DMOS 1 ein positiver äußerer Anschluß A, und die Drain-Elektrode des p-DMOS 2 ist ein negativer äußerer Anschluß B.
Die Funktion der einzelnen Teile ist die folgende.
Wenn bei dieser Schaltung eine Spannung VAB mit positivem Potential an den äußeren Anschluß A und mit negativem Potential an den äußeren Anschluß B angelegt wird, ist die Potentialdifferenz im p-DMOS 2 die Gate-Spannung des n-DMOS 1, und die Potentialdifferenz im n-DMOS 1 ist die Gate-Elektrode des p-DMOS 2.
Wenn daher die Spannung VAB allmählich ansteigt, dann nimmt der durch den n-DMOS 1 und den p-DMOS 2 fließende Strom IAB allmählich zu. Er ist so geschaltet, daß er die Gate-Spannung des p-DMOS 2 mit ansteigender Potentialdifferenz im n-DMOS 1 erhöht und außerdem die Gate-Spannung des n-DMOS 1 mit ansteigender Potentialdifferenz im p-DMOS 2 erhöht. Wenn daher die Spannung VAB ansteigt und den Strom IAB erhöht, dann nehmen die Potentialdifferenzen im n-DMOS 1 und im p-DMOS 2 zu und erhöhen die Gate-Spannungen des n-DMOS 1 und des p-DMOS 2.
Wenn die Spannung VAB immer weiter ansteigt, werden die Potentialdifferenzen im n-DMOS 1 und im p-DMOS 2 immer höher. Daher werden die Gate-Spannungen des n-DMOS 1 und des p-DMOS 2 höher. Dementsprechend verhindern der n-DMOS 1 und der p-DMOS 2 ein Anwachsen des Stroms IAB und reduzieren dann den Strom IAB. Danach bewirken der n-DMOS 1 und der p-DMOS 2, die den Abschnürzustand erreichen, die Unterbrechung des Stroms IAB.
Wie in 2 erkennbar, nimmt der Strom IAB von der Ausgangsspannung 0 an mit steigender Spannung VAB zu, und nachdem der Strom IAB lokale Maxima erreicht, fällt der Strom IAB mit zunehmender Spannung VAB ab. Schließlich erreicht der Strom IAB durch Wiederholung dieses Vorgangs einen Ausschaltzustand. Dies ist ein Vorgang zum Schutz der Last gegen Überstrom.
Die statische Ausschaltcharakteristik der ersten Überstromschutzschaltung ist in 2 dargestellt.
Die p-DMOS-Elemente 5 und 6 und der n-DMOS 7, die mit der Gate-Elektrode des n-DMOS 1 zu verbinden sind, funktionieren wie folgt.
Wenn eine Impulsspannung VAB mit positivem Potential an den äußeren Anschluß A und mit negativem Potential an den äußeren Anschluß B angelegt wird, fließt ein zyklischer Strom IAB durch den n-DMOS 1 und den p-DMOS 2.
Wenn der Strom IAB annähernd gleich dem Nennwert ist, sind die Potentialdifferenzen im n-DMOS 1 und im p-DMOS 2 klein, und daher sind die Gate-Spannung und die Potentialdifferenz des p-DMOS 5 sehr klein.
Wenn daher der Strom IAB den Sperrzustand erreicht, dann ist die an den beiden äußeren Anschlüssen A und B, d. h. an der Drain-Elektrode des n-DMOS 1 und der Drain-Elektrode des p-DMOS 2 eingeprägte Spannung eine Stromversorgungsspannung. Infolgedessen nehmen die Gate-Spannungen des n-DMOS 1 und des p-DMOS 2 zu. Da außerdem die Drain-Elektrode eines p-DMOS 5 mit der Gate-Elektrode des n-DMOS 1 und die Gate-Elektrode des p-DMOS 5 mit der Source-Elektrode des n-DMOS 1 verbunden sind, steigt die Gate-Spannung des p-DMOS 5 an, und die Potentialdifferenz des p-DMOS 5 nimmt zu.
Außerdem ist die Drain-Elektrode eines p-DMOS 6 mit der Source-Elektrode des p-DMOS 5 verbunden, und die Source-Elektrode des p-DMOS 6 ist mit der Source-Elektrode eines n-DMOS 7 verbunden. Ein Widerstand 8 ist an einem Ende mit der Drain-Elektrode des n-DMOS 7 und an seinem anderen Ende mit der Drain-Elektrode des p-DMOS 2 verbunden. Die Gate-Elektrode des p-DMOS 6 ist mit der Drain-Elektrode des p-DMOS 2 verbunden, und die Gate-Elektrode des n-DMOS 7 ist mit der Drain-Elektrode des p-DMOS 5 (d. h. mit der Gate-Elektrode des n-DMOS 1) verbunden. Wenn daher ein Strom durch den p-DMOS 6 zum n-DMOS 7 fließt, gehen der p-DMOS 6 und der n-DMOS 7 in einen niederohmigen Zustand über. Da außerdem die Potentialdifferenzen der p-DMOS-Elemente 5 und 6 die Gate-Spannung des n-DMOS 7 sind, und da die Potentialdifferenz des n-DMOS 7 die Gate-Spannung des p-DMOS 6 ist, gehen bei einem Stromfluß durch den n-DMOS 7 zum p-DMOS 6 der p-DMOS 6 und der n-DMOS 7 in einen hochohmigen oder Sperrzustand über.
Dementsprechend befindet sich der zyklische Strom IAB im Sperrzustand, und die Impulsspannung VAB wechselt zu dem Zyklus mit der Spannung 0 Volt, wodurch die Spannung vom Spannungsadditionszyklus vermindert wird. Während sich die Spannung des im Spannungsadditionszyklus aufgeladenen n-DMOS 1 entlädt, fließt gewöhnlich der Gatesperrstrom durch den n-DMOS 7 zum p-DMOS 6. Eine ausreichend große Potentialdifferenz des p-DMOS 5 wird jedoch zur Gate-Spannung des n-DMOS 7, so daß die Potentialdifferenz des n-DMOS 7 ansteigt. Außerdem erhöhen sich die Gate-Spannung und die Potentialdifferenz des p-DMOS 6 wegen der großen Potentialdifferenz im n-DMOS 7. Als Ergebnis gehen der p-DMOS 6 und der n-DMOS 7 in den hochohmigen oder Sperrzustand über. Dadurch wird der Sperrzustand des n-DMOS 1 aufrechterhalten, weil die Gate-Spannung des n-DMOS 1 im nicht entladenen Zustand gehalten wird.
Wenn der Gate-Ladestrom des p-DMOS 2 durch den p-DMOS 10 zum n-DMOS 11 fließt, gehen entsprechend der p-DMOS 10 und die n-DMOS-Elemente 11 und 12, die an die Gate-Elektrode des p-DMOS 2 anzuschließen sind, in einen niederohmigen Zustand über, wodurch der Gate-Ladestrom des p-DMOS 2 fließen kann. Wenn umgekehrt der Gate-Entladestrom des p-DMOS 2 durch den n-DMOS 11 zum p-DMOS 10 fließt, gehen der p-DMOS 10 und die n-DMOS-Elemente 11 und 12, die an die Gate-Elektrode des p-DMOS 2 anzuschließen sind, in einen hochohmigen oder Sperrzustand über, so daß der Gate-Entladestrom des p-DMOS 2 nicht fließen kann. Dadurch wird der Sperrzustand des p-DMOS 2 aufrechterhalten, weil die Gate-Spannung des p-DMOS 2 im nicht entladenen Zustand gehalten wird.
Als Ergebnis wird der Sperrzustand der ersten Überstromschutzschaltung nach einem Beispiel der vorliegenden Erfindung bis zu ihrem nächsten Spannungsadditionszyklus aufrechterhalten, oder diese Schaltung unterbricht einen Impulsüberstrom ohne einen Strom mit scharfen Spitzen in jedem Impulszyklus.
Bei niedrigen Widerstandswerten des an die Gate-Elektrode des n-DMOS 1 anzuschließenden Widerstands 8 und des an die Gate-Elektrode des p-DMOS 2 anzuschließenden Wider stands 9 ist die Sperrzeit kurz (schnell), und bei hohen Widerstandswerten erfolgt die Sperrung langsam (Verzögerung).
Wenn die erste Überstromschutzschaltung gemäß der vorliegenden Erfindung als monolithischer Halbleiterchip ausgeführt wird, ist der Bezugssperrstrom des monolithischen Halbleiterchips ungleichmäßig.
In dem Fertigungsprozeß des monolithischen Halbleiterchips ist die elektrische Charakteristik jedes Bauelements, aus dem sich der monolithische Halbleiterchip zusammensetzt, ungleichmäßig, wodurch der Bezugssperrstrom des monolithischen Halbleiterchips ungleichmäßig ist. Für eine Korrektur des Bezugssperrstroms jedes monolithischen Halbleiterchips wird eine abtrennbare Korrekturschaltung aus dem n-DMOS 3 und dem p-DMOS 4 parallel zu dem Hauptstromkreis aus dem n-DMOS 1 und dem p-DMOS 2 geschaltet.
Wenn ferner der Bezugssperrstrom des monolithischen Halbleiterchips einen Gütebereich überschreitet, wird die Korrekturschaltung vom Hauptstromkreis abgetrennt, um den Bezugssperrstrom zu reduzieren und auf diese Weise in den Gütebereich zu gelangen.
Wenn umgekehrt der Bezugssperrstrom des monolithischen Halbleiterchips den Bereich hoher Güte nicht erreicht, wird die Korrekturschaltung abgetrennt, um den Bezugssperrstrom zu reduzieren und in einen niedrigeren Gütebereich zu gelangen.
Eine Sicherung 13 ist an einem Ende mit der Drain-Elektrode des n-DMOS 1 und an ihrem anderen Ende mit der Drain-Elektrode des n-DMOS 3 verbunden. Die Gate-Elektrode des n-DMOS 3 ist mit der Gate-Elektrode des n-DMOS 1 verbunden, die Source-Elektrode des n-DMOS 3 ist mit der Source-Elektrode des p-DMOS 4 verbunden, die Gate-Elektrode des p-DMOS 4 ist mit der Gate-Elektrode des p-DMOS 2 verbunden. Eine Sicherung 14 ist an einem Ende mit der Drain-Elektrode des p-DMOS 2 und an ihrem anderen Ende mit der Drain-Elektrode des p-DMOS 4 verbunden.
Beispielsweise beträgt die Drainstrombelastbarkeit des n-DMOS 1 89% der Gesamtdrainstrombelastbarkeit der n-DMOS-Elemente 1 und 3, und die Drainstrombelastbarkeit des n-DMOS 3 beträgt 11% davon. Entsprechend beträgt die Drainstrombe lastbarkeit des p-DMOS 2 89% der Gesamtdrainstrombelastbarkeit der p-DMOS-Elemente 2 und 4, und die Drainstrombelastbarkeit des p-DMOS 4 beträgt 11% davon.
Wenn ein monolithischer Halbleiterchip mit einem Nennsperrstrom von 100 mA hergestellt wird und ein Gütebereich des Nennsperrstroms von 100 mA zwischen 94 und 106 mA liegt, dann werden die Sicherungen 13 und 14 in dem monolithischen Halbleiterchip, in dem der Bezugssperrstrom 106 mA übersteigt, durch einen Laserstrahl und andere Mittel geschmolzen. Der n-DMOS 3 wird von dem n-DMOS 1 abgetrennt, und der p-DMOS wird von dem p-DMOS 2 abgetrennt. Daher fällt der Bezugssperrstrom, der 106 mA übersteigt, um 11% und gelangt in den Bereich innerhalb der Grenzwerte von 94 bis 106 mA. Auf diese Weise kann der monolithische Halbleiterchip ein Qualitätsprodukt sein.
Entsprechend werden die Sicherungen 13 und 14 in dem monolithischen Halbleiterchip, in dem der Bezugssperrstrom unter 94 mA liegt, durch einen Laserstrahl und andere Mittel geschmolzen. Dadurch fällt der Bezugssperrstrom um 11% und gelangt in den Bereich innerhalb der Grenzwerte von 75 bis 85 mA eines Gütebereichs mit dem Nennsperrstrom von 80 mA. Auf diese Weise kann der monolithische Halbleiterchip ein Qualitätsprodukt sein.
Dementsprechend wird bei einer Streuung des Bezugssperrstroms ein Drainstrombelastbarkeitsverhältnis zwischen den n-DMOS-Elementen 1 und 3 und zwischen den p-DMOS-Elementen 2 und 4 reguliert. Dadurch kann fast der gesamte monolithische Halbleiterchip ein Qualitätsprodukt sein.
Ferner kann die Drainstrombelastbarkeit des n-DMOS 1 zwischen 85% und 95% der Gesamtdrainstrombelastbarkeit der n-DMOS-Elemente 1 und 3 liegen, während die Drainstrombelastbarkeit des n-DMOS 3 zwischen 5% und 15% der Gesamtdrainstrombelastbarkeit der n-DMOS-Elemente 1 und 3 liegen kann. Die Drainstrombelastbarkeit des p-DMOS 2 kann zwischen 85% und 95% der Gesamtdrainstrombelastbarkeit der p-DMOS-Elemente 2 und 4 liegen, während die Drainstrombelastbarkeit des p-DMOS 4 zwischen 5% und 15% der Gesamtdrainstrombelastbarkeit der p-DMOS-Elemente 2 und 4 liegen kann.
Als nächstes wird eine zweite Ausführungsform der erfindungsgemäßen Überstromschutzschaltung gemäß 3 erläutert.
Die Drain-Elektrode eines n-MOS vom Anreicherungstyp (nachstehend bezeichnet als n-EMOS) 21 ist mit der Drain-Elektrode eines n-DMOS 26 verbunden, und die Source-Elektrode eines n-DMOS 26 ist mit der Source-Elektrode eines p-DMOS 27 verbunden. Die Drain-Elektrode des p-DMOS 27 ist mit der Drain-Elektrode eines n-DMOS 28 verbunden, und die Source-Elektrode des n-DMOS 28 ist mit der Gate-Elektrode des n-EMOS 21 verbunden.
Die Drain-Elektrode des n-EMOS 21 ist ein äußerer Anschluß E, wobei die Source-Elektrode mit einem Ende einer Spule 22 verbunden ist. Das andere, nicht mit der Source-Elektrode des n-EMOS 21 verbundene Ende der Spule 22 ist der andere äußere Anschluß F. Ein Widerstand 29 ist an einem Ende mit der Gate-Elektrode des n-EMOS 21 und an seinem anderen Ende mit dem äußeren Anschluß F verbunden.
Ein Widerstand 23 ist an einem Ende mit der Gate-Elektrode des n-DMOS 26 und an seinem anderen Ende mit der Source-Elektrode des n-DMOS 28 (d. h. mit der Gate-Elektrode des n-EMOS 21) verbunden. Ein Widerstand 24 ist an einem Ende mit der Gate-Elektrode des p-DMOS 27 und an seinem anderen Ende mit der Drain-Elektrode des n-DMOS 26 (d. h. der Drain-Elektrode des n-EMOS 21) verbunden. Ein Kondensator 25 ist an einem Ende mit der Gate-Elektrode des p-DMOS 27 und an seinem anderen Ende mit der Drain-Elektrode des p-DMOS 27 verbunden. Außerdem ist die Gate-Elektrode des n-DMOS 28 mit dem äußeren Anschluß F verbunden.
Nachstehend wird die Funktion der einzelne Teile erläutert.
In dem n-DMOS und dem p-DMOS 27, die zwischen die Drain-Elektrode und die Gate-Elektrode des n-EMOS 21 geschaltet sind, ist die Potentialdifferenz im n-DMOS 26 die Gate-Spannung des p-DMOS 27, und die Potentialdifferenz im p-DMOS 27 ist die Gate-Spannung des n-DMOS 26. Wenn eine Spannung VEF mit positivem Potential an den äußeren Anschluß E und mit negativem Potential an den äußeren Anschluß F angelegt wird, nimmt der Gate-Strom des n-EMOS 21, der durch die n-DMOS-Elemente 26 und 28 und den p-DMOS 27 fließt, von der Ausgangsspannung 0 an mit steigender Spannung VEF zu, und nachdem sein Gate-Strom einen voreingestellten Wert erreicht, nimmt er mit steigender Spannung VEF ab. Schließlich erreichen der n-DMOS 26 und der p-DMOS 27 einen Sperrzustand, wodurch ihr Gate-Strom unterbrochen wird.
Wenn nun die Spannung VEF ansteigt, kann der Drain-Strom des n-EMOS 21 während einer Zeit von der Ausgangsspannung 0 an nicht fließen. Der Gate-Strom des n-EMOS 21 kann jedoch von der Ausgangsspannung 0 an durch den n-DMOS 26 zum Widerstand 29 fließen, weil seine Gate-Schaltung aus FETs vom Verarmungstyp zusammengesetzt ist. Ein Spannungsabfall im Widerstand 29 ist die positive Gate-Spannung des n-EMOS 21. Der Gate-Strom des n-EMOS 21 nimmt mit steigender Spannung VEF zu; wenn daher der Spannungsabfall im Widerstand 29 den Schwellwert des n-EMOS 21 übersteigt, wird der n-EMOS 21 leitend. Dadurch kann der Drain-Strom IEF des n-EMOS 21 vom äußeren Anschluß E zum n-EMOS 21 und durch die Spule 22 zum äußeren Anschluß F fließen.
Der Gate-Strom des n-EMOS 21 nimmt mit steigender Spannung VEF zu, und da der Spannungsabfall am Widerstand 29 zunimmt, nimmt der Drain-Strom des n-EMOS 21 mit einem Anstieg seiner Gate-Spannung zu.
Bei weiterem Anstieg der Spannung VEF steigt der Gate-Strom des n-EMOS 21 weiter bis zu dem voreingestellten Wert an. Wenn allerdings der Gate-Strom des n-EMOS 21 den voreingestellten Wert übersteigt, unterbrechen der n-DMOS 26 und der p-DMOS 27 den Gate-Strom des n-EMOS 21. Folglich fällt die Gate-Spannung des n-EMOS 21 auf die Spannung 0 ab, um seinen Drain-Strom IEF zu unterbrechen.
4 zeigt ein Diagramm, das die statische Spannungs-Strom-Charakteristik der zweiten Überstromschutzschaltung gemäß dem ersten Beispiel der vorliegenden Erfindung darstellt. Von einer Spannung VEF von etwa 0,6 Volt an kann der Strom IEF fließen. Bei einer Spannung VEF von etwa 2 Volt beträgt der Strom 4 A. Nachdem die Spannung VEF etwa 2,3 Volt übersteigt, fällt der Strom IEF mit steigender Spannung VEF ab. Wenn die Spannung VEF etwa 2,6 Volt übersteigt, erreicht der Strom IEF einen Sperrzustand. Daher weist diese Überstromschutzschaltung die folgende statische Spannungs-Strom-Charakteristik auf: Der Nennstrom beträgt 3 A, der maximale Laststrom (d. h. ein maximaler Strom ohne Sperrung) beträgt 4 A, und der Laststrom wird unterbrochen, wenn der Laststrom 4 A übersteigt.
Ferner muß diese Überstromschutzschaltung eine Verzögerungscharakteristik aufweisen, die einen kurzzeitigen Überstrom innerhalb des für die Last zulässigen Bereichs fließen läßt.
Der n-DMOS 28 und der Widerstand 29, die mit der Gate-Elektrode des n-EMOS 21 verbunden sind, bilden eine Konstantstromschaltung, in welcher der Konstantstrom der Schaltung auf einen höheren Wert als den des Sperrstroms des n-DMOS 26 und des p-DMOS 27 eingestellt ist.
Wenn der Drain-Strom IEF über 4 Ampere ansteigen will, fließt ein konstanter Gate-Strom des n-EMOS 21, und die Potentialdifferenz (der Spannungsabfall) in dem n-DMOS 28 steigt an. Daher nimmt die Potentialdifferenz im n-DMOS 26 mit einem Anstieg seiner Gate-Spannung zu. Es ist jedoch ein Widerstand 24 an einem Ende mit der Gate-Elektrode des p-DMOS 27 und an seinem anderen Ende mit der Drain-Elektrode des n-DMOS 26 verbunden, und ein Kondensator 25 ist an einem Ende mit der Gate-Elektrode des p-DMOS 27 und an seinem anderen Ende mit der Drain-Elektrode des p-DMOS 27 verbunden. Daher nimmt bei schnell ansteigender Potentialdifferenz im n-DMOS 26 die Gate-Spannung des p-DMOS 27 nach einer Verzögerungszeit zu, die proportional zu einer Zeitkonstante des Widerstands 24 und des Kondensators 25 ist. Folglich wird der Drain-Strom IEF auf dem maximalen Laststrom (4 A) gehalten und fließt kurzzeitig innerhalb eines für die Last zulässigen Bereichs.
Wenn der Drain-Strom IEF eine lange Zeit fließt, steigt nach der zur Zeitkonstante proportionalen Verzögerungszeit die Gate-Spannung des p-DMOS 27 an. Daher erreichen der n-DMOS 26 und der p-DMOS 27 einen Sperrzustand, wodurch der Gate-Strom des n-EMOS 21 unterbrochen wird. Dementsprechend wird der n-EMOS nichtleitend, um seinen Drain-Strom IEF zu unterbrechen.
Als nächstes wird die Funktionsweise in dem Fall erläutert, wo bei Stromzufuhr ein Stromstoß in den Laststromkreis fließt.
Wenn beim Einschalten einer Stromversorgung der Stromstoß in die Last fließen will, ist der Gate-Strom des n-EMOS 21 wegen der Konstantstromschaltung aus dem n-DMOS 28 und dem Widerstand 29 konstant. Wegen des konstanten Stroms ist der Spannungsabfall am Widerstand 29 konstant. Wenn ferner ein Stromstoß von einer Stromquelle schnell zu fließen beginnt, wird eine plötzliche Änderung des Stroms wegen der Induktivität der Spule 22 gestoppt, wodurch an beiden Enden der Spule 22 für einen Moment eine hohe Spannung erzeugt wird.
Bei konstantem Spannungsabfall im Widerstand 29 fällt dementsprechend die Gate-Spannung des n-EMOS 21 wegen der an beiden Enden der Spule 22 erzeugten hohen Spannung für einen Moment ab. Danach wird die Gate-Spannung des n-EMOS 21 durch Aufladung mit dessen Gate-Strom erhöht, so daß der Stromstoß ohne scharfe Stromspitzen auf den maximalen Laststrom von 4 A herabgedrückt wird. Nach dem Ende des Stromstoßes fließt der Laststrom von 2 A normal durch den n-EMOS 21 zur Last.
5 zeigt eine statische Charakteristik des Stroms IEF bzw. der Spannung VEF dieser Überstromschutzschaltung bei fließendem Stromstoß.
Die ausgezogene Linie zeigt einen Stromstoß bei Verwendung dieser Überstromschutzschaltung. Wenn eine Stromquelle eingeschaltet wird, steigt der Stromstoß auf 4 A an und wird etwa 0,3 Millisekunden auf 4 A gehalten. Danach fällt der Stromstoß etwa 2 ms später allmählich auf einen normalen Strom von 2 A ab.
Die gestrichelte Linie zeigt einen Stromstoß ohne Verwendung dieser Überstromschutzschaltung. Wenn eine Stromquelle eingeschaltet wird, steigt der Stromstoß auf 10 A an. Danach fällt der Stromstoß etwa 0, 2 ms später auf 4 A und etwa 1 ms später auf einen normalen Strom von 2 A ab.
Wenn während eines normalen Stromflusses von 2 A in der Last plötzlich ein Überstrom fließt, steigt der Überstrom auf 4 A an und wird durch den n-EMOS 21 auf den maximalen Laststrom von 4 A unterdrückt. Wenn der Überstrom innerhalb einer für die Last zulässigen Zeit endet, kehrt der Strom wieder zu einer normalen Stromstärke von 2 A in der Last zurück. Wenn der Überstrom nicht innerhalb einer für die Last zulässigen Zeit endet, wird nach der für die Last zulässigen Zeit der n-EMOS 21 nichtleitend, um den Überstrom zu unterbrechen.
6 zeigt eine statische Charakteristik des Stroms IEF bzw. der Spannung VEF dieser Überstromschutzschaltung bei fließendem Überstrom.
Die ausgezogene Linie zeigt einen Fall mit Unterbrechung des Überstroms durch die Überstromschutzschaltung. Bei fließendem Überstrom steigt der Strom von einer normalen Stromstärke von 2 A auf 4 A an. Der Überstrom wird während einer für die Last zulässigen Zeit auf 4 A gehalten, und etwa 1 ms später unterbricht diese Überstromschutzschaltung den Überstrom.
Die gestrichelte Linie zeigt einen Fall ohne die vorliegende Überstromschutzschaltung, in dem eine Sicherung oder ein Trennschalter den Überstrom unterbrechen. Bei fließendem Überstrom steigt der Überstrom von einer normalen Stromstärke von 2 A auf 8 A an. Der Überstrom wird auf 8 A gehalten, und etwa 1 ms später unterbricht die Sicherung oder der Trennschalter den Überstrom.
Die zweite Überstromschutzschaltung gemäß der vorliegenden Erfindung kann als monolithischer Halbleiterchip hergestellt werden.
Diese zweite Schaltung ist ein Konstruktion mit zwei äußeren Anschlüssen, wobei der Spannungsabfall zwischen der Source-Elektrode und der Drain-Elektrode des n-EMOS 21 ihre Gate-Spannung ist. Daher beträgt bei normalem Stromfluß der Spannungsabfall zwischen der Source-Elektrode und der Drain-Elektrode des n-EMOS 21 etwa 1,5 Volt. Die dritte Überstromschutzschaltung gemäß der vorliegenden Erfindung ist eine Konstruktion mit drei äußeren Anschlüssen, wobei von einem dritten äußeren Anschluß eine Gate-Spannung angelegt wird. Dadurch beträgt bei normalem Stromfluß der Spannungsabfall an beiden Enden der dritten Schaltung etwa 0,8 Volt.
Die Überstromschutzschaltung wird so eingestellt, daß sie den gleichen maximalen Laststrom und die gleiche Aus schalt-Verzögerungszeit wie die zweite Schutzschaltung aufweist.
Die Funktion der dritten Überstromschutzschaltung nach einem Beispiel der vorliegenden Erfindung wird anhand von 7 erläutert.
Eine Zenerdiode 32 wird an ihrer Anode mit der Gate-Elektrode eines Anreicherungs-p-MOS (nachstehend als p-EMOS bezeichnet) 31 und an ihrer Kathode mit der Source-Elektrode des p-EMOS 31 verbunden. Ein Widerstand 33 und eine Konstantstromschaltung aus einem p-DMOS werden mit der Gate-Elektrode des p-EMOS 31 verbunden. Die Source-Elektrode des p-DMOS 35 wird über einen Widerstand 34 mit der Gate-Elektrode des p-EMOS 31 verbunden. Die Gate-Elektrode des p-DMOS 35 wird mit der Gate-Elektrode des p-EMOS 31 verbunden. Die Konstantstromschaltung wird nachstehend als zweite Konstantstromschaltung bezeichnet.
Mit der Drain-Elektrode des p-DMOS wird die Überstromschutzschaltung verbunden. In der Schaltung wird die Source-Elektrode eines n-DMOS 39 mit der Source-Elektrode eines p-DMOS 40 verbunden. Ein Kondensator 37 ist an einem Ende mit der Gate-Elektrode des n-DMOS 39 und an seinem anderen Ende mit der Drain-Elektrode des n-DMOS 39 verbunden. Ein Widerstand 38 ist an einem Ende mit der Gate-Elektrode des n-DMOS 39 und an seinem anderen Ende mit der Drain-Elektrode des p-DMOS 40 verbunden. Ein Widerstand 36 ist an einem Ende mit der Gate-Elektrode des p-DMOS 40 und an seinem anderen Ende mit der Drain-Elektrode des n-DMOS 39 verbunden. Die Drain-Elektrode des p-DMOS 35 ist mit der Drain-Elektrode des n-DMOS 39 verbunden.
Mit der Drain-Elektrode des p-DMOS 40 ist eine weitere Konstantstromschaltung verbunden. In der Schaltung ist die Source-Elektrode eines p-DMOS 43 über einen Widerstand 42 mit der Drain-Elektrode des p-DMOS 43 verbunden, und die Gate-Elektrode des p-DMOS 43 ist mit der Drain-Elektrode des p-DMOS 40 verbunden. Die Konstantstromschaltung wird nachstehend als erste Konstantstromschaltung bezeichnet. Die Drain-Elektrode des p-DMOS 40 ist über eine Diode 41 mit der Drain-Elektrode des p-EMOS 31 verbunden. Die Diode 41 ist an ihrer Anode mit der Drain-Elektrode des p-DMOS 40 und an ihrer Kathode mit der Drain-Elektrode des p-EMOS 31 verbunden.
Die Source-Elektrode des p-EMOS 31 ist ein erster äußerer Anschluß J, während seine Drain-Elektrode ein zweiter äußerer Anschluß L und die Drain-Elektrode des p-DMOS 43 ein dritter äußerer Anschluß K ist.
Die Konstantstrombelastbarkeit der zweiten Konstantstromschaltung ist 1,3 bis 5 mal so groß wie die Konstantstrombelastbarkeit der ersten Konstantstromschaltung. Die Ausschaltstrombelastbarkeit des n-DMOS 39 und des p-DMOS 40 kann auf einen höheren Wert als die Konstantstrombelastbarkeit der ersten Konstantstromschaltung und einen niedrigeren Wert als die Konstantstrombelastbarkeit der zweiten Konstantstromschaltung eingestellt werden.
Wie in 7 dargestellt, ist der äußere Anschluß J dieser dritten Überstromschutzschaltung mit dem Pluspol einer Stromquelle verbunden, während ihr äußerer Anschluß L mit einem Ende einer zu schützenden Last und ihr äußerer Anschluß K mit Masse verbunden ist (wodurch eine Gate-Spannung angelegt wird). Das andere Ende der Last ist mit Masse verbunden.
Wenn nun der positive Pol der Stromquelle eingeschaltet wird, fließt zunächst ein Strom zum Gate-Stromkreis des p-EMOS 31. Der Strom vom positiven Pol der Stromquelle fließt durch die Zenerdiode 32 und den Widerstand 33 und außerdem durch die zweite Konstantstromschaltung, die Überstromtrennschaltung (den n-DMOS 39 und zum p-DMOS 40) und die erste Konstantstromschaltung nach Masse.
Die Konstantstrombelastbarkeit der ersten Konstantstromschaltung und die Zenerspannung der Zenerdiode 32 sowie der Widerstandswert des Widerstands 33 werden so gewählt, daß der durch den Konstantstrom der ersten Konstantstromschaltung erzeugte konstante Spannungsabfall an beiden Enden des Widerstands 33 größer ist als die Schwellwertspannung des p-EMOS 31.
Daher übersteigt die Gate-Spannung des p-EMOS 31 ihre Schwellwertspannung, wodurch der p-EMOS 31 leitend wird, was zu einem normalen Stromfluß (Drain-Strom) in der Last führt.
Die statische Ausschaltcharakteristik dieser Überstromschutzschaltung wird wie folgt erläutert.
Wenn eine Spannung VJK mit positivem Potential an den äußeren Anschluß J und mit negativem Potential an den äußeren Anschluß K (d. h. an Masse) angelegt wird, dann ist die Gate-Spannung des p-EMOS 31 eine Konstantspannung, die größer ist als seine Schwellwertspannung. Daher wird der p-EMOS 31 leitend. Die statische Strom-Spannungs-Charakteristik zwischen der Spannung VJL und dem Strom IJL im p-EMOS 31 ist die folgende. Wenn die Spannung VJL allmählich ansteigt, nimmt der Strom IJL in einem linearen Bereich der Charakteristik allmählich zu. Bei weiterem Anstieg der Spannung VJL erreicht der Strom IJL allmählich einen Sättigungsbereich der Charakteristik. Wenn die Spannung VJL dann weiter ansteigt, bleibt der Drain-Strom IJL konstant. Wenn jedoch die Spannung VJL die Gate-Spannung des p-EMOS 31 übersteigt, wird die Diode 41 leitend, wodurch der Gate-Strom des p-EMOS 31 zunimmt. Wenn der Gate-Strom des p-EMOS 31 die Ausschaltstrombelastbarkeit des n-DMOS 39 und des p-DMOS 40 übersteigt, unterbrechen der n-DMOS 39 und der p-DMOS 40 den Gate-Strom des p-EMOS 31. Folglich fällt die Gate-Spannung des p-EMOS 31 auf die Spannung 0 ab; der p-EMOS 31 wird nichtleitend.
Die statischen Charakteristiken des Stroms IJL bzw. der Spannung VJL für ein Beispiel dieser Überstromschutzschaltung sind in den 8 bzw. 9 dargestellt. (8 zeigt den Strom IJL, 9 zeigt die Spannung VJL. Die horizontale Achse in 8 und 9 ist im gleichen Maßstab dargestellt.)
Die Darstellung beginnt mit der Ausgangsspannung 0 (VJL > 0 Volt) . Bei einer Spannung VJL von etwa 0,8 V beträgt der Strom IJL 2 A. Bei einer Spannung VJL von etwa 1,6 V beträgt der Strom IJL 4 A. Bei einer Spannung VJL zwischen etwa 1,6 V und etwa 4,3 V erreicht der Strom IJL einen Sättigungswert bei 4 A. Wenn die Spannung VJL einen Wert von etwa 4,3 V der Gate-Spannung des p-EMOS 31 übersteigt, wird die Diode 41 leitend, um den Strom IJL zu unterbrechen.
Nachstehend wird die Überstromschutzschaltung aus dem n-DMOS 39 und dem p-DMOS 40 erläutert.
Die Source-Elektrode des n-DMOS 39 ist mit der Source-Elektrode des p-DMOS 40 verbunden. Ein Kondensator 37 ist an einem Ende mit der Gate-Elektrode des n-DMOS 39 und an seinem anderen Ende mit dessen Drain-Elektrode verbunden. Ein Widerstand 38 ist an einem Ende mit der Gate-Elektrode des n-DMOS 39 und an seinem anderen Ende mit der Drain-Elektrode des p-DMOS 40 verbunden. Ein Widerstand 36 ist an einem Ende mit der Gate-Elektrode des p-DMOS 40 und an seinem anderen Ende mit der Drain-Elektrode des n-DMOS 39 verbunden. Daher ist die Potentialdifferenz des p-DMOS 40 die Gate-Spannung des n-DMOS 39, während die Potentialdifferenz des n-DMOS 39 die Gate-Spannung des p-DMOS 40 ist.
Wenn eine Spannung mit positivem Potential an die Drain-Elektrode des n-DMOS 39 und mit negativem Potential an die Drain-Elektrode des p-DMOS 40 angelegt wird und die Spannung dann ansteigt, nimmt der Drain-Strom des n-DMOS 39 in einem linearen Bereich der Charakteristik bis auf einen voreingestellten Wert zu. Wenn der Drain-Strom des n-DMOS 39 den voreingestellten Wert übersteigt, erhöhen sich die Gate-Spannungen des n-DMOS 39 und des p-DMOS 40. Dadurch vermindern der n-DMOS 39 und der p-DMOS 40 den Drain-Strom. Danach erreichen der n-DMOS 39 und der p-DMOS 40 den Abschnürzustand und unterbrechen den Drain-Strom.
Diese Überstromschutzschaltung erfordert in gewissem Umfang eine Verzögerungscharakteristik. Der Kondensator 37 ist mit dem Widerstand 38 im Gatestromkreis des n-DMOS 39 verbunden. Daher kann der Stromkreis des n-DMOS 39 und des p-DMOS 40 nach einer zur Zeitkonstante des Kondensators 37 und des Widerstands 38 proportionalen Verzögerungszeit gesperrt werden. Durch Einstellen der Kapazität des Kondensators 37 und des Widerstandswerts des Widerstands 38 kann die Ausschaltzeit (die Verzögerungscharakteristik) geändert werden.
Nachstehend wird der Fall eines Stromstoßflusses erläutert.
Wenn eine Stromquelle eingeschaltet wird und ein Stromstoß zur Last fließen will, ist zunächst die Source-Drain-Spannung (d. h. die Spannung VJL) im p-EMOS 31 noch höher als dessen Gate-Spannung. Dadurch fließt im Gate-Stromkreis des p- EMOS 31 der Konstantstrom der ersten Konstantstromschaltung, und sucht ein starker Strom durch die Diode 41 zu fließen. Der starke Strom durch die Diode 41 wird jedoch im Bereich des Konstantstroms der zweiten Konstantstromschaltung gehalten.
Dementsprechend übersteigt der Strom durch die Zenerdiode 32 und den Widerstand 33, die parallel zu schalten sind, nicht den Konstantstrom der zweiten Konstantstromschaltung. Wenn der Stromstoß fließt, wird die Gate-Spannung des p-EMOS 31 nahezu konstant auf der Zenerspannung gehalten. Folglich wird der Stoßstrom auf dem Drain-Strom IJL (4 A) des p-EMOS 31 gehalten. Nach dem Ende des Stromstoßzustands der Last, wenn der normale Laststrom fließt, beträgt die Source-Drain-Spannung des p-EMOS 31 etwa 0,8 Volt. Außerdem wird die Diode 41 nichtleitend, und der Gate-Strom des p-EMOS 31 wird zum Konstantstrom der ersten Konstantstromschaltung.
Die Stromstoßcharakteristik der dritten Überstromschutzschaltung ist die gleiche wie die der zweiten Überstromschutzschaltung. Beim Einschalten einer Stromquelle steigt der Stoßstrom auf 4 A an und wird etwa 0,3 ms auf 4 A gehalten. Danach fällt der Stoßstrom allmählich ab, bis er etwa 2 ms später einen normalen Strom von 2 A erreicht.
Nachstehend wird der Fall eines Überstromflusses erläutert.
Wenn während eines Zustands mit normalem Stromfluß von 2 A in der Last plötzlich ein Überstrom fließt, steigt der Drain-Strom des p-DMOS von 2 A in einem linearen Bereich auf 4 A in einem Sättigungsbereich an. Wenn der Überstrom innerhalb einer für die Last zulässigen Zeit endet, fließt in der Last wieder ein normaler Strom von 2 A. Wenn der Überstrom nicht innerhalb einer für die Last zulässigen Zeit endet, wird nach Ablauf der für die Last zulässigen Zeit der p-EMOS 31 nichtleitend, um den Überstrom zu unterbrechen.
Die Überstromcharakteristik der dritten Überstromschutzschaltung ist die gleiche wie die der zweiten Überstromschutzschaltung. Wenn der Überstrom fließt, steigt der Überstrom von einem normalen Strom von 2 A auf 4 A an. Der Überstrom wird während einer für die Last zulässigen Zeit auf 4 A gehalten, und etwa 1 ms später kann die Überstromschutzschaltung den Überstrom unterbrechen.
Die dritte Überstromschutzschaltung gemäß der vorliegenden Erfindung kann als monolithischer Halbleiterchip hergestellt werden.
Die zweite Überstromschutzschaltung besteht aus n-EMOS, während die dritte Überstromschutzschaltung aus p-EMOS besteht. Umgekehrt kann die zweite Schaltung aus p-EMOS bestehen, während die dritte Schaltung aus n-EMOS bestehen kann.
Nachstehend werden zur Erläuterung der Ws-Überstromschutzschaltung die einzelnen Gate-Schaltungen der ersten Überstromschutzschaltung jeweils als Block dargestellt.
Wie in 10 dargestellt, ist die Source-Elektrode des p-DMOS 5 mit der Drain-Elektrode des p-DMOS 6 verbunden, und die Source-Elektrode des p-DMOS 6 ist mit der Source-Elektrode des n-DMOS 7 verbunden. Ein Widerstand ist an einem Ende mit der Drain-Elektrode des n-DMOS 7 und an seinem anderen Ende mit der Gate-Elektrode des p-DMOS 6 verbunden. Die Gate-Elektrode des n-DMOS 7 ist mit der Drain-Elektrode des p-DMOS 5 verbunden. Die Drain-Elektrode des p-DMOS 5, die mit der Gate-Elektrode des n-DMOS 1 zu verbinden ist, bildet einen Anschluß U1. Die Gate-Elektrode des p-DMOS 5, die mit der Source-Elektrode des n-DMOS 1 zu verbinden ist, bildet einen Anschluß V1. Das andere Ende des Widerstands 8, das mit der Drain-Elektrode des p-DMOS 2 zu verbinden ist, bildet einen Anschluß W1.
Wie in 10 dargestellt, ist die Source-Elektrode des p-DMOS 10 mit der Source-Elektrode des n-DMOS 11 verbunden, und die Drain-Elektrode des n-DMOS 11 ist mit der Source-Elektrode des n-DMOS 12 verbunden. Die Gate-Elektrode des p-DMOS 10 ist mit der Drain-Elektrode des n-DMOS 12 verbunden. Die Gate-Elektrode des n-DMOS 11 ist mit der Drain-Elektrode des p-DMOS 10 verbunden. Die Drain-Elektrode des p-DMOS 10 ist mit dem einen Ende des Widerstands 9 verbunden. Das andere Ende des Widerstands 9, das mit der Drain-Elektrode des n-DMOS 1 zu verbinden ist, bildet einen Anschluß X2. Die Gate-Elektrode des n-DMOS 12, die mit der Source-Elektrode des p-DMOS 2 zu verbinden ist, bildet einen Anschluß Y2. Die Drain-Elektrode des n-DMOS 12, die mit der Gate-Elektrode des p-DMOS 2 zu verbinden ist, bildet einen Anschluß Z2.
Nachstehend wird jeder der Blöcke durch ein punktiertes Viereck und drei Anschlüsse dargestellt.
Die Überstromschutzschaltung von 1 wird als 11 mit den Gate-Schaltungen 1 und 2 dargestellt. Die Source-Elektrode des n-DMOS 1 ist mit der Source-Elektrode des p-DMOS 2 verbunden. Der Anschluß U1 der Gate-Schaltung 1 ist mit der Gate-Elektrode des n-DMOS 1 verbunden, der Anschluß V1 mit der Source-Elektrode des n-DMOS 1, und der Anschluß W1 mit der Drain-Elektrode des p-DMOS 2. Der Anschluß X2 der Gate-Schaltung 2 ist mit der Drain-Elektrode des n-DMOS 1 verbunden, der Anschluß Y2 mit der Source-Elektrode des p-DMOS 2, und der Anschluß Z1 mit der Gate-Elektrode des p-DMOS 2. Die Korrekturschaltung wird hier weggelassen.
12 zeigt eine Überstromschutzschaltung für Wechselstrom. Das eine Ende des p-DMOS 52, das mit der Source-Elektrode des n-DMOS 51 verbunden ist, bildet einen ersten Anschluß T1, während das andere, mit der Source-Elektrode des n-DMOS 53 verbundene Ende einen zweiten Anschluß T2 bildet.
Die Source-Elektrode des n-DMOS 51 ist mit dem ersten Anschluß T1 des p-DMOS 52 verbunden, und der zweite Anschluß T2 des p-DMOS 52 ist mit der Source-Elektrode des n-DMOS 53 verbunden. Der Anschluß U1 des Blocks (der Gate-Schaltung) 1 ist mit der Gate-Elektrode des n-DMOS 51 verbunden, während der Anschluß V1 mit der Source-Elektrode des n-DMOS 51 und der Anschluß W1 mit der Drain-Elektrode des n-DMOS 53 verbunden sind.
Der Anschluß X2 des Blocks (der Gate-Schaltung) 2 ist mit der Drain-Elektrode des n-DMOS 51 verbunden, während der Anschluß Y2 mit dem Anschluß T1 des p-DMOS 52 und der Anschluß Z2 mit der Gate-Elektrode des p-DMOS 52 verbunden sind.
Der Anschluß W3 der Gate-Schaltung 3 ist mit der Drain-Elektrode des n-DMOS 51 verbunden, während der Anschluß V3 mit der Source-Elektrode des n-DMOS 53 und der Anschluß U3 mit der Gate-Elektrode des n-DMOS 53 verbunden sind.
Der Anschluß Z4 der Gate-Schaltung 4 ist mit der Gate-Elektrode des p-DMOS 52 verbunden, während der Anschluß Y4 mit dem Anschluß T2 des p-DMOS 52 und der Anschluß X4 mit der Drain-Elektrode des n-DMOS 53 verbunden sind. Die Anode der Diode 54 ist mit dem Anschluß T1 des p-DMOS 52 verbunden, und ihre Kathode ist mit dem Kanal des p-DMOS 52 verbunden. Die Anode der Diode 55 ist mit dem Anschluß T2 des p-DMOS 52 verbunden, und ihre Kathode ist mit dem Kanal des p-DMOS 52 verbunden.
Außerdem bildet die Drain-Elektrode des n-DMOS 51 den äußeren Anschluß R, und die Drain-Elektrode des n-DMOS 53 bildet den äußeren Anschluß S.
Der Gate-Schaltungsblock 3 ist der gleiche wie der Gate-Schaltungsblock 1. Der Gate-Schaltungsblock 4 ist der gleiche wie der Gate-Schaltungsblock 2.
Nachstehend wird die Funktion der einzelnen Teile erläutert.
Wie bei der ersten Überstromschutzschaltung erwähnt, geht beim Fluß des Gate-Ladestroms des n-DMOS 1 die Gate-Schaltung des n-DMOS 1 in einen niederohmigen Zustand über. Wenn sein Gate-Entladestrom fließt, geht die Gate-Schaltung des n-DMOS 1 in einen hochohmigen Zustand oder Sperrzustand über. Entsprechend geht beim Fluß des Gate-Ladestroms des n-DMOS 51 die Gate-Schaltung 1 in einen niederohmigen Zustand über. Beim Fluß seines Gate-Entladestroms geht die Gate-Schaltung 1 in einen hochohmigen Zustand oder Sperrzustand über. Ferner geht beim Fluß des Gate-Ladestroms des n-DMOS 53 die Gate-Schaltung 3 in einen niederohmigen Zustand über. Beim Fluß seines Gate-Entladestroms geht die Gate-Schaltung 3 in einen hochohmigen Zustand oder Sperrzustand über. In der Gate-Schaltung des p-DMOS 52 geht beim Fluß seines Gate-Stroms vom äußeren Anschluß R zum äußeren Anschluß S die Gate-Schaltung 2 in einen niederohmigen Zustand über, und die Gate-Schaltung 4 geht in einen hochohmigen Zustand oder Sperrzustand über. Umgekehrt geht beim Fluß seines Gate-Stroms vom äußeren Anschluß S zum äußeren Anschluß R die Gate-Schaltung 4 in einen niederohmigen Zustand über, und die Gate-Schaltung 2 geht in einen hochohmigen Zustand oder Sperrzustand über.
Wenn gemäß dieser Schaltung eine Spannung VRS mit positivem Potential an den äußeren Anschluß R und mit negativem Potential an den äußeren Anschluß S angelegt wird, gehen die Gate-Schaltungen 1 und 2 in einen niederohmigen Zustand über, und die Gate-Schaltungen 3 und 4 gehen in einen hochohmigen Zustand oder Sperrzustand über. Daher ist die Potentialdifferenz im p-DMOS 52 die Gate-Spannung des n-DMOS 51, und die Potentialdifferenz im n-DMOS 51 ist die Gate-Spannung des p-DMOS 52.
Außerdem ist beim p-DMOS 52 sein äußerer Anschluß T1 mit der Anode der Diode 54 verbunden, und deren Kathode ist mit dem Kanal des p-DMOS 52 verbunden. Daher nimmt der Kanal des p-DMOS 52 nahezu das gleiche Potential an wie der Anschluß T1. Dadurch ist der erste Anschluß T1 die Source-Elektrode des p-DMOS 52, und der zweite Anschluß T2 ist ihre Drain-Elektrode.
Dann funktionieren der n-DMOS 51 und der p-DMOS 52 ebenso wie der n-DMOS 1 und der p-DMOS 2 der ersten Überstromschutzschaltung.
Mit zunehmender Spannung VRS steigt ein Strom IRS bis auf einen voreingestellten Wert an. Wenn ein höherer Überstrom IRS als der voreingestellte Wert fließen will, werden der n-DMOS 51 und der p-DMOS 52 nichtleitend und unterbrechen den Überstrom IRS.
Wenn umgekehrt eine Spannung VRS mit positivem Potential an den äußeren Anschluß S und mit negativem Potential an den äußeren Anschluß R angelegt wird, gehen die Gate-Schaltungen 3 und 4 in einen niederohmigen Zustand über, und die Gate-Schaltungen 1 und 2 gehen in einen hochohmigen Zustand oder Sperrzustand über. Daher ist die Potentialdifferenz im p-DMOS 52 die Gate-Spannung des n-DMOS 53, und die Potentialdifferenz im n-DMOS 53 ist die Gate-Spannung des p-DMOS 52.
Außerdem ist beim p-DMOS 52 der Anschluß T2 mit der Anode der Diode 55 verbunden, und deren Kathode ist mit dem Kanal des p-DMOS 52 verbunden. Daher nimmt der Kanal des p-DMOS 52 nahezu das gleiche Potential an wie der Anschluß T2. Dadurch ist der zweite Anschluß T2 die Source-Elektrode des p-DMOS 52, und der erste Anschluß T1 ist seine Drain-Elektrode. Dann funktionieren der n-DMOS 53 und der p-DMOS 52 ebenso wie der n-DMOS 1 und der p-DMOS 2 der ersten Überstromschutzschal tung. Mit zunehmender Spannung VRS steigt ein Strom IRS bis auf einen voreingestellten Wert an. Wenn ein höherer Überstrom IRS als der voreingestellte Wert fließen will, werden der n-DMOS 53 und der p-DMOS 52 nichtleitend und unterbrechen des Überstrom IRS.
Die statische Wechselstrom-Ausschaltcharakteristik der Überstromschutzschaltung ist in 13 dargestellt.
Der in der erfindungsgemäßen Überstromschutzschaltung für Wechselstrom verwendete p-DMOS 52 ist in 14 dargestellt.
Der normale p-DMOS ist in 15 dargestellt. 15(a) zeigt ein Zeichen zur Darstellung eines normalen p-DMOS. 15(b) zeigt einen Querschnitt der Halbleiterstruktur eines normalen p-DMOS.
In 15(b) weist der normale p-DMOS einen n-leitenden Siliciumkörper 81 auf. Ein p⁺-Source-Bereich 82 und ein p⁺-Drain-Bereich 83 werden in dem n-leitenden Siliciumkörper 81 ausgebildet. Ferner werden ein Verarmungs-p-Kanalbereich 84 und ein n⁺-Bereich 85 in dem n-leitenden Siliciumkörper 81 ausgebildet. Eine isolierte Schicht 89 aus Siliciumdioxid wird auf der Oberfläche des n-leitenden Siliciumkörpers 81 ausgebildet. Auf dem p⁺-Source-Bereich 82 und dem n⁺-Bereich 85 wird eine Source-Elektrode 86 ausgebildet. Auf dem p⁺-Drain-Bereich 83 wird eine Drain-Elektrode 88 ausgebildet. Auf dem Kanalbereich 84 wird eine Gate-Elektrode 87 ausgebildet. Außerdem ist ein Bereich 91 der Driftbereich des p-Kanals 84 zur Erhöhung einer Drain-Spannung.
In dem in 15(b) dargestellten normalen p-DMOS ist der n-leitende Siliciumkörper 81 über einen ohmschen Kontakt mit dem n⁺-Bereich 85 verbunden. Folglich hat der n-leitende Siliciumkörper 81 das gleiche Potential wie der p⁺-Source-Bereich 82.
14(a) zeigt ein Zeichen zur Darstellung des bei der vorliegenden Erfindung verwendeten p-DMOS.
14(b) zeigt einen Querschnitt der Halbleiterstruktur des bei der vorliegenden Erfindung verwendeten p-DMOS.
In 14(b) weist der bei der vorliegenden Erfindung verwendete p-DMOS einen n-leitenden Siliciumkörper 61 auf. In dem n-leitenden Siliciumkörper sind p⁺-Source-Bereiche 62 und 63 ausgebildet, die eine Source-Elektrode bzw. eine Drain-Elektrode werden sollen. Außerdem ist in dem n-leitenden Siliciumkörper 61 ein Verarmungs-p-Kanalbereich 64 ausgebildet. Auf der Oberfläche des n-leitenden Siliciumkörpers 61 ist eine isolierte Schicht 69 aus Siliciumdioxid ausgebildet. Auf dem p⁺-Bereich 62 ist eine Elektrode 66 ausgebildet. Auf dem p⁺-Bereich 63 ist eine Elektrode 68 ausgebildet. Auf dem Kanalbereich 64 ist eine Gate-Elektrode 67 ausgebildet. Ferner sind die Bereiche 70 und 71 Driftbereiche des p-Kanals 64 zur Erhöhung einer Drain-Spannung.
Bei dem in 14(b) dargestellten p-DMOS, der in dieser Wechselstrom-Überstromschutzschaltung verwendet wird, ist der n-leitende Siliciumkörper 61 über einen pn-Übergang (wie durch eine Diode 54 in 12 angedeutet) mit beiden p⁺-Bereichen 62 und 63 verbunden. Wenn daher ein Strom von der Elektrode 66 mit positivem Potential zur Elektrode 68 mit negativem Potential fließt, nimmt der n-leitende Körper 61 nahezu das gleiche Potential an wie der p⁺-Bereich 62, mit einem pn-Übergang in der richtigen Richtung (d. h. die Diode 54 in 12) vom p⁺-Bereich 62 zum n-leitenden Körper 61. Dadurch wird der p⁺-Bereich 62 die Source-Elektrode des p-DMOS, und der p⁺-Bereich 63 wird dessen Drain-Elektrode.
Wenn ferner ein Strom von der Elektrode 68 mit positivem Potential zur Elektrode 66 mit negativem Potential fließt, nimmt der n-leitende Körper 61 nahezu das gleiche Potential an wie der p⁺-Bereich 63, mit einem pn-Übergang in der richtigen Richtung (d. h. die Diode 55 in 12) vom p⁺-Bereich 63 zum n-leitenden Körper 61. Dadurch wird der p⁺-Bereich 63 die Source-Elektrode des p-DMOS, und der p⁺-Bereich 63 wird dessen Drain-Elektrode.
Gemäß dieser Zusammensetzung ist bei dem in dieser Überstromschutzschaltung für Wechselstrom verwendeten p-DMOS eine Elektrode mit positivem Potential die Source-Elektrode des p-DMOS, die andere Elektrode mit negativem Potential ist seine Drain-Elektrode für einen Wechselstrom. Daher können, wie in 12 dargestellt, die n-DMOS-Elemente 51 und 53 und der p-DMOS 52 einen Überstrom in beiden Richtungen eines Wechselstroms unterbrechen.
Die Überstromschutzschaltung für Wechselstrom kann als monolithischer Halbleiterchip hergestellt werden.
Gemäß der vorliegenden Erfindung können die erste, die zweite und die dritte Überstromschutzschaltung sowie die Überstromschutzschaltung vom Wechselstrom-Typ so ausgelegt werden, daß der Wert des Nennstroms und der maximale Laststrom durch Einstellung der Strombelastbarkeit des n-DMOS, des p-DMOS, des n-EMOS und des p-EMOS einen breiten Belastbarkeitsbereich von 20 mA bis 20 A bzw. von 50 mA bis 50 A aufweisen.
Ferner kann gemäß der vorliegenden Erfindung die Überstromschutzschaltung so eingestellt werden, daß sie durch Einstellung der Belastbarkeit der Widerstände und Kondensatoren der Ausschaltcharakteristik der Last entspricht.
Außerdem kann gemäß der vorliegenden Erfindung die Wechselstrom-Überstromschutzschaltung leicht durch Reihen- oder Parallelschaltung von zwei Überstromschutzschaltungen des zweiten und des dritten Typs in entgegengesetzter Richtung konstruiert werden.
ANWENDBARKEIT IN DER INDUSTRIE
Wie oben erwähnt, ist die Überstromschutzschaltung und Halbleiterschaltung gemäß der vorliegenden Erfindung verwendbar, um ein elektrisches Gerät und einen empfindlichen elektronischen Schaltkreis so gegen Überstrom zu schützen, daß der Stoßstrom und der Überstrom auf das etwa 1,5- bis 2-fache des normalen Stroms unterdrückt werden können. Dadurch kann die Überstromschutzschaltung einen starken Stromfluß in der Last selbst für kurze Zeit verhindern und die Last unbedingt schützen, so daß sich die Überstromschutzschaltung zum Schutz eines hochzuverlässigen Geräts und einer elektrischen und elektronischen Schaltung für teure industrielle Geräte eignet.

Claims

Überstromschutzschaltung, die eine Überstromtrennschaltung zum Abschalten des durchfließenden Überstroms aufweist, wobei die Überstromtrennschaltung einen ersten n-MOS-Verarmungstransistor bzw. n-DMOS-Transistor (1,26,39), dessen Drain-Pol mit einem positiven äußeren Anschluß (A,E,J) der Schaltung verbunden ist, und einen ersten p-MOS-Verarmungstransistor bzw. p-DMOS-Transistor (2,27,40) aufweist, dessen Drain-Pol mit einem negativen äußeren Anschluß (B,F,K) der Schaltung verbunden ist, wobei der Source-Pol des ersten n-MOS-Verarmungstransistors mit dem Source-Pol des ersten p-MOS-Verarmungstransistors verbunden ist, das Gate des ersten n-MOS-Verarmungstransistors über einen Widerstand mit dem Drain-Pol des ersten p-MOS-Verarmungstransistors verbunden ist und das Gate des ersten p-MOS-Verarmungstransistors über einen Widerstand mit dem Drain-Pol des ersten n-MOS-Verarmungstransistors verbunden ist, gekennzeichnet durch eine RC-Schaltung zur Bereitstellung einer Laufzeitcharakteristik, die zur Zeitkonstanten des Kondensators und des Widerstands proportional ist, wobei die Verzögerung für den Sperrzustand des ersten n-MOS-Verarmungstransistors und des ersten p-MOS-Verarmungstransistors bereitgestellt wird.
Überstromschutzschaltung nach Anspruch 1, wobei das Gate des ersten n-DMOS-Transistors (1) mit dem Drain-Pol eines zweiten p-DMOS-Transistors (5) verbunden ist, wobei der Source-Pol des zweiten p-DMOS-Transistors (5) mit dem Drain-Pol eines dritten p-DMOS-Transistors (6) verbunden ist, wobei der Source-Pol des dritten p-DMOS-Transistors (6) mit dem Source-Pol eines zweiten n-DMOS-Transistors (7) verbunden ist, wobei der Drain-Pol des zweiten n-DMOS-Transistors (7) über einen ersten Widerstand (8) mit dem Drain-Pol des ersten p-DMOS-Transistors (2) verbunden ist, wobei das Gate des zweiten p-DMOS-Transistors (5) mit dem Source-Pol des ersten n-DMOS-Transistors (1) verbunden ist, wobei das Gate des dritten p-DMOS-Transistors (6) mit dem Drain-Pol des ersten p-DMOS-Transistors (2) verbunden ist, wobei das Gate des zweiten n-DMOS-Transistors (7) mit dem Drain-Pol des zweiten p-DMOS-Transistors (5) verbunden ist, wobei der Drain-Pol eines vierten p-DMOS-Transistors (10) über einen zweiten Widerstand (9) mit dem Drain-Pol des ersten n-DMOS-Transistors (1) verbunden ist, wobei der Source-Pol des vierten p-DMOS-Transistors (10) mit dem Source-Pol eines dritten n-DMOS-Transistors (11) verbunden ist, wobei der Drain-Pol des dritten n-DMOS-Transistors (11) mit dem Source-Pol eines vierten n-DMOS-Transistors (12) verbunden ist, wobei der Drain-Pol des vierten n-DMOS-Transistors (12) mit dem Gate des ersten p-DMOS-Transistors (2) verbunden ist, wobei das Gate des vierten p-DMOS-Transistors (10) mit dem Drain-Pol des vierten n-DMOS-Transistors (12) verbunden ist, wobei das Gate des dritten n-DMOS-Transistors (11) mit dem Drain-Pol des vierten p-DMOS-Transistors (10) verbunden ist, und wobei das Gate des vierten n-DMOS-Transistors (12) mit dem Source-Pol des ersten p-DMOS-Transistors (2) verbunden ist.
Überstromschutzschaltung nach Anspruch 1 oder 2, die ferner eine Korrekturschaltung (3, 4) aufweist, die getrennt dazu parallel geschaltet ist.
Überstromschutzschaltung nach Anspruch 3, wobei die Korrekturschaltung so aufgebaut ist, daß der Source-Pol eines fünften n-DMOS-Transistors (3) mit dem Source-Pol eines fünften p-DMOS-Transistors (4) verbunden ist, das Gate des fünften n-DMOS-Transistors (3) mit dem Gate des ersten n-DMOS-Transistors (1) verbunden ist, das Gate des fünften p-DMOS-Transistors (4) mit dem Gate des ersten p-DMOS-Transistors (2) verbunden ist, der Drain-Pol des fünften n-DMOS-Transistors (3) über eine erste Sicherung (13) mit dem Drain-Pol des ersten n-DMOS-Transistors (1) verbunden ist, und der Drain-Pol des fünften p-DMOS-Transistors (4) über eine zweite Sicherung (14) mit dem Drain-Pol des ersten p-DMOS-Transistors (2) verbunden ist.
Überstromschutzschaltung nach Anspruch 3 oder 4, wobei die Korrekturschaltung so ausgelegt ist, daß sie eine Drainstromkapazität von 5 bis 15% der gesamten Drainstromkapazität der Überstromschutzschaltung aufweist.
Überstromschutzschaltung nach Anspruch 1, die ferner eine erste Konstantstromschaltung und einen n-MOS-Anreicherungstransistor bzw. n-EMOS-Transistor (21) aufweist, wobei die erste Konstantstromschaltung einen mit der Überstromtrennschaltung verbundenen Gatestrom konstanthalten soll, und wobei der n-MOS-Transistor (21) mit der ersten Konstantstromschaltung und der Überstromtrennschaltung zwischen deren Drain-Pol und Gate verbunden ist, wobei der Drain-Pol des n-EMOS-Transistors (21) als der positive äußere Anschluß (E) ausgelegt ist und sein Source-Pol mit einem Ende einer Spule (22) verbunden ist, um deren anderes Ende zu dem negativen äußeren Anschluß (F) zu machen, mit dem das Gate des n-EMOS-Transistors (21) über einen dritten Widerstand (29) der Konstantstromschaltung verbunden ist, wobei die Schaltung zur Bereitstellung der Laufzeitcharakteristik den zweiten Widerstand (24) des ersten p-MOS-Verarmungstransistors (27) der Überstromtrennschaltung und den Kondensator (25) aufweist, wobei die erste Konstantstromschaltung einen durch die Überstromtrennschaltung fließenden Gatestrom des n-MOS-Transistors (21) konstanthält und die Über stromtrennschaltung den Gatestrom des n-MOS-Transistors (21) trennt, wenn der Überstrom fließt.
Überstromschutzschaltung nach Anspruch 6, wobei der Drain-Pol des n-EMOS-Transistors (21) mit dem Drain-Pol des ersten n-DMOS-Transistors (26) verbunden ist, wobei der Drain-Pol des ersten p-DMOS-Transistors (27) mit dem Drain-Pol eines weiteren n-DMOS-Transistors (28) verbunden ist, wobei der Source-Pol des weiteren n-DMOS-Transistors (28) mit dem Gate des n-EMOS-Transistors (21) verbunden ist, wobei das Gate des n-DMOS-Transistors (26) über den ersten Widerstand (23) mit dem Source-Pol des weiteren n-DMOS-Transistors (28) verbunden ist, wobei das Gate des ersten p-DMOS-Transistors (27) über den zweiten Widerstand (24) mit dem Drain-Pol des ersten n-DMOS-Transistors (26) und über den Kondensator (25) mit dem Drain-Pol des ersten p-DMOS-Transistors (27) verbunden ist, und wobei das Gate des n-DMOS-Transistors (28) mit dem negativen äußeren Anschluß (F) verbunden ist.
Überstromschutzschaltung nach Anspruch 1, die eine zweite Konstantstromschaltung und die Überstromtrennschaltung aufweist, wobei beide Schaltungen in Reihe zu dem Gate eines p-MOS-Anreicherungstransistors bzw. p-EMOS-Transistors (31) geschaltet sind, wobei das andere Ende der Überstromtrennschaltung über eine erste Konstantstromschaltung mit einer Gatespannungsquelle sowie über eine Diode (41) mit dem Drain-Pol des p-EMOS-Transistors (31) verbunden ist, und wobei eine Zenerdiode (32) und ein vierter Widerstand (33) zwischen dem Source-Pol und dem Gate des p-EMOS-Transistors (31) parallelgeschaltet sind.
Überstromschutzschaltung nach Anspruch 8, wobei, wenn der Konstantstrom der ersten Konstantstromschaltung den p-EMOS-Transistor (31) in einen leitenden Zustand schaltet und ein Überstrom fließt, die Diode (41) die Source-Drain-Spannung des p-EMOS-Transistors (31) an dem fließenden Überstrom erfaßt, wodurch der Gatestrom des p-EMOS-Transistors auf einen Wert des Konstantstroms der zweiten Konstantstromschaltung herabgedrückt wird, um die Sättigung des p-EMOS-Transistors herbeizuführen, und nach einer Toleranzzeit einer Last die Überstromtrennschaltung des Gatestromkreises den Gatestrom abschaltet, wodurch der p-EMOS-Transistor in einen Sperrzustand geschaltet wird.
Überstromschutzschaltung nach Anspruch 8, wobei die zweite Konstantstromschaltung so ausgebildet ist, daß der Source-Pol eines weiteren p-DMOS-Transistors (35) über einen fünften Widerstand (34) mit dem Gate des p-EMOS-Transistors (31) verbunden ist und das Gate des p-DMOS-Transistors (35) mit dem Gate des p-EMOS-Transistors (31) verbunden ist, wobei das Gate des ersten n-DMOS-Transistors (39) über einen Kondensator (37) mit dem Drain-Pol des ersten n-DMOS-Transistors (39) und über einen Widerstand (38) mit dem Drain-Pol des p-DMOS-Transistors verbunden ist, das Gate des p-DMOS-Transistors über einen Widerstand (36) mit dem Drain-Pol des n-DMOS-Transistors (39) und der Drain-Pol des ersten n-DMOS-Transistors (39) mit dem Drain-Pol des weiteren p-DMOS-Transistors (35) in der zweiten Konstantstromschaltung verbunden ist, wobei die erste Konstantstromschaltung so ausgebildet ist, daß der Source-Pol eines weiteren p-DMOS-Transistors (43) über einen sechsten Widerstand (42) mit dem Drain-Pol des ersten p-DMOS-Transistors (40) in der Überstromtrennschaltung verbunden ist, das Gate des weiteren p-DMOS-Transistors (43) gleichfalls mit dem Drain-Pol des ersten p-DMOS-Transistors (40) verbunden ist, und der Drain-Pol des p-DMOS-Transistors (43) mit einer Gatespannungsquelle verbunden ist, und wobei die Anode einer Diode (41) mit dem Drain-Pol des ersten p-DMOS-Transistors (40) und die Kathode mit dem Drain-Pol des p-EMOS-Transistors (31) verbunden ist, während die Anode der Zenerdiode (32) mit dem Gate des p-EMOS-Transistors (31) und die Kathode mit dem Source-Pol des p-EMOS-Transistors (31) verbunden ist.
Überstromschutzschaltung nach Anspruch 8, wobei die Konstantstromkapazität der zweiten Konstantstromschaltung auf einen etwa 1,3- bis 5-fachen Wert der Konstantstromkapazität der ersten Konstantstromschaltung eingestellt wird, während die Sperrstromkapazität der Überstromtrennschaltung höher als die Konstantstromkapazität der ersten Konstantstromschaltung und niedriger als die Konstantstromkapazität der zweiten Konstantstromschaltung eingestellt wird.
Halbleiterschaltkreis mit einem monolithischen Halbleiterchip, der jeweils die Überstromschutzschaltung nach einem der Ansprüche 1 bis 11 aufweist.