KR960703496A - 보호 디바이스(a protection device using field effect transistors) - Google Patents

보호 디바이스(a protection device using field effect transistors)

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KR960703496A
KR960703496A KR1019950706035A KR19950706035A KR960703496A KR 960703496 A KR960703496 A KR 960703496A KR 1019950706035 A KR1019950706035 A KR 1019950706035A KR 19950706035 A KR19950706035 A KR 19950706035A KR 960703496 A KR960703496 A KR 960703496A
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channel fet
diode
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알렌 해리스 리차드
Original Assignee
제임스 레오나드 톨허스트
더 유니버서티 어브 퀸슬랜드
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Publication date
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    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
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  • Emergency Protection Circuit Devices (AREA)
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Abstract

본 발명에는 과부하 또는 과도전류로부터 회로 또는 장치를 보호할 수도 있는 디바이스가 개시되어 있다. 디바이스는 p채널 FET(7)과 이들의 도전성 채널과 직렬로 접속된 n채널 FET(6) 및 나머지 드레인 단자에 결합된 각각의 트랜지스터의 게이트로 구성된다.

Description

보호 디바이스(A PROTECTION DEVICE USING FIELD EFFECT TRANSISTORS)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

Claims (21)

  1. 전원(a supply)과 부하(a load) 사이에서 또는 회로내에서 접속가능한 보호 디바이스(a protection device)에 있어서, 상기 디바이스는; 적어도 두개의 공핍 모드 전계 효과 트랜지스터(at least two depletion mode field effect transistors)를 갖는 유닛(unit)으로서 상기 트랜지스터중 하나는 n채널 FET이고, 다른 한 트랜지스터는 상기 다른 한 트랜지스터의 드레인 단자에 접속된 상기 한 트랜지스터의 게이트 단자를 갖는 p 채널 FET 이며, 상기 다른 한 트랜지스터의 상기 게이트 단자는 상기 한 트랜지스터의 상기 드레인 단자 및 서로 접속된 상기 트랜지스터의 소스 단자에 접속된 보호 디바이스.
  2. 제1항에 있어서, 고전압 보호 유닛(a high voltage protection unit)을 제공하기 위해 상기 유닛과 직렬접속된 도전성 채널(conductive channel)을 갖는 높은 브레이트다운 전압 FET(a high breakdown voltage FET)를 포함하는 보호 디바이스.
  3. 제2항에 있어서, 상기 높은 브레이크다운 전압 FET는 n채널 FET(an n-channel FET)인 보호 디바이스.
  4. 제1항에 있어서, 입력 단자에 결합된 애노드를 갖는 제1다이오드, 제1중간 단자에 결합된 캐소드와 출력 단자에 접속된 애노드를 갖는 제2다이오드, 상기 입력 단자에 접속된 캐소드와 제2중간 단자에 접속된 애노드를 갖는 제3다이오드, 상기 출력 단자에 접속된 캐소드와 상기 제2중간 단자에 접속된 애노드를 갖는 제4다이오드 및 상기 중간 단자 사이에 접속된 유닛으로 이루어진 다이오드 브리지 회로(a diode bridge circuit)를 포함하는 보호 디바이스.
  5. 제2항에 있어서, 입력 단자에 결합된 애노드와 제1중간 단자에 결합된 캐소드를 갖는 제1다이오드, 상기 제1중간 단자에 결합된 캐소드와 출력 단자에 접속된 애노드를 갖는 제2다이오드, 상기 입력 단자에 접속된 캐소드와 제2중간 단자에 접속된 애노드를 갖는 제3다이오드, 상기 출력 단자에 접속된 캐소드와 상기 제2중간 단자에 접속된 애노드를 갖는 제4다이오드 및 상기 중간 단자 사이에 접속된 상기 고전압 보호 유닛으로 이루어진 다이오드 브리지 회로를 포함하는 보호 디바이스.
  6. 제1항에 있어서, 미러 대칭(mirror symmetry)으로 접속되고 상기 회로 또는 상기 전원과 상기 부하 사이에서 직렬 접속이 가능한 두개의 상기 유닛을 포함하는 보호 디바이스.
  7. 전원과 부하 사이에서 또는 회로내에서 접속가능한 보호 디바이스에 있어서, 상기 디바이스는; 제1p채널 FET,제2p채널 FET, 도전성 채널을 가지며 상기 p채널 FET의 상기 도전성 채널 사이에서 직렬접속된 n채널 FET, 상기 n채널 FET의 게이트 단자와 상기 n채널 FET의 게이트에 결합된 상기 다이오드의 애노드와 각각의 상기 p채널 FET의 드레인에 결합된 캐소드를 구비한 각각의 상기 p채널 FET 사이에 연장되는 각각의 다이오드 및 소스와 상기 p채널 FET의 상기 게이트 단자 사이에 결합된 각각의 다이오드를 포함하는 디바이스로서, 상기 FET는 공핍 모드 FET인 보호 디바이스.
  8. 제7항에 있어서, 각각의 상기 p채널 FET의 상기 드레인과 상기 게이트 단자 사이에 결합된 각각의 다이오드를 포함하는 보호 디바이스.
  9. 전원과 부하 사이에서 또는 회로내에서 접속가능한 보호 디바이스에 있어서, 상기디바이스는; 제1n채널 FET, 제2n채널 FET, 도전성 채널을 가지며 상기 n채널 FET의 상기 도전성 채널 사이에서 직렬접속된 p채널 FET, 상기 p채널 FET의 게이트 단자와 상기 p채널 FET의 게이트에 결합된 상기 다이오드의 캐소드와 상기 p채널 FET의 드레인에 결합된 애노드를 구비한 각각의 상기 n채널 FET 사이에 연장되는 각각의 다이오드 및 소스와 상기 n채널 FET의 상기 게이트 단자 사이에 결합된 각각의 다이오드를 포함하는 디바이스로서, 상기 FET는 공핍 모드 FET의 보호 디바이스.
  10. 제9항에 있어서, 각각의 상기 n채널 FET의 상기 드레인과 게이트 단자 사이에 결합된 각각의 다이오드를 포함하는 보호 디바이스.
  11. 전원과 부하 사이에서 또는 회로내에서 접속가능한 보호 디바이스에 있어서, 상기 디바이스는 ; 직렬의 도전성 채널을 갖는 p채널 FET와 n채널 FET 다운스트림으로 이루어진 업스트림을 포함하되, 상기 p채널 FET의 게이트 단자는 상기 n채널 FET의 드레인 단자에 접속되고, 상기 FET의 소스 단자는 서로 접속되며, 미러 대칭과 상기 다운스트림의 상기 p채널 FET와 직렬접속된 도전성 채널을 갖는 p채널 FET와 n채널 FET를 갖는 것을 제외하고는 상기 업스트림 유닛처럼 구성된 다운스트림 유닛은 상기 부하에 접속가능하고, 상기 디바이스의 브레이크다운 성능을 향상시키기 위한 적어도 하나의 회로 블럭은 상기 업스트림 유닛과 상기 다운스트림 유닛 사이에 정렬되고 직렬 연결된 보호 디바이스.
  12. 11항에 있어서, 상기 회로 블럭은, 직렬의 도전성 채널을 구비하며 게이트 단자 및 상기 블럭의 상기 세개의 FET중 인접하는 하나의 FET와 상기 업스트림 및 상기 다운스트림 유닛중 인접하는 FET 사이에 접속된 커뮤테이팅 다이오드(commutating diodes)를 갖는 세개의 n채널 FET를 포함하는 보호 디바이스.
  13. 제12항에 있어서, 각각의 상기 업스트림과 상기 다운스트림 유닛내의 상기 p채널 FET는 다이오드를 통해 상기 각각의 상기 업스트림과 상기 다운스트림 유닛내 상기 n채널 FET의 상기 드레인 단자에 접속되는 보호 디바이스.
  14. 제13항에 있어서, 상기 업스트림 및 상기 다운스트림 유닛의 각 상기 p채널 FET의 상기 게이트와 드레인 단자 사이에 연장되는 각각의 다이오드를 포함하는 보호 디바이스.
  15. 전원과 부하 사이에서 또는 회로내에서 접속가능한 보호 디바이스에 있어서, 상기 디바이스는; 직렬의 도전성 채널을 갖는 n채널 FET와 p채널 FET 다운스트림으로 이루어진 업스트림을 포함하되, 상기 n채널 FET의 게이트 단자는 상기 p채널 FET의 드레인 단자에 접속되고, 상기 FET의 소스 단자는 서로 접속되며, 미러 대칭과 상기 다운스트림의 상기 n채널 FET와 직렬접속된 도전성 채널을 갖는 n채널 FET와 p채널 FET를 갖는 것을 제외하고는 상기 업스트림 유닛처럼 구성된 다운스트림 유닛은 상기 부하에 접속가능하고, 상기 디바이스의 브레이크다운 성능을 향상시키기 위한 적어도 하나의 회로 블럭은 상기 업스트림 유닛과 상기 다운스트림 유닛 사이에 정렬되고 직렬 연결된 보호 디바이스.
  16. 제15항에 있어서, 상기 회로 블럭은, 직렬의 도전성 채널을 구비하며 게이트 단자 및 상기 블럭의 상기 세개의 FET 중 인접하는 하나의 FET와 상기 업스트림 및 상기 다운스트림 유닛중 인접하는 FET 사이에 접속된 커뮤테이팅 다이오드(commutating diodes)를 갖는 세개의 p채널 FET를 포함하는 보호 디바이스.
  17. 제16항에 있어서, 상기 업스트림 및 상기 다운스트림 유닛의 각 상기 n채널 FET의 상기 게이트 및 상기 드레인 단자 사이에 연장되는 각각의 다이오드를 포함하는 보호 디바이스.
  18. 제1 내지 17항 중 어느 한 항에 있어서, 상기 FET는 JFET인 보호 디바이스.
  19. 제1 내지 17항 중 어느 한 항에 있어서, 상기 FET는 MOSFET인 보호 디바이스.
  20. 제1 내지 17항 중 어느 한 항에 있어서, 상기 FET는 정전 유도 FET인 보호 디바이스.
  21. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950706035A 1993-07-01 1994-06-29 보호 디바이스(a protection device using field effect transistors) KR960703496A (ko)

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