KR20180123420A - 로우 k 스페이서 형성 방법 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 발명개시는 로우 k 스페이서의 형성에 관한 것이다. 예를 들어, 본 발명개시는 로우 k 스페이서를 형성하는 예시적인 방법을 포함한다. 본 방법은 로우 k 스페이서를 퇴적하는 단계, 및 이어서, 로우 k 스페이서를 플라즈마 및/또는 열 어닐링으로 처리하는 단계를 포함한다. 로우 k 스페이서는 기판으로부터 돌출된 구조물 상에 퇴적될 수 있다. 로우 k 스페이서에 대한 플라즈마 및/또는 열 어닐링 처리는 후속하는 에칭 또는 세정 공정에서 스페이서가 덜 에칭되도록 스페이서의 에칭율을 감소시킬 수 있다.

Description

로우 K 스페이서 형성 방법{METHOD FOR FORMING A LOW-K SPACER}
본 발명은 로우 K 스페이서 형성 방법에 관한 것이다.
반도체 기술의 발전에 따라, 반도체 디바이스의 성능은 증가한다. 예를 들어, CMOS(complementary metal-oxide-semiconductor) 트랜지스터는 매번의 새로운 반도체 기술 세대를 통해 점점 더 빨라지고 있다. CMOS 트랜지스터 속도를 향상시키는 한가지 방법은 디바이스의 지연을 감소시키는 것이다. 예를 들어, CMOS 트랜지스터의 저항 커패시턴스(resistance-capacitance; "RC") 지연을 감소시키면 속도가 향상된다.
트랜지스터의 RC 지연을 감소시키기 위한 한가지 고려사항은 낮은 유전상수("k 값")를 갖는 유전체를 사용하는 것이다. 이러한 유전체를 종종 "로우 k 유전체(low-k dielectric)"라고 부른다. 예를 들어, CMOS 게이트 구조물을 둘러싸는 스페이서로서의 로우 k 유전체의 사용은 CMOS 게이트와 CMOS 트랜지스터의 포위 부분들 사이의 커패시턴스를 낮출 수 있다. 유전체 커패시턴스가 낮으면, 트랜지스터의 RC 지연이 감소될 수 있다.
일부 실시예들에서, 스페이서를 형성하는 방법은 게이트 스택을 갖는 구조물을 제공하는 단계를 포함한다. 게이트 스택은 윗면 및 측벽 표면들을 포함한다. 게이트 스택은 게이트 유전체층, 도전층 및 캡 절연층을 더 포함한다. 제1 스페이서는 게이트 스택의 윗면 및 측벽 표면 상에 형성된다. 제2 스페이서는 제1 스페이서 상에 형성된다. 제2 스페이서는, 형성 후에, 제일먼저 플라즈마로 처리되고, 그 후 가스로 처리된다.
일부 실시예들에서, 스페이서를 형성하는 방법은 게이트 스택을 갖는 구조물을 제공하는 단계를 포함한다. 게이트 스택은 윗면 및 측벽 표면들을 포함한다. 게이트 스택은 게이트 유전체층, 도전층 및 캡 절연층을 더 포함한다. 제1 스페이서가 제1 ALD 공정을 사용하여 게이트 스택의 윗면 및 측벽 표면 상에 퇴적된다. 제2 스페이서가 제2 ALD 공정을 사용하여 제1 스페이서 상에 퇴적된다. 제2 스페이서는, 퇴적 후, 제일먼저 플라즈마로 처리되고, 그 후 가스로 처리된다.
일부 실시예들에서, 스페이서를 형성하는 방법은 돌출 구조물을 갖는 구조물을 제공하는 단계를 포함한다. 돌출 구조물은 윗면 및 측벽 표면들을 포함한다. 스페이서는 돌출 구조물의 윗면 및 측벽 표면들 상에 ALD 공정으로 퇴적된다. 스페이서는, 퇴적 후, 제일먼저 He 플라즈마로 처리되고, 그 후 N2 가스로 어닐링된다.
본 발명개시에서의 방법들에 의해 형성된 스페이서는 습식 에칭 공정 및 건식 에칭 공정 모두에서 로우 k 값 및 감소된 에칭율을 갖는 스페이서를 제공한다. 로우 k 값은 디바이스들의 저항 커패시턴스(RC) 지연을 감소시키는데 도움을 주고 이러한 디바이스들의 속도를 향상시키는데 도움을 준다. 한편, 습식 에칭율 및 건식 에칭율 모두의 감소는 습식 에칭 및 건식 에칭 공정들을 포함하는 후속 공정들 동안 스페이서의 손실을 감소시키는 것을 돕는다. 이러한 스페이서 손실의 감소는 스페이서의 형상을 수직적으로 그리고 수평적으로 보존하여 디바이스 수율 및 신뢰성을 향상시키는데 도움이 된다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 일반적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1k는 일부 실시예들에 따른 로우 k 스페이서의 형성 동안의 반도체 디바이스의 단면도들이다.
도 2a 내지 도 2c는 일부 실시예들에 따른 상이한 에칭량들을 갖는 로우 k 스페이서의 형성 동안의 반도체 디바이스의 단면도들이다.
도 3은 일부 실시예들에 따른, FinFET 디바이스 상에서의 로우 k 스페이서의 형성 동안의 반도체 디바이스의 단면도이다.
도 4는 일부 실시예들에 따른 스페이서를 형성하는 방법의 흐름도이다.
도 5는 일부 실시예들에 따른 스페이서를 형성하는 방법의 흐름도이다.
이제부터 첨부 도면을 참조하여 예시적인 실시예들을 설명할 것이다. 도면들에서, 동일한 참조번호들은 일반적으로 동일하거나, 기능적으로 유사하고/유사하거나 구조적으로 유사한 엘리먼트들을 나타낸다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 예시하기 위해 컴포넌트들 및 배열들의 특정예시들을 아래에서 설명한다. 이들 예시들은 제한적인 것임을 의도한 것은 아니다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복 그 자체는 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "상", "에서", "위", "밑", "아래", "보다 낮은", "위쪽", "상위", "최상부", "바닥" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
명세서에서 "하나의 실시예", "실시예", "예시적인 실시예", "예시" 등에 대한 언급들은 설명된 실시예가 특정한 특징, 구조, 또는 특성을 포함할 수는 있으나, 모든 실시예가 반드시 이러한 특정한 특징, 구조, 또는 특성을 포함할 수 있다는 것은 아님을 나타낸다는 것을 유의한다. 또한, 이러한 어구들은 반드시 동일한 실시예를 언급하는 것은 아니다. 더 나아가, 특정한 특징, 구조, 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되었는지 아닌지에 상관없이 다른 실시예들과 결부시켜서 이러한 특징, 구조, 또는 특성을 실시하는 것은 관련 기술(들)의 당업자의 지식 내에 있을 것이다.
본 명세서에서의 어구 또는 용어는 설명을 위한 것일 뿐 제한성을 갖는 것은 아니며, 본 명세서의 용어 또는 어구는 본 명세서의 교시내용에 비추어 관련 기술(들)의 당업자에 의해 해석되어야 한다는 것이 이해될 것이다.
본원에 사용된 용어 "약"은 다르게 언급되지 않는 한, 주어진 수량의 값이 해당 값의 ±10%만큼 변한다는 것을 나타낸다.
본원에 사용된 용어 "에칭율"은 특정 에칭 화학물 내에서의 물질의 제거율을 가리킨다. 제거율은 특정 시구간(예를 들어, 분, 초, 또는 시간) 내에 제거되는 타겟 물질의 양(예를 들어, 두께)으로 특성화될 수 있다. 제거율은 특정 피처들 또는 디바이스들이 웨이퍼의 최상부에 구축되지 않은 평평한 웨이퍼, 또는 구조적 피처들 또는 디바이스들이 웨이퍼 상에 이미 형성된 구조물 웨이퍼 상에서 특성화될 수 있다. 용어 "습식 에칭율" 또는 "WER(wet etch rate)"는 액상 에천트에서의 에칭율을 나타낸다. 용어 "건식 에칭율"은 기체상 에천트 또는 플라즈마상 에천트에서의 에칭율을 나타낸다.
본원에서 사용된 용어 "기판"은 후속 물질층들이 그 위에 첨가되는 물질을 설명한다. 기판 그 자체는 패터닝될 수 있고, 그 최상부 상에 첨가된 물질들이 또한 패터닝될 수 있거나, 또는 패터닝없이 잔존할 수 있다. 또한, "기판"은, 예를 들어, 실리콘, 게르마늄, 갈륨 비소, 또는 인듐 인화물과 같은 광범위한 임의의 반도체 물질들일 수 있다. 대안적으로, 기판은, 예를 들어, 유리 또는 사파이어 웨이퍼와 같이 전기적으로 비전도성일 수 있다.
본원에서 사용된 용어 "로우 k"는 저 유전상수를 가리키고, 용어 "하이 k"는 고 유전상수를 가리킨다. 반도체 디바이스 구조물들 및 제조 공정들의 분야에서, 하이 k는 SiO2의 유전상수보다 큰 유전상수(즉, 3.9 이상)를 가리킬 수 있다. 한편, 로우 k는 SiO2의 유전상수보다 낮은 유전상수(즉, 3.9 미만)를 가리킬 수 있다. 본 발명개시에서, "로우 k" 용어는 또한 타겟 물질의 k 값이 종래의 물질보다 낮을 때 상대적인 환경에서 사용된다.
본원에서 사용된 용어 "FET"는 전계 효과 트랜지스터를 가리킨다. FET의 일례는 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)이다. MOSFET은, 예를 들어, 반도체 웨이퍼와 같은 기판의 평표면 내 및 그 위에 구축되거나 또는 수직 구조물들을 갖도록 구축된 평면 구조물들일 수 있다.
본원에 사용된 용어 "FinFET"은 웨이퍼의 평표면에 대해 수직으로 배향된 핀 위에 형성되는 FET를 가리킨다. FinFET은 핀 활성 영역, 소스 및 드레인 영역, 및 핀 활성 영역 위에 형성된 게이트 구조물을 포함한다.
본원에 사용된 용어 "수직"은 기판의 표면에 명목상 수직인 것을 의미한다.
본원에서 사용된 용어 "게이트 스택"은 CMOS 트랜지스터를 위한 게이트 구조물로서 사용되는 (예를 들어, 수직으로 배향된) 물질들의 스택을 가리킨다. 본 업계의 당업자는 게이트 스택이 적어도 도전층 및 절연층을 포함한다는 것을 이해할 것이다. 게이트 스택은 디바이스의 설계에 따라 패터닝될 수 있다.
본원에서 사용된 용어 "형성된다" 또는 "형성된"은 컴포넌트 또는 복수의 컴포넌트를 추가하거나 또는 제거하는 단계 또는 복수의 단계들을 가리킨다.
도 1a 내지 도 1k는 일부 실시예들에 따른 로우 k 스페이서의 형성 동안의 반도체 디바이스의 단면도이다. 로우 k 스페이서가 기판 상에 형성된다. 일부 실시예들에 따르면, 기판은 실리콘(Si) 웨이퍼일 수 있다. 일부 실시예들에서, 기판은 복수의 도핑 영역들을 가질 수 있는데, 각각의 도핑 영역들은 n형 도펀트(예를 들어, 인(P) 또는 비소(As)), p형 도펀트(예를 들어, 붕소(B)), 또는 다른 도펀트(예를 들어, 탄소(C))를 포함할 수 있다.
도 1a를 참조하면, 유전체층(101)이 기판(100) 위에 형성된다. 유전체층(101)은 n형 도핑 영역(예를 들어, n웰) 또는 p형 도핑 영역(예를 들어, p웰)을 갖는 기판(100)의 일부분 위에 형성될 수 있다. 일부 실시예들에서, 유전체층(101)의 형성은 원자층 증착(atomic layer deposition; ALD) 공정 및/또는 다른 적절한 방법을 사용하여 수행될 수 있다. 일부 실시예들에 따르면, 유전체층(101)의 두께는 5Å 내지 50Å일 수 있다.
일부 실시예들에서, 유전체층(101)은 게이트 유전체층일 수 있다. 일부 실시예들에서, 유전체층(101)은 하이 k 유전체일 수 있다. 유전체층(101)은 실리콘 이산화물(SiO2) 또는 하프늄 산화물(HfO2)을 포함할 수 있고, 유전체층(101)은, 예를 들어, 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O3), 하프늄 실리케이트(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리케이트(ZrSiO2), 이들의 조합, 또는 다른 적절한 물질과 같은 다른 하이 k 유전체들을 선택적으로 포함할 수 있다.
도 1b를 참조하면, 도전성 물질층(102)이 유전체층(101) 위에 형성될 수 있다. 일부 실시예들에서, 도전성 물질층(102)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 절연 물질층(103)이 도전성 물질층(102) 위에 형성될 수 있다. 일부 실시예들에서, 절연 물질층(103)은 후속 공정들 동안 도전성 물질층(102)의 윗면을 보호하고 절연시키는 하드 마스크일 수 있다. 일부 실시예들에서, 절연 물질층(103)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 또는 탄소 함유 물질들을 포함할 수 있다.
도 1c를 참조하면, 절연 물질층(103), 도전성 물질층(102), 및 유전체층(101)은 패터닝되어 기판(100)으로부터 돌출된 게이트 스택(104)을 형성할 수 있다. 일부 실시예들에서, 게이트 스택(104)의 패터닝은 포토리소그래피 단계들을 사용하여 패턴을 정의하고, 이어서 에칭 단계들에 의해 패턴에 따라 원하지 않는 물질들을 제거함으로써 수행된다. 일부 실시예들에서, 패터닝 공정 동안, 유전체층(101)은 게이트 스택 영역들을 제외한 기판(100)의 표면으로부터 제거된다.
일부 실시예들에서, 게이트 스택(104)은 약 1 내지 10의 종횡비(예를 들어, 높이 대 폭 비)를 갖는다. 일부 실시예들에서, 게이트 스택(104)은 약 3 내지 4의 종횡비를 갖는다.
도 1d를 참조하면, 게이트 스택(104)의 형성 후, 자연 산화물층(107)이 게이트 스택(104)의 측벽 표면들과 윗면 상에 형성될 수 있다. 일부 실시예들에서, 자연 산화물층(107)은 게이트 스택(104)이 주위 환경에 노출될 때 자발적 공정에 의해 형성될 수 있다.
일부 실시예들에서, 자연 산화물층(107)은 제1 부분(105) 및 제2 부분(106)과 같은 복수의 부분들을 포함할 수 있다. 제1 부분(105)은 도전성 물질층(102)의 측벽들 상에 형성될 수 있다. 제2 부분(106)은 절연 물질층(103)의 측벽들 및 윗면 상에 형성될 수 있다. 일부 실시예들에서, 자연 산화물층(107)의 제1 부분(105) 및 제2 부분(106) 각각은 실리콘 산화물(SiOx)을 포함한다. 일부 실시예들에서, 자연 산화물층(107)의 제1 부분(105) 및 제2 부분(106)은 상이한 조성 및/또는 상이한 두께를 갖는다.
도 1e를 참조하면, 제1 스페이서(108)가 자연 산화물층(107) 위에 형성될 수 있다. 일부 실시예들에서, 제1 스페이서(108)는 ALD 공정을 이용하여 형성된다. 일부 실시예들에서, ALD 공정은 전구체로서 실란계 가스, 탄화수소 가스, 암모니아 가스, 및 산화 가스를 사용한다. 일부 실시예들에서, 실란계 가스는 헥사클로로디실란(HCD)이고, 탄화수소 가스는 프로필렌(C3H6)이고, 산화 가스는 산소(O2)이다. 본 업계의 당업자는 제1 스페이서(108)를 위한 ALD 공정이 전술한 가스들 이외의 다른 대안적인 전구체들을 사용할 수 있다는 것을 이해할 것이다.
일부 실시예들에서, 제1 스페이서(108)를 형성하기 위한 ALD 공정은 일련의 단계들을 사용할 수 있고, 각각의 단계는 상이한 전구체를 사용한다. 일부 실시예들에서, ALD 공정은 전구체로서 HCD, C3H6, O2, 및 NH3를 사용하는 일련의 공정 단계들(예를 들어, HCD => C3H6 => O2 => NH3)을 포함할 수 있다. 본 업계의 당업자는 제1 스페이서(108)를 위한 ALD 공정이 또한 상이한 전구체들의 시퀀스들 또는 상이한 전구체들을 갖는 상이한 공정 단계들을 포함할 수 있음을 이해할 것이다. 일부 실시예들에서, ALD 공정은 약 600℃ 내지 650℃(예를 들어, 630℃)의 온도에서 3시간 내지 4시간의 시구간 동안 수행될 수 있다. 본 업계의 당업자는 제1 스페이서(108)를 위한 ALD 공정이 또한 이 온도 범위보다 더 높거나 더 낮은 온도에서 3시간 내지 4시간보다 더 길거나 더 짧은 시구간 동안 수행될 수 있음을 이해해야 한다.
일부 실시예들에서, 제1 스페이서(108)는 실리콘(Si), 탄소(C), 산소(O), 및 질소(N)의 4원소로 구성된다. 일부 실시예들에서, 이들 원소들에 대한 원자 퍼센트는 약 Si-33.4%, C-4.6%, O-42.6%, 및 N-19.5%이다. 본 업계의 당업자는 제1 스페이서(108)가 다른 원소들을 포함할 수 있고, 이들 다른 원소들의 원자 퍼센트는 본 발명개시에서 개시된 퍼센트와 상이할 수 있다는 것을 이해할 것이다. 일부 실시예들에서, 제1 스페이서(108)의 두께는 35Å 내지 45Å이다. 본 업계의 당업자는 제1 스페이서(108)가 특정 설계 규칙 또는 디바이스 규격의 요구사항에 따라 45Å보다 두껍고/두껍거나 35Å보다 얇을 수 있음을 이해할 것이다. 일부 실시예들에서, 제1 스페이서(108)의 유전상수(k 값)는 4.8 내지 5.2이다. 일부 실시예들에서, 제1 스페이서(108)의 밀도는 약 2.4 내지 2.5(예를 들어, 2.47)이다. 일부 실시예들에서, 제1 스페이서(108)의 항복 전압은 약 2.5V 내지 3.5V(예를 들어, 3V)이다.
본 업계의 당업자에 의해 이해되는 바와 같이, 제1 스페이서(108)를 형성하기 전에 포토리소그래피, 주입, 세정, 및 어닐링 공정 단계들이 수행될 수 있다. 포토리소그래피 단계는 n형 소스/드레인 영역들 및 p형 소스/드레인 영역들을 정의할 수 있다. 주입 단계들은 n형 소스/드레인 영역들을 위해 n형 도펀트를 사용하고 p형 소스/드레인 영역들을 위해 p형 도펀트를 사용하는 소스/드레인 주입 단계들을 포함할 수 있다. 주입 단계에 이어서 세정 단계가 행해지며, 이 세정 단계에서는 액상, 기체상, 또는 플라즈마상 화학물질을 사용할 수 있다. 세정 단계는 주입 단계들 이후의 기판(100)의 표면 상의 잔류 도펀트들을 제거한다. 세정 단계는 또한 포토리소그래피 단계 이후의 잔류 포토레지스트를 제거할 수 있다. 일부 실시예들에서, 주입된 도펀트들을 전기적으로 활성화시키고, 주입 단계들에 의해 기판(100) 상에 초래된 손상을 부분적으로 또는 완전히 치유하기 위한 어닐링 공정이 또한 주입 단계들에 이어서 수행된다.
도 1f를 참조하면, 제2 스페이서(109)가 제1 스페이서(108) 위에 형성된다. 일부 실시예들에서, 제2 스페이서(109)의 형성은 제2 스페이서(109)의 퇴적 및 그 이후의 제2 스페이서(109)의 처리를 포함한다. 일부 실시예들에서, 제2 스페이서(109)를 퇴적하는 것은 ALD 공정 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD) 공정을 사용하여 수행된다. 일부 실시예들에서, 제2 스페이서(109)를 형성하기 위한 ALD 공정은 75℃ 내지 85℃의 온도에서 400분 내지 500분의 시구간 동안 수행된다.
제2 스페이서(109)를 형성하기 위한 ALD 공정은, 예를 들어, 물(H2O) 및 칼립소(CH2Cl6Si2)와 같은 복수의 전구체를 사용할 수 있다. 일부 실시예들에서, 제2 스페이서(109)를 형성하기 위한 ALD 공정은, 예를 들어, 피리딘(C5H5N)과 같은 촉매를 사용할 수 있다. 본 업계의 당업자는 제2 스페이서를 형성하기 위한 ALD 공정이 상이한 전구체들 또는 촉매들을 사용할 수 있다는 것을 이해할 것이다. 일부 실시예들에서, 제2 스페이서(109)를 형성하기 위한 ALD 공정은 일정 회수의 순환 공정들을 포함할 수 있고, 각각의 순환 공정은 두 단계들, 즉, 칼립소를 전구체로서 사용하고 피리딘을 촉매로서 사용하는 첫번째 단계와, H2O를 전구체로서 사용하고 피리딘을 촉매로서 사용하는 두번째 단계를 포함할 수 있다.
일부 실시예들에서, 제2 스페이서(109)의 처리는 두 단계들, 즉, 플라즈마 처리 단계 및 열 어닐링 단계를 포함한다. 일부 실시예들에서, 플라즈마 처리 단계는 헬륨(He) 플라즈마를 사용한다. 일부 실시예들에서, He 플라즈마 처리는 직접적 플라즈마 공정을 사용한다. 직접적 플라즈마 공정은 웨이퍼가 플라즈마 및 그 생성물에 직접 노출되는 플라즈마 공정이다. 일부 실시예들에서, He 플라즈마 공정은 1000W 내지 2000W(예를 들어, 1500W)의 플라즈마 전력을 사용한다. 일부 실시예들에서, He 플라즈마 처리 단계는 400℃ 내지 500℃(예를 들어, 약 450℃)의 온도에서 수행된다. 일부 실시예들에서, He 플라즈마 처리 단계는 1분 내지 3분(예를 들어, 약 2분)의 시구간 동안 수행된다. 본 업계의 당업자는 He 플라즈마 공정이 본 발명개시에서 개시된 것과는 상이한 플라즈마 전력으로, 상이한 온도에서, 그리고 상이한 시구간 동안 수행될 수 있다는 것을 이해할 것이다. 일부 실시예들에서, He 플라즈마 공정은 원격 플라즈마 공정일 수 있다. 원격 플라즈마 공정은 웨이퍼가 플라즈마 생성 위치에 대해 원격 위치해 있는 플라즈마 공정이다.
일부 실시예들에서, 열 어닐링 단계는 N2 가스 또는 H2 가스를 사용한다. 일부 실시예들에서, N2 가스를 사용하는 열 어닐링 단계는 500℃ 내지 700℃(예를 들어, 약 600℃)의 온도에서 수행된다. 일부 실시예들에서, N2 가스를 사용하는 열 어닐링 단계는 25분 내지 35분(예를 들어, 약 30분)의 시구간 동안 수행된다. 일부 실시예들에서, N2 가스를 사용하는 열 어닐링 단계는 대기압에서 수행된다. 본 업계의 당업자는 N2 가스를 사용하는 열 어닐링 단계가 본 발명개시에서 개시된 것과는 상이한 온도에서 그리고 이와 상이한 시구간 동안 수행될 수 있다는 것을 이해할 것이다.
일부 실시예들에서, ALD 공정, 플라즈마 처리 단계, 및 열 어닐링 단계를 갖는 제2 스페이서(109)의 퇴적은 3개의 상이한 툴 프레임들 상의 3개의 상이한 공정 챔버들에서 수행될 수 있다. 웨이퍼는 단계들 사이에서 주위 환경에 노출될 수 있다.
일부 실시예들에서, 제2 스페이서(109)의 형성은 주변 환경에 웨이퍼를 노출시키지 않고서 동일한 공정 단계에서 제2 스페이서(109)의 퇴적, 제2 스페이서(109)의 제1 처리, 및 제2 스페이서(109)의 제2 처리를 완료하는 연속 공정을 포함한다. 이러한 공정을 흔히 "인시츄(in-situ) 공정"이라고 칭한다. 일부 실시예들에서, 인시츄 공정은 웨이퍼를 주위 환경에 노출시키지 않고서 동일한 공정 툴 프레임 내의 개별 공정 챔버들에서 완료된다.
일부 실시예들에서, 인시츄 공정은 약 80℃에서 약 450분의 시구간 동안 ALD 공정으로 시작한다. ALD 공정은 제1 스페이서(108) 위에 제2 스페이서(109)를 퇴적한다. 일부 실시예들에서, 공정 툴 프레임 밖으로 웨이퍼를 이동시키지 않고서 그리고 웨이퍼를 주위 환경에 노출시키지 않고서, 웨이퍼는 ALD 공정 챔버로부터 나와서 플라즈마 어닐링 챔버로 이동된다. 그 후, 플라즈마 어닐링 챔버에서 플라즈마 처리 단계를 위해 웨이퍼 온도는 약 450℃로 상승된다. He 플라즈마는 플라즈마 어닐링 단계 동안 약 1500W의 플라즈마 전력으로 형성된다. He 플라즈마 처리 단계의 지속시간은 약 2분이다. 플라즈마 처리 단계 후, 웨이퍼는 열 어닐링 공정을 시작하기 전에 약 400℃로 냉각된다. 일부 실시예들에서, 웨이퍼는 플라즈마 처리 단계 이후 및 열 어닐링 단계 이전에 25분 내지 40분의 냉각 기간을 거친다. 냉각 기간은 잔류 He를 밖으로 펌핑하고, 웨이퍼를 열적으로 안정화시키고, He 플라즈마 처리 단계 동안 생성된 오염물 및 생성물을 제거하는 것과 같이, 다음의 열 어닐링 공정을 위해 웨이퍼를 재구성하는데 사용된다. 일부 실시예들에서, 공정 툴 프레임 밖으로 웨이퍼를 이동시키지 않고서 그리고 웨이퍼를 주위 환경에 노출시키지 않고서, 웨이퍼는 열 어닐링 단계를 위해 플라즈마 어닐링 챔버로부터 나와서 열 어닐링 챔버로 이동된다. 일부 실시예들에서, 웨이퍼는 열 어닐링 단계를 위해 플라즈마 어닐링 챔버에 머무른다. 일부 실시예들에서, 열 어닐링 공정은 N2 환경 또는 H2 환경에서 웨이퍼를 약 600℃로 가열한다. 일부 실시예들에서, 열 어닐링 공정은 약 30분 동안 지속된다.
일부 실시예들에서, 제2 스페이서(109)는 Si, O, 및 C의 조성을 포함한다. 일부 실시예들에서, 원소들의 원자 퍼센트들은 약 Si-26.3%, C-10.6%, 및 O-57.1%이다. 본 업계의 당업자는 제2 스페이서(109)가 본 발명개시에서 개시된 것들과는 다른 원소들을 포함할 수 있고, 이들 원소들의 원자 퍼센트는 본 발명개시에서 개시된 퍼센트와 상이할 수 있다는 것을 이해할 것이다. 일부 실시예들에서, 제2 스페이서(109)의 두께는 35Å 내지 45Å(예를 들어, 약 45Å)이다. 본 업계의 당업자는 제2 스페이서(109)가 이 범위보다 더 두껍거나 더 얇을 수 있음을 이해할 것이다. 일부 실시예들에서, 제2 스페이서(109)의 밀도는 약 2.05이다. 일부 실시예들에서, 제2 스페이서(109)의 항복 전압은 3.5V 이상이다. 일부 실시예들에서, 제2 스페이서(109)의 유전상수(k 값)는 3.5 내지 4.1(예컨대, 약 3.8)이다.
제1 스페이서의 형성 후, 하지만 제2 스페이서(109)의 형성 전에, 본 업계의 당업자는 포토리소그래피, 주입, 세정, 및 어닐링 공정 단계들이 발생할 수 있다는 것을 이해할 것이다. 포토리소그래피 단계는 n형 소스/드레인 영역들 및 p형 소스/드레인 영역들을 정의할 수 있다. 주입 단계들은 n형 소스/드레인 영역들을 위해 n형 도펀트를 사용하고 p형 소스/드레인 영역들을 위해 p형 도펀트를 사용하는 단계들을 포함할 수 있다. 일부 실시예들에서, n형 LDD 영역들 및 p형 LDD 영역들은 주입 단계들 전에 포토리소그래피 단계들에 의해 정의된다. 주입 단계에 이어서 세정 단계가 행해지며, 이 세정 단계에서는 액상, 기체상, 또는 플라즈마상 화학물질을 사용할 수 있다. 세정 단계는 제1 스페이서(108)의 표면 상에 남겨진 잔류 도펀트들을 제거한다. 세정 단계는 또한 포토리소그래피 단계 이후의 잔류 포토레지스트를 제거할 수 있다. 일부 실시예들에서, 주입된 도펀트들을 전기적으로 활성화시키고, 주입 단계들에 의해 기판(100) 상에 초래된 손상을 부분적으로 또는 완전히 치유하기 위한 어닐링 공정이 주입 단계들에 이어서 수행된다.
도 1g를 참조하면, 희생 절연 물질층(110)이 제2 스페이서(109) 상에 형성된다. 일부 실시예들에서, 희생 절연 물질(110)은 실리콘 질화물(SiNx)을 포함한다. 일부 실시예들에서, 희생 절연 물질(110)은 ALD 공정 또는 CVD 공정으로 형성된다. 희생 물질(110)의 목적은 세정 단계 동안 제2 스페이서(109) 및 제1 스페이서(108)를 보호하는 것이다. 일부 실시예들에서, 희생 절연 물질(110)은 후속 공정 단계 동안 제거된다.
도 1h를 참조하면, 소스/드레인 영역(111)을 노출시키도록 포토리소그래피 단계들이 수행된다. 비노출된 영역들은, 도 1h에서 도시된 바와 같이, 포토레지스트(112)로 뒤덮힌다. 일부 실시예들에서, 세정 단계는 포토리소그래피 단계 후, 그리고 후속하는 에피택시 단계 전에 수행된다. 세정 단계의 목적은 후속하는 에피택시 단계를 위해 소스/드레인 영역(111)의 Si 표면을 재구성하는 것이다. 일부 실시예들에서, 세정 단계는 액상, 기체상 또는 플라즈마상 화학물질을 사용한다.
일부 실시예들에서, 세정 단계는 가스상 또는 플라즈마상 불화 탄소(CF4) 및 브롬화 수소(HBr)를 사용하는 제1 건식 세정 단계를 포함한다. 일부 실시예들에서, CF4 및 HBr을 사용하는 제1 건식 세정 단계는 45℃ 내지 65℃의 온도에서 수행된다. 일부 실시예들에서, CF4 및 HBr을 사용하는 제1 건식 세정 단계는 희생 절연 물질(110), 제2 스페이서(109), 및 제1 스페이서(108)를 수직 방향으로 에칭하고, 소스/드레인 영역(111)에서 기판(100)으로부터 Si 표면을 노출시킨다. 일부 실시예들에서, CF4 및 HBr을 사용하는 제1 건식 세정 단계는, 도 1i에서 도시된 바와 같이, 소스/드레인 영역(111)에서 노출된 Si 표면의 일부를 더 에칭한다. 본 업계의 당업자는 CF4 및 HBr 이외의 다른 화학물질이 제1 건식 세정 단계에서 사용될 수 있다는 것을 이해할 것이다.
일부 실시예들에서, 세정 단계는 또한 액상 황산(H2SO4) 및 과산화물(H2O2)을 사용하는 제1 습식 세정 단계를 포함한다. 일부 실시예들에서, 제1 습식 세정 단계는, 도 1j에서 도시된 바와 같이, 포토레지스트(112)를 제거한다. 본 업계의 당업자는 H2SO4 이외의 다른 화학물질이 제1 건식 세정 단계에서 사용될 수 있다는 것을 이해할 것이다.
일부 실시예들에서, 세정 단계는 기체상 또는 플라즈마상 불화 질소(NF3) 및 암모니아(NH4)를 사용하는 제2 건식 세정 단계를 포함한다. 일부 실시예들에서, 세정 단계는 또한 액상 HF를 사용하는 제2 습식 세정 단계를 포함한다. 일부 실시예들에서, 세정 단계는 기체상 또는 플라즈마상 NF3 및 NH4를 사용하는 제3 건식 세정 단계를 더 포함한다. 제2 건식 세정 단계, 제2 습식 세정 단계, 및 제3 건식 세정 단계의 목적은, 이전 단계들에서 형성된 잔류 부산물, 고유 산화물, 및 저품질 Si를 제거하여, 에피택시 단계를 위한 소스/드레인 영역(111)의 표면을 준비하는 것이다.
도 1k를 참조하면, 일부 실시예들에 따라, 게이트 스택(104)의 윗면 위에 형성된 제1 스페이서(108) 및 제2 스페이서(109)의 윗부분이 제거된다. 일부 실시예들에서, 제1 스페이서(128)는 제1 스페이서(108)의 윗부분이 제거된 후의 제1 스페이서(108)의 일부분이고, 제2 스페이서(129)는 제2 스페이서(109)의 윗부분이 제거된 후의 제2 스페이서(109)의 일부분이다. 일부 실시예들에서, 게이트 스택(104)은 일련의 공정 단계들을 사용하여 금속 게이트 스택(127)으로 대체된다. 일부 실시예들에서, 일련의 공정 단계들은 막 퇴적 단계, 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 단계, 건식 에칭 단계, 습식 에칭 단계, 세정 단계, 주입 단계, 플라즈마 및 열처리 단계, 및 포토리소그래피 단계를 포함한다. 일부 실시예들에서, 금속 게이트 스택(127)은 게이트 유전체층(121), 금속층(122), 및 절연층(123)을 포함한다. 일부 실시예들에서, 유전체층(121)은 하프늄 산화물(HfO2)을 포함한다. 일부 실시예들에서, 유전체층(121)은, 예를 들어, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합 또는 다른 적절한 물질과 같은 다른 하이 k 유전체를 선택적으로 포함할 수 있다. 일부 실시예들에서, 유전체층(121)의 형성은 ALD 공정 및/또는 다른 적절한 방법을 사용하여 수행된다. 일부 실시예들에서, 게이트 스택(127)의 측벽은 자연 산화물(126)과 접촉한다. 일부 실시예들에서, 자연 산화물(126)은 제1 스페이서(128)와 접촉한다. 일부 실시예들에서, 제1 스페이서(128)는 제2 스페이서(129)와 더 접촉한다. 자연 산화물(126)의 일례는 도 1d에서 전술한 자연 산화물(107)이다.
일부 실시예들에서, 금속층(122)은 금속 게이트 스택(127)에 대해 원하는 임계 전압(Vt)이 달성되도록 하는 일함수 값을 갖는 금속을 포함한다. 일부 실시예들에서, 금속층(122)은, 예를 들어, 티타늄(Ti), 은(Ag), 탄탈륨 알루미늄(TaAl), 탄탈륨 알루미늄 카바이드(TaAlC), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 카바이드(TaC), 탄탈륨 탄소 질화물(TaCN), 탄탈륨 실리콘 질화물(TaSiN), 망간(Mn), 지르코늄(Zr)과 같은 n형 일함수 금속, 다른 적절한 n형 일함수 물질, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 금속층(122)은, 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), Al, 텅스텐 질화물(WN), 지르코늄 실리사이드(ZrSi2), 몰리브덴 실리사이드(MoSi2), 탄탈륨 실리사이드(TaSi2), 니켈 실리사이드(NiSi2)와 같은 p형 일함수 금속, 다른 적절한 p형 일함수 물질, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 금속 게이트층(122)은 CVD, PVD, 및/또는 다른 적절한 공정에 의해 퇴적된다.
일부 실시예들에서, 절연층(123)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및/또는 다른 적절한 물질, 또는 이들의 조합을 포함한다. 일부 실시예들에서, 절연층(123)은 CVD, PVD, ALD, 및/또는 다른 적절한 공정에 의해 퇴적될 수 있다.
일부 실시예들에서, 게이트 스택(127)은 약 1 내지 10의 종횡비(예를 들어, 높이 대 폭 비)를 갖는다. 일부 실시예들에서, 게이트 스택(127)은 약 3 내지 4의 종횡비를 갖는다.
도 2a 내지 도 2c는 일부 실시예들에 따른 상이한 에칭량들을 갖는 로우 k 스페이서의 형성 동안의 반도체 디바이스의 단면도들이다. 일부 실시예들에서, 로우 k 스페이서는 에칭 화학물질에서 낮은 에칭을 갖는다. 결과적으로, 로우 k 스페이서는 자신의 낮은 에칭율로 인해 세정 및 에칭 단계 전반에 걸쳐 그 형상을 보존할 수 있다.
도 2a를 참조하면, 게이트 스택(201)은 측벽 표면들 상에 자연 산화물(203), 제1 스페이서(204), 및 제2 스페이서(205)를 포함한다. 일부 실시예들에서, 게이트 스택(201)은 게이트 유전체, 절연 물질, 및 도전성 물질(도면에는 미도시됨)을 포함한다. 게이트 스택(201) 및 스페이서들(204, 205)이, 형성 후에, 다른 공정들(예를 들어, 에칭 공정들 및 세정 공정들)을 거치지 않으면, 도 2a에서 도시된 바와 같이, 스페이서들은 자신들의 형상을 유지하고, 스페이서들(204, 205)의 최상부는 게이트 스택(201)의 최상부와 정렬된다.
그러나, 게이트 스택(201) 및 스페이서들(204, 205)은 자신들의 형성 후에 많은 후속 공정들을 거친다. 후속 공정들은 게이트 스택 및 스페이서들(204, 205)을 에칭 화학물질 및 세정 화학물질에 노출시키는데, 이 물질들에 노출될 때, 이 물질들은 제2 스페이서(205)의 에칭을 유발시킬 수 있다. 결과적으로, 제2 스페이서(205)의 일부분은, 도 2b에서 도시된 바와 같이, 후속 공정들 동안 손실된다. 손실된 제2 스페이서(205)의 일부분은 부분(206)으로서 라벨표시된다. 후속 공정들에서 사용된 에칭 및 세정 화학물질들에서의 제2 스페이서(205)의 에칭율들은 이들 공정들 동안 손실된 제2 스페이서(205)의 부분(206)에 영향을 미친다.
도 2c를 참조하면, 낮은 에칭율을 갖는 제2 스페이서(207)가 본 발명개시에서 개시된 방법을 이용하여 형성될 수 있다. 도 2c에서 도시된 바와 같이, 제2 스페이서(207)의 부분(208)은 후속 공정들 동안 사용되는 에칭 및 세정 화학물질들로 인해 손실된다. 일부 실시예들에서, 제2 스페이서(207)의 부분(208)은 감소된 에칭율로 인해 도 2b에서 도시된 제2 스페이서(205)의 부분(206)보다 짧은 수직 길이를 갖는다.
도 3은 일부 실시예들에 따른, FinFET 디바이스 상에서의 로우 k 스페이서의 형성 동안의 반도체 디바이스의 단면도이다. 도 3을 참조하면, 금속 게이트층(306)이 기판(300) 위에 형성된다. 일부 실시예들에서, 기판(300)은 핀 활성 영역일 수 있다. 일부 실시예들에서, 금속 게이트층(306)은 더미 게이트 구조물을 제거한 후에 금속 게이트층(306)을 퇴적시켜서 더미 게이트 구조물의 제거에 의해 형성된 트렌치를 채움으로써 형성된다. 게이트 유전체층은 기판(300)의 표면 상에 형성될 수 있다. 일부 실시예들에서, 게이트 유전체층은 계면층(301)을 포함한다. 계면층(301)은, 일부 실시예들에 따라, 기판(300)의 표면의 열산화를 통해 형성될 수 있는, 실리콘 산화물층과 같은 산화물층을 포함할 수 있다. 일부 실시예들에서, 게이트 유전체층은 하이 k 유전체층(302)을 더 포함한다. 하이 k 유전체 물질의 유전상수(k 값)는 약 3.9보다 높고, 약 7.0보다 높을 수 있다. 하이 k 유전체층(302)은, 예를 들어, 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O3), 하프늄 실리케이트(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리케이트(ZrSiO2), 이들의 조합, 또는 다른 적절한 물질을 포함할 수 있다.
일부 실시예들에서, 스택층(303)이 게이트 유전체층 위에 형성된다. 스택층(303)은 확산 배리어층 및 확산 배리어층 위의 하나(또는 그 이상)의 일함수 층을 포함할 수 있다. 확산 배리어층은 티타늄 질화물(TiN) 또는 티타늄 실리콘 질화물(TiSiN)로 형성될 수 있다. 일함수 층은 게이트의 일함수를 결정하고, 적어도 하나의 층 또는 상이한 물질들로 형성된 복수의 층들을 포함한다. 일함수 층의 물질은 각각의 FinFET이 n형 FinFET인지 또는 p형 FinFET인지 여부에 따라 선택된다. n형 FinFET의 경우, 일함수 층은 TiN 층, 티타늄 알루미늄(TiAl) 층, 및/또는 티타늄 알루미늄 카바이드(TiAlC) 층을 포함할 수 있다. p형 FinFET의 경우, 일함수 층은 TiN 층 및/또는 TiAl 층을 포함할 수 있다. 일부 실시예들에서, 스택층(303)은 일함수 층 위에 또다른 배리어층(예를 들어, TiN)을 포함할 수 있다.
일부 실시예들에서, 금속 게이트층(306)은 스택층(303) 위에 형성되고, 텅스텐(W), 코발트(Co), 니켈(Ni) 또는 루테늄(Ru)을 포함할 수 있다. 제1 스페이서(304)는 금속 게이트층(306)의 측면들 위에 형성되고, 제2 스페이서(305)는 제1 스페이서(304) 상에 형성된다. 일부 실시예들에서, 층간 유전체(interlayer dielectric; ILD)(307)가 제2 스페이서(305)의 측면들 위에 형성된다. 일부 실시예들에서, ILD(307)는 산화물과 같은 산소 함유 유전체일 수 있다.
일부 실시예들에서, 도 1k에서 논의된 바와 같이, 제1 스페이서(304)는 제1 스페이서(128)와 유사한 방법을 사용하여 형성되고, 제2 스페이서(305)는 제2 스페이서(129)와 유사한 방법을 사용하여 형성된다. 제2 스페이서(129)와 마찬가지로, 제2 스페이서(305)는 에칭 및 세정 화학물질에서 에칭율이 감소된 로우 k 스페이서이다. 그 결과, 후속하는 에칭 및 세정 공정 동안 제2 스페이서(305)의 손실은 감소되고 제2 스페이서(305)의 형상은 보존된다.
도 4는 일부 실시예들에 따른 스페이서를 형성하는 방법(400)의 흐름도이다. 본 발명개시에 기초하여, 본 업계의 당업자는 방법(400)에서 다른 동작들이 수행될 수 있다는 것을 인식할 것이다. 또한, 본 업계의 당업자는 방법(400)의 동작들이 상이한 순서로 수행될 수 있고/있거나 변경될 수 있다는 것을 인식할 것이다.
동작(401)에서, 게이트 스택이 반도체 구조물 상에 및/또는 반도체 구조 내에 형성된다. 반도체 구조물은 벌크 실리콘(예를 들어, 도핑되거나 도핑되지 않은 실리콘) 또는 실리콘 온 절연체(silicon-on-insulator; SOI) 기판의 활성층을 포함할 수 있다. 반도체 구조물은, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 게르마늄 온 절연체(silicon germanium on insulator; SGOI) 또는 이들의 조합과 같은 반도체 물질을 포함할 수 있다. 능동 디바이스가 반도체 기판 상에 및/또는 반도체 기판 내에 형성될 수 있다. 예를 들어, 트랜지스터, 다이오드, 커패시터, 저항기, 인덕터 등과 같은 능동 및 수동 디바이스들이 형성될 수 있다.
일부 실시예들에서, 반도체 구조물은 격리 구조물, 절연체층, 및/또는 예를 들어 핀(fin)과 같은 융기형 피처를 포함한다. 핀들은 포토리소그래피 및 에칭 공정들을 비롯한 적절한 공정들을 이용하여 제조될 수 있다. 격리 구조물은 유전체 물질로 이루어질 수 있고, 예를 들어, 하나 이상의 라이너층을 갖는 구조물과 같은 다층 구조물을 포함할 수 있다. 일부 실시예들에서, 절연체 물질을 퇴적하고 후속하는 포토리소그래피 및 에칭 공정을 수행함으로써 선택적인 절연체층이 형성될 수 있다.
일부 실시예들에서, 게이트 스택은 게이트 절연층, 도전층, 및 캡 절연층을 포함한다. 게이트 절연층은 실리콘 이산화물(SiO2) 또는 하이 k 유전체를 포함할 수 있다. 하이 k 유전체는, 예를 들어, 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O3), 하프늄 실리케이트(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리케이트(ZrSiO2), 이들의 조합, 또는 다른 적절한 물질을 포함한다.
일부 실시예들에서, 도전층은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 캡 절연층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 또는 탄소 함유 물질들을 포함할 수 있다.
일부 실시예들에서, 게이트 스택은 희생 게이트 스택이고, 나중에 금속 게이트 스택으로 대체된다. 일부 실시예들에서, 금속 게이트 스택은 게이트 유전체층, 금속층, 및 절연층을 포함한다. 일부 실시예들에서, 금속층은, 예를 들어, 티타늄(Ti), 은(Ag), 탄탈륨 알루미늄(TaAl), 탄탈륨 알루미늄 카바이드(TaAlC), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 카바이드(TaC), 탄탈륨 탄소 질화물(TaCN), 탄탈륨 실리콘 질화물(TaSiN), 망간(Mn), 지르코늄(Zr)과 같은 n형 일함수 금속, 다른 적절한 n형 일함수 물질, 또는 이들의 조합을 포함한다. 일부 실시예들에서, 금속층은, 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), Al, 텅스텐 질화물(WN), 지르코늄 실리사이드(ZrSi2), 몰리브덴 실리사이드(MoSi2), 탄탈륨 실리사이드(TaSi2), 니켈 실리사이드(NiSi2)와 같은 p형 일함수 금속, 다른 적절한 p형 일함수 물질, 또는 이들의 조합을 포함한다.
동작(402)에서, 제1 스페이서가 게이트 스택의 윗면 및 측벽 표면들 상에 형성된다. 일부 실시예들에서, 제1 스페이서는 ALD 공정을 이용하여 형성된다. 일부 실시예들에서, ALD 공정은 약 600℃ 내지 650℃(예를 들어, 630℃)의 온도에서 3시간 내지 4시간의 시구간 동안 수행될 수 있다. 일부 실시예들에서, 제1 스페이서는 실리콘(Si), 탄소(C), 산소(O), 및 질소(N)의 4원소로 구성된다. 일부 실시예들에서, 제1 스페이서의 두께는 35Å 내지 45Å이다. 일부 실시예들에서, 제1 스페이서의 유전상수(k 값)는 4.8 내지 5.2이다.
동작(403)에서, 제2 스페이서가 제1 스페이서 위에 형성된다. 일부 실시예들에서, 제2 스페이서를 형성하는 것은 ALD 공정 또는 화학적 기상 증착(CVD) 공정을 사용하여 수행된다. 일부 실시예들에서, 제2 스페이서를 형성하기 위한 ALD 공정은 75℃ 내지 85℃의 온도에서 400분 내지 500분의 시구간 동안 수행된다. 일부 실시예들에서, 제2 스페이서는 실리콘(Si), 탄소(C), 및 산소(O)의 3원소로 구성된다. 일부 실시예들에서, 제2 스페이서의 두께는 35Å 내지 45Å이다.
동작(404)에서, 제2 스페이서는 플라즈마로 처리된다. 일부 실시예들에서, 플라즈마 처리 단계는 헬륨(He) 플라즈마를 사용한다. 일부 실시예들에서, He 플라즈마 처리는 직접적 플라즈마 공정을 사용한다. 일부 실시예들에서, He 플라즈마 공정은 1000W 내지 2000W(예를 들어, 1500W)의 플라즈마 전력을 사용한다. 일부 실시예들에서, He 플라즈마 처리 단계는 400℃ 내지 500℃(예를 들어, 약 450℃)의 온도에서 수행된다. 일부 실시예들에서, He 플라즈마 처리 단계는 1분 내지 3분(예를 들어, 약 2분)의 시구간 동안 수행된다.
동작(405)에서, 제2 스페이서가 상승된 온도 하에서 가스로 처리된다. 일부 실시예들에서, 가스로 처리하는 것은 N2 가스 또는 H2 가스를 사용하는 열 어닐링 공정이다. 일부 실시예들에서, 열 어닐링 공정은 N2 가스를 사용할 수 있고, 25분 내지 35분(예를 들어, 약 30분)의 시구간 동안 500℃ 내지 700℃(예를 들어, 약 600℃)의 온도에서 수행될 수 있다. N2 가스를 사용하는 열 어닐링 단계는 대기압에서 수행될 수 있다. 본 업계의 당업자는 N2 가스를 사용하는 열 어닐링 단계가 본 발명개시에서 개시된 것과는 상이한 온도에서 그리고 이와 상이한 시구간 동안 수행될 수 있다는 것을 이해할 것이다.
일부 실시예들에서, 동작들(304, 305)에서 논의된 처리 후에, 제2 스페이서는 약 3.8 내지 3.9 사이의 유전상수를 갖는다.
도 5는 일부 실시예들에 따른 스페이서를 형성하는 방법(500)의 흐름도이다. 본 발명개시에 기초하여, 본 업계의 당업자는 방법(500)에서 다른 동작들이 수행될 수 있다는 것을 인식할 것이다. 또한, 본 업계의 당업자는 방법(500)의 동작들이 상이한 순서로 수행될 수 있고/있거나 변경될 수 있다는 것을 인식할 것이다.
동작(501)에서, 게이트 스택이 반도체 구조물 상에 및/또는 반도체 구조 내에 형성된다. 반도체 구조물은 벌크 실리콘(예를 들어, 도핑되거나 도핑되지 않은 실리콘) 또는 실리콘 온 절연체(silicon-on-insulator; SOI) 기판의 활성층을 포함할 수 있다. 반도체 구조물은, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 게르마늄 온 절연체(silicon germanium on insulator; SGOI) 또는 이들의 조합과 같은 반도체 물질을 포함할 수 있다. 능동 디바이스가 반도체 기판 상에 및/또는 반도체 기판 내에 형성될 수 있다. 예를 들어, 트랜지스터, 다이오드, 커패시터, 저항기, 인덕터 등과 같은 능동 및 수동 디바이스들이 형성될 수 있다.
일부 실시예들에서, 반도체 구조물은 격리 구조물, 절연체층, 및/또는 예를 들어 핀(fin)과 같은 융기형 피처를 포함한다. 핀들은 포토리소그래피 및 에칭 공정들을 비롯한 적절한 공정들을 이용하여 제조될 수 있다. 격리 구조물은 유전체 물질로 이루어질 수 있고, 예를 들어, 하나 이상의 라이너층을 갖는 구조물과 같은 다층 구조물을 포함할 수 있다. 일부 실시예들에서, 절연체 물질을 퇴적하고 후속하는 포토리소그래피 및 에칭 공정을 수행함으로써 선택적인 절연체층이 형성될 수 있다.
일부 실시예들에서, 게이트 스택은 게이트 절연층, 도전층, 및 캡 절연층을 포함한다. 게이트 절연층은 실리콘 이산화물(SiO2) 또는 하이 k 유전체를 포함할 수 있다. 하이 k 유전체는, 예를 들어, 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O3), 하프늄 실리케이트(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리케이트(ZrSiO2), 이들의 조합, 또는 다른 적절한 물질을 포함한다.
일부 실시예들에서, 도전층은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 캡 절연층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 또는 탄소 함유 물질들을 포함할 수 있다.
일부 실시예들에서, 게이트 스택은 희생 게이트 스택이고, 나중에 금속 게이트 스택으로 대체된다. 일부 실시예들에서, 금속 게이트 스택은 게이트 유전체층, 금속층, 및 절연층을 포함한다. 일부 실시예들에서, 금속층은, 예를 들어, 티타늄(Ti), 은(Ag), 탄탈륨 알루미늄(TaAl), 탄탈륨 알루미늄 카바이드(TaAlC), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 카바이드(TaC), 탄탈륨 탄소 질화물(TaCN), 탄탈륨 실리콘 질화물(TaSiN), 망간(Mn), 지르코늄(Zr)과 같은 n형 일함수 금속, 다른 적절한 n형 일함수 물질, 또는 이들의 조합을 포함한다. 일부 실시예들에서, 금속층은, 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), Al, 텅스텐 질화물(WN), 지르코늄 실리사이드(ZrSi2), 몰리브덴 실리사이드(MoSi2), 탄탈륨 실리사이드(TaSi2), 니켈 실리사이드(NiSi2)와 같은 p형 일함수 금속, 다른 적절한 p형 일함수 물질, 또는 이들의 조합을 포함한다.
동작(502)에서, 자연 산화물이 게이트 스택의 측벽 표면 상에 형성된다. 일부 실시예들에서, 자연 산화물은 게이트 스택이 주위 환경에 노출될 때 자발적 공정에 의해 형성될 수 있다. 일부 실시예들에서, 자연 산화물은 SiO2를 포함한다.
동작(503)에서, 제1 스페이서가 제1 ALD 공정으로 게이트 스택의 윗면 및 측벽 표면들 상에 퇴적된다. 일부 실시예들에서, ALD 공정은 약 600℃ 내지 650℃(예를 들어, 630℃)의 온도에서 3시간 내지 4시간의 시구간 동안 수행될 수 있다. 일부 실시예들에서, 제1 스페이서는 실리콘(Si), 탄소(C), 산소(O), 및 질소(N)의 4원소로 구성된다. 일부 실시예들에서, 제1 스페이서의 두께는 35Å 내지 45Å이다. 일부 실시예들에서, 제1 스페이서의 유전상수(k 값)는 4.8 내지 5.2이다.
동작(504)에서, 제2 스페이서가 제2 ALD 공정을 사용하여 제1 스페이서 위에 퇴적된다. 일부 실시예들에서, 제2 스페이서를 퇴적하기 위한 제2 ALD 공정은 75℃ 내지 85℃의 온도에서 400분 내지 500분의 시구간 동안 수행된다. 일부 실시예들에서, 제2 스페이서는 실리콘(Si), 탄소(C), 및 산소(O)의 3원소로 구성된다. 일부 실시예들에서, 제2 스페이서의 두께는 35Å 내지 45Å이다.
동작(505)에서, 제2 스페이서는 He 플라즈마로 처리된다. 일부 실시예들에서, He 플라즈마 처리는 직접적 플라즈마 공정을 사용한다. 일부 실시예들에서, He 플라즈마 공정은 1000W 내지 2000W(예를 들어, 1500W)의 플라즈마 전력을 사용한다. 일부 실시예들에서, He 플라즈마 처리 단계는 400℃ 내지 500℃(예를 들어, 약 450℃)의 온도에서 수행된다. 일부 실시예들에서, He 플라즈마 처리 단계는 1분 내지 3분(예를 들어, 약 2분)의 시구간 동안 수행된다.
동작(506)에서, 제2 스페이서가 상승된 온도 하에서 N2 가스로 처리된다. 일부 실시예들에서, N2 가스를 이용한 처리는 500℃ 내지 700℃(예를 들어, 약 600℃)의 온도에서 25분 내지 35분(예를 들어, 약 30분)의 시구간 동안 수행되는 열 어닐링 공정이다. 일부 실시예들에서, N2 가스를 사용하는 열 어닐링 단계는 대기압에서 수행될 수 있다. 본 업계의 당업자는 N2 가스를 사용하는 열 어닐링 단계가 본 발명개시에서 개시된 것과는 상이한 온도에서 그리고 이와 상이한 시구간 동안 수행될 수 있다는 것을 이해할 것이다.
일부 실시예들에서, 동작들(405, 406)에서 논의된 처리 후에, 제2 스페이서는 약 3.8 내지 3.9 사이의 유전상수를 갖는다.
간단한 설명 및 요약서 부분이 아닌 상세한 설명 부분이 청구범위를 해석하는데 사용되어야 할 것으로 의도되었음을 이해해야 한다. 간단한 설명 및 요약서 부분은 본 발명자(들)에 의해 구상가능한, 본 개시내용의 모든 예시적인 실시예들이 아닌 하나 이상의 예시적인 실시예들을 설명할 수 있으며, 따라서 본 개시내용 및 첨부된 청구항들을 어떤 식으로든 제한하려는 의도는 없다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 전술한 개시내용은 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알 것이다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각할 것이다.
실시예들
실시예 1. 방법에 있어서,
윗면 및 측벽 표면을 포함하는 게이트 스택을 기판 상에 형성하는 단계;
상기 게이트 스택의 상기 윗면 및 상기 측벽 표면 상에 제1 스페이서를 형성하는 단계;
상기 제1 스페이서 위에 제2 스페이서를 형성하는 단계;
제1 시구간 동안 제1 온도에서 상기 제2 스페이서를 플라즈마로 처리하는 단계;
제2 시구간 동안 제2 온도에서 상기 제2 스페이서를 가스로 처리하는 단계; 및
상기 게이트 스택의 상기 윗면 위에 형성된 상기 제1 스페이서의 일부분 및 상기 제2 스페이서의 일부분을 제거하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 게이트 스택을 금속 게이트 스택으로 대체하는 단계를 더 포함하고, 상기 금속 게이트 스택은 핀 활성 영역 위에 형성된 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 스페이서를 형성하는 단계는 원자층 증착(atomic layer deposition; ALD) 공정으로 상기 제1 스페이서를 퇴적하는 단계를 포함한 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 제1 스페이서는 실리콘(Si), 산소(O), 질소(N), 및 탄소(C)를 포함한 것인 방법.
실시예 5. 실시예 1에 있어서, 상기 제2 스페이서를 형성하는 단계는 ALD 공정으로 상기 제2 스페이서를 퇴적하는 단계를 포함한 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 제2 스페이서는 실리콘(Si), 산소(O), 및 탄소(C)를 포함한 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 제2 스페이서는 4.0 미만의 유전상수를 갖는 것인 방법.
실시예 8. 실시예 1에 있어서, 상기 제1 스페이서와 상기 제2 스페이서는 각각은 35Å 내지 45Å의 두께를 갖는 것인 방법.
실시예 9. 실시예 1에 있어서, 상기 플라즈마는 헬륨(He) 플라즈마를 포함한 것인 방법.
실시예 10. 실시예 1에 있어서, 상기 가스는 질소(N2) 또는 수소(H2)를 포함한 것인 방법.
실시예 11. 실시예 1에 있어서, 상기 제2 온도는 상기 제1 온도보다 높은 것인 방법.
실시예 12. 실시예 1에 있어서, 상기 게이트 스택은 금속층 및 유전체층을 포함한 것인 방법.
실시예 13. 방법에 있어서,
윗면 및 측벽 표면을 갖는 게이트 스택을 기판 상에 형성하는 단계;
상기 게이트 스택의 상기 측벽 표면 상에 자연 산화물을 형성하는 단계;
제1 시구간 동안 제1 온도에서 제1 원자층 증착(ALD) 공정으로 제1 스페이서 - 상기 제1 스페이서는 상기 게이트 스택의 상기 윗면 및 상기 측벽 표면을 덮음 - 를 퇴적하는 단계;
상기 제1 스페이서 위에 제2 스페이서를 형성하는 단계로서, 상기 제2 스페이서를 형성하는 단계는,
제2 시구간 동안 제2 온도에서 제2 ALD 공정으로 상기 제2 스페이서를 퇴적하는 단계;
제3 시구간 동안 제3 온도에서 헬륨(He) 플라즈마로 상기 제2 스페이서를 처리하는 단계; 및
제4 시구간 동안 제4 온도에서 질소(N2) 가스로 상기 제2 스페이서를 어닐링하는 단계를 포함한 것인, 상기 제2 스페이서를 형성하는 단계; 및
상기 게이트 스택의 상기 윗면 위의 상기 제1 스페이서의 일부분 및 상기 제2 스페이서의 일부분을 제거하는 단계
를 포함하는 방법.
실시예 14. 실시예 13에 있어서, 상기 제2 스페이서는 실리콘(Si), 산소(O), 및 탄소(C)를 포함한 것인 방법.
실시예 15. 실시예 13에 있어서, 상기 제2 스페이서는 4.0 미만의 유전상수를 갖는 것인 방법.
실시예 16. 실시예 13에 있어서, 상기 제1 스페이서와 상기 제2 스페이서는 각각은 35Å 내지 45Å의 두께를 갖는 것인 방법.
실시예 17. 조정된 에칭율 특성을 갖는 스페이서를 형성하는 방법에 있어서,
윗면 및 측벽 표면을 갖는 돌출 구조물을 기판 상에 형성하는 단계;
원자층 증착(ALD) 공정으로 스페이서 - 상기 스페이서는 상기 돌출 구조물의 상기 윗면 및 상기 측벽 표면을 덮음 - 를 퇴적하는 단계;
상기 스페이서를 헬륨(He) 플라즈마로 처리하는 단계;
상기 스페이서를 질소(N2) 가스로 어닐링하는 단계; 및
상기 돌출 구조물의 상기 윗면 위에 형성된 상기 스페이서의 일부분을 제거하는 단계
를 포함하는, 조정된 에칭율 특성을 갖는 스페이서를 형성하는 방법.
실시예 18. 실시예 17에 있어서, 상기 스페이서는 35Å 내지 45Å의 두께 및 4.0 미만의 유전상수를 갖는 것인 조정된 에칭율 특성을 갖는 스페이서를 형성하는 방법.
실시예 19. 실시예 17에 있어서, 상기 스페이서를 He 플라즈마로 처리하는 단계는 상기 스페이서 내에 Si-O-Si-C 케이지 링크 결합(cage-link bond)을 형성하는 단계를 포함한 것인 조정된 에칭율 특성을 갖는 스페이서를 형성하는 방법.
실시예 20. 실시예 17에 있어서, 상기 스페이서는 실리콘(Si), 산소(O), 및 탄소(C)를 포함한 것인 조정된 에칭율 특성을 갖는 스페이서를 형성하는 방법.

Claims (10)

  1. 방법에 있어서,
    윗면 및 측벽 표면을 포함하는 게이트 스택을 기판 상에 형성하는 단계;
    상기 게이트 스택의 상기 윗면 및 상기 측벽 표면 상에 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서 위에 제2 스페이서를 형성하는 단계;
    제1 시구간 동안 제1 온도에서 상기 제2 스페이서를 플라즈마로 처리하는 단계;
    제2 시구간 동안 제2 온도에서 상기 제2 스페이서를 가스로 처리하는 단계; 및
    상기 게이트 스택의 상기 윗면 위에 형성된 상기 제1 스페이서의 일부분 및 상기 제2 스페이서의 일부분을 제거하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 게이트 스택을 금속 게이트 스택으로 대체하는 단계
    를 더 포함하고, 상기 금속 게이트 스택은 핀 활성 영역 위에 형성된 것인 방법.
  3. 제1항에 있어서,
    상기 제1 스페이서를 형성하는 단계는 원자층 증착(atomic layer deposition; ALD) 공정으로 상기 제1 스페이서를 퇴적하는 단계를 포함한 것인 방법.
  4. 제1항에 있어서,
    상기 제2 스페이서를 형성하는 단계는 ALD 공정으로 상기 제2 스페이서를 퇴적하는 단계를 포함한 것인 방법.
  5. 제1항에 있어서,
    상기 제2 스페이서는 실리콘(Si), 산소(O), 및 탄소(C)를 포함한 것인 방법.
  6. 제1항에 있어서,
    상기 제2 스페이서는 4.0 미만의 유전상수를 갖는 것인 방법.
  7. 제1항에 있어서,
    상기 제1 스페이서와 상기 제2 스페이서는 각각은 35Å 내지 45Å의 두께를 갖는 것인 방법.
  8. 방법에 있어서,
    윗면 및 측벽 표면을 갖는 게이트 스택을 기판 상에 형성하는 단계;
    상기 게이트 스택의 상기 측벽 표면 상에 자연 산화물을 형성하는 단계;
    제1 시구간 동안 제1 온도에서 제1 원자층 증착(ALD) 공정으로 제1 스페이서 - 상기 제1 스페이서는 상기 게이트 스택의 상기 윗면 및 상기 측벽 표면을 덮음 - 를 퇴적하는 단계;
    상기 제1 스페이서 위에 제2 스페이서를 형성하는 단계로서, 상기 제2 스페이서를 형성하는 단계는,
    제2 시구간 동안 제2 온도에서 제2 ALD 공정으로 상기 제2 스페이서를 퇴적하는 단계;
    제3 시구간 동안 제3 온도에서 헬륨(He) 플라즈마로 상기 제2 스페이서를 처리하는 단계; 및
    제4 시구간 동안 제4 온도에서 질소(N2) 가스로 상기 제2 스페이서를 어닐링하는 단계를 포함한 것인, 상기 제2 스페이서를 형성하는 단계; 및
    상기 게이트 스택의 상기 윗면 위의 상기 제1 스페이서의 일부분 및 상기 제2 스페이서의 일부분을 제거하는 단계
    를 포함하는 방법.
  9. 조정된 에칭율 특성을 갖는 스페이서를 형성하는 방법에 있어서,
    윗면 및 측벽 표면을 갖는 돌출 구조물을 기판 상에 형성하는 단계;
    원자층 증착(ALD) 공정으로 스페이서 - 상기 스페이서는 상기 돌출 구조물의 상기 윗면 및 상기 측벽 표면을 덮음 - 를 퇴적하는 단계;
    상기 스페이서를 헬륨(He) 플라즈마로 처리하는 단계;
    상기 스페이서를 질소(N2) 가스로 어닐링하는 단계; 및
    상기 돌출 구조물의 상기 윗면 위에 형성된 상기 스페이서의 일부분을 제거하는 단계
    를 포함하는, 조정된 에칭율 특성을 갖는 스페이서를 형성하는 방법.
  10. 제9항에 있어서,
    상기 스페이서를 He 플라즈마로 처리하는 단계는 상기 스페이서 내에 Si-O-Si-C 케이지 링크 결합(cage-link bond)을 형성하는 단계를 포함한 것인 조정된 에칭율 특성을 갖는 스페이서를 형성하는 방법.
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