KR20130014030A - 치환 소스/드레인 ｆｉｎｆｅｔ 제조 - Google Patents

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KR20130014030A
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다니엘 탕
레오나르도 옌
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어드밴스드 이온 빔 테크놀로지 인크.
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Abstract

소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이의 채널 영역을 구비하는 핀을 갖는 finFET이 형성된다. 핀은 반도체 웨이퍼 상에 에칭된다. 채널 영역과 직접 접촉하는 절연층, 및 절연층과 직접 접촉하는 도전성 게이트 재료를 갖는 게이트 스택이 형성된다. 소스 영역 및 드레인 영역이 에칭되어 핀의 채널 영역을 남긴다. 에피택셜 반도체가 소스 및 드레인 영역에 인접했던 채널 영역의 면들 상에서 성장되어, 소스 에피택시 영역 및 드레인 에피택시 영역을 형성한다. 소스 및 드레인 에피택시 영역은 에피택셜 반도체를 성장시키는 동안 인-사이추 도핑된다.

Description

치환 소스/드레인 ＦＩＮＦＥＴ 제조{REPLACEMENT SOURCE/DRAIN FINFET FABRICATION}
본 명세서는 일반적으로 핀 전계 효과 트랜지스터(fin field effect transistor, finFET)를 제조하는 것에 관한 것으로, 보다 상세하게는 치환 소스 및 드레인을 갖는 finFET을 제조하는 것에 관한 것이다.
finFET은 전통적인 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET)과 동일한 원리들로 동작하는 비-평면 멀티-게이트 트랜지스터이다. 먼저, 실리콘 아일랜드 또는 핀(fin)이 웨이퍼 상에 패터닝된다. 핀을 형성한 후, 패터닝된 게이트 재료가 핀에 수직하게 이어지도록 게이트 스택이 퇴적되고 패터닝된다. 패터닝된 게이트 재료가 핀과 오버레이(overlay)하는 곳에서 finFET을 위한 게이트가 형성된다. finFET은 핀의 양쪽 수직 측벽 모두에 하나의 게이트를 가질 것이다. 핀의 상단 표면의 크기에 따라, finFET은 핀의 상단에 게이트를 가질 수도 있다.
예를 들어, 도 1은 SOI(silicon-on-insulator) 웨이퍼 상에 형성된 finFET(100)을 도시한다. 핀 구조물(102)은 산화물 층(108)으로부터 돌출되고 STI(shallow trench isolation)(106) 위로 솟아 있다. 게이트 스택(104)은 세 개의 면에서 핀 구조물(102)과 접촉하여 다중 게이트를 형성한다. 채널 영역은 핀 구조물(102) 내의 게이트 스택(104) 아래의 영역에 의해 정의된다. 소스 및 드레인 영역은 핀 구조물(102) 내의 양쪽 끝에서 채널 영역에 인접한다.
도 2는 SOI 웨이퍼의 산화물 층(208) 위에 형성된 전통적 MOSFET(200)을 도시한다. finFET(100)(도 1)과 대조적으로, 실리콘 영역(202)이 STI(206)와 평면을 이루는데, 이는 게이트 스택(204)이 실리콘 영역(202)의 오직 한 면에만 접촉하고 오직 하나의 게이트만을 형성하게 한다.
finFET의 다중 게이트는 전통적인 MOSFET들에 비해 많은 개선을 제공할 수 있다. 예를 들어, finFET은 숏 채널 효과(short channel effect)에 더 잘 견딜 수 있으며, 임계전압 이하 스윙(subthreshold swing)을 개선하는 동시에 더 높은 전류 드라이브를 제공할 수 있다.
그러나, finFET의 비-평면 특성은 제조 중에 몇 가지 어려움들을 야기할 수 있다. 예를 들어, 종래의 주입기들은 이온을 표면에 주입하기 위해 가시선(line of sight)을 필요로 한다. finFET의 소스 또는 드레인의 수직 측벽들을 도핑하기 위해, 웨이퍼는 경사각 주입(tilt-angle implant)되어야 한다. 인접한 finFET들로부터의 섀도잉 효과(shadowing effect)를 극복하기 위해, 주입은 복수의 각도들 또는 방향들에서 수행되어야 할 수 있는데, 이는 주입기 도구의 복잡성, 주입 비용 및 처리 시간을 증가시킬 수 있다. 대안적으로, 섀도잉 효과들을 최소화하기 위해 비-평면 구조들에 충분히 간격을 두는 설계 규칙들이 구현될 수 있다. 그러나, 구조 간격을 증가시키는 설계 규칙들의 이용은 밀도가 더 낮은 회로들을 야기할 것이다.
경사각 주입에 대한 한 대안은 플라즈마 도핑이다. 그러나, 플라즈마 도핑은 도핑 농도에 대한 한계 및 도핑 제어 등과 같은 그 특유의 문제점들을 가질 수 있다.
예시적인 실시예에서, 소스 영역, 드레인 영역, 및 소스 영역과 드레인 영역 사이의 채널 영역을 구비하는 핀을 갖는 finFET이 형성된다. 핀은 반도체 웨이퍼 상에 에칭된다. 채널 영역과 직접 접촉하는 절연층, 및 절연층과 직접 접촉하는 도전성 게이트 재료를 갖는 게이트 스택이 형성된다. 소스 및 드레인 영역이 에칭되어 핀의 채널 영역을 남긴다. 소스 및 드레인 영역에 인접했던 채널 영역의 면들 상에 에피택셜 반도체가 성장되어 소스 에피택시 영역 및 드레인 에피택시 영역을 형성한다. 소스 및 드레인 에피택시 영역은 에피택셜 반도체를 성장시키는 동안 인-사이추(in-situ) 도핑된다. 소스 및 드레인 에피택시 영역은 채널 영역에 변형(strain)을 가해 채널 영역 내의 전자들 또는 홀들의 이동도를 개선할 수 있다.
본 출원은 첨부 도면과 함께 제공되는 이하의 상세한 설명을 참조하여 가장 잘 이해될 수 있으며, 도면에서 유사한 부분들은 유사한 참조번호로 표기될 수 있다.
도 1은 finFET을 도시한다.
도 2는 SOI MOSFET을 도시한다.
도 3은 finFET을 형성하기 위한 예시적인 공정의 흐름도를 도시한다.
도 4의 (a)는 도 3에 도시된 예시적인 공정에 따른 제조의 최초 단계에서의 finFET의 예시적인 실시예의 사시도를 도시한다.
도 4의 (b)는 도 4의 (a)의 점선으로 된 절단면(402)을 따른 예시적인 실시예의 단면도를 도시한다.
도 4의 (c)는 도 4의 (a)의 점선으로 된 절단면(404)을 따른 예시적인 실시예의 다른 단면도를 도시한다.
도 5의 (a) 내지 (c), 도 6의 (a) 내지 (c), 도 7의 (a) 내지 (c), 도 8의 (a) 내지 (c), 도 9의 (a) 내지 (c), 및 도 10의 (a) 내지 (c)는 도 3에 도시된 예시적인 공정에 따른 다양한 제조 스테이지들에서의 예시적인 실시예를 도시한다.
도 11의 (a) 내지 (c)는 SOI 웨이퍼 상의 finFET의 예시적인 실시예를 도시한다.
도 12의 (a) 내지 (c)는 비대칭 소스 및 드레인 영역을 갖는 finFET의 예시적인 실시예를 도시한다.
도 13의 (a) 내지 (c)는 finFET을 제조하기 위한 다른 예시적인 공정의 스테이지를 도시한다.
도 14의 (a) 내지 (c)는 finFET을 제조하기 위한 다른 예시적인 공정의 스테이지를 도시한다.
도 15의 (a) 내지 (c)는 finFET을 제조하기 위한 다른 예시적인 공정의 스테이지를 도시한다.
도면들은 오직 예시를 목적으로 본 발명의 다양한 실시예를 도시한다. 본 기술 분야의 숙련된 자들은 이하의 논의로부터, 본원에 설명된 본 발명의 원리로부터 벗어나지 않으면서 본원에 예시된 구조들 및 방법들의 대안적인 실시예들이 실시될 수 있다는 점을 쉽게 알아차릴 것이다.
이하의 설명은 본 기술 분야의 통상의 지식을 가진 자가 다양한 실시예들을 만들고 사용하는 것을 가능하게 하기 위해 제공된다. 특정 장치들, 기법들 및 응용들의 설명들은 단지 예시로서만 제공된다. 여기에 설명되는 예시들에 대한 다양한 수정들이 본 기술 분야의 통상의 지식을 가진 자들에게 쉽게 분명해질 것이며, 여기에 정의된 일반적 원리들은 다양한 실시예들의 취지 및 범위로부터 벗어나지 않으면서 다른 예시들 및 응용들에 적용될 수 있다. 따라서, 다양한 실시예들은 여기에 설명되고 도시된 예시들에 한정되는 것이 아니라, 청구항들과 일치하는 범위에 부합하도록 의도된다.
도 3은 finFET을 제조하기 위한 예시적인 공정(300)을 도시한다. 이에 대응하는 도 4의 (a) 내지 (c), 도 5의 (a) 내지 (c), 도 6의 (a) 내지 (c) 도 7의 (a) 내지 (c), 도 8의 (a) 내지 (c), 도 9의 (a) 내지 (c), 및 도 10의 (a) 내지 (c)는 예시적인 공정(300)(도 3)에 따른 다양한 제조 스테이지들에서의 finFET을 도시한다.
특히, 도 4의 (a) 내지 (c)는 반도체 웨이퍼의 일부인 기판(400)을 도시한다. 본 예시적인 실시예에서, 기판(400)은 벌크 실리콘 웨이퍼의 일부이다. 그러나, SOI 웨이퍼와 같은 다른 유형의 웨이퍼들 또는 기판들도 이용될 수 있다. 또한, Ge, SiGe, SiC, GeP, GeN, InGaAs, GaAs, InSb, InAs, GaSb 및 InP을 포함하지만 그에 한정되지는 않는 실리콘 이외의 반도체 재료들이 이용될 수 있다.
도 3을 참조하면, 동작(302)에서, 핀 구조물이 기판 상에 에칭된다. 도 5의 (a) 내지 (c)는 웨이퍼의 실리콘에 직접 접속된 핀 구조물(500)의 형성 후의 기판(400)을 도시한다. 이러한 동작은 핀 구조물(500)을 형성하기 위해 표준 반도체 마스킹 및 에칭 기법들을 이용할 수 있다.
필수적인 것은 아니지만, 핀 구조물(500)의 형성 후에 STI 영역 또한 형성될 수 있다. 도 5의 (a) 내지 (c)는 STI(502)의 형성 후의 기판(400)을 도시한다. 핀 구조물(500)을 형성한 후, STI 절연 재료가 기판 위에 퇴적될 수 있다. STI(502)의 최상단(504)이 핀 구조물(500)의 최상단(506)과 거의 평면을 이룰 때까지 STI 절연 재료를 제거하기 위해 화학적 기계적 연마(CMP) 또는 에치백(etch-back)과 같은 평탄화 기법들이 사용될 수 있다. 도 5의 (a) 내지 (c)는 STI(502)가 핀 구조물(500)과 완벽하게 평면을 이루는 것을 도시하지만, 실제로는 그러한 영역들 사이에 작은 단차가 있을 수 있다. 작은 단차에도 불구하고, 영역들은 여전히 거의 평면을 이루는 것으로 간주된다. 다른 예시적인 공정들에서, STI 형성은 공정 내에서 나중에 발생할 수 있다. 예를 들어, 이하에서 도 14의 (a) 내지 (c) 및 도 15의 (a) 내지 (c)에 관하여 논의되는 바와 같이, STI 형성은 소스/드레인 영역이 에칭되고 재충진(refill)된 후에 발생할 수 있다.
STI 영역이 형성된 경우, 핀 구조물의 일부를 노출하기 위해 에치백이 또한 사용될 수 있다. 도 6의 (a) 내지 (c)는 핀 구조물(500)의 상단 부분(600)을 노출시키기 위한 STI(502)의 에치백 후의 기판(400)을 도시한다. 핀 구조물(500)의 하단 부분(602)은 STI(502)에 의해 덮인 채로 남는다. 일례에서, STI 절연 재료는 실리콘 이산화물로 만들어진다. 이러한 예에서, 상당한 양의 핀 구조물(500)을 에칭하지 않고 STI(502)를 에칭하기 위해, 웨이퍼의 실리콘 위의 산화물에 대해 선택적인 에칭이 사용될 수 있다. 대안적으로, 에치백 동안 핀 구조물(500)을 보호하기 위해 포토레지스트 마스크 또는 하드마스크가 사용될 수 있다. STI 영역을 형성하는 다른 예시적인 공정들에서, 예를 들어 이하에서 도 12의 (a) 내지 (c)를 참조하여 논의되는 바와 같이, 에치백은 대안적으로 소스/드레인 영역이 에칭되고 재충진된 후의 공정에서 나중에 수행될 수 있다.
도 3을 다시 참조하면, 동작(304)에서, 게이트 스택을 퇴적하고 패터닝함으로써 finFET의 게이트가 형성된다. 도 7의 (a) 내지 (c)는 게이트 스택이 퇴적되고 패터닝되어 게이트를 형성한 이후의 기판(400)을 도시한다. 게이트 스택의 퇴적은 기판(400) 위에 게이트 유전체(700)를 성장시키거나 퇴적하는 것으로 시작한다. 도 7의 (a) 내지 (c)는 게이트 유전체(700)가 핀 구조물(500) 및 STI(502) 위에 존재하는 것을 도시한다. 따라서, 도 7의 (a) 내지 (c)의 경우, 게이트 유전체(700)는 퇴적된 재료, 또는 실리콘뿐 아니라 STI(502)의 절연 재료 상에 성장될 수 있는 재료이다. 게이트 유전체(700)가 열 산화물(thermal oxide)인 경우, STI(502) 위의 게이트 유전체(700)의 부분은 존재하지 않을 것이다.
다음으로, 도전성 게이트 재료(702)가 퇴적된다. 일례에서, 도전성 게이트 재료(702)는 저항을 감소시키고 게이트 일 함수를 설정하기 위해 주입될 수 있는 다결정 또는 비정질 실리콘이다. 금속들과 같은 다른 도전성 게이트 재료도 사용될 수 있다.
다른 예시적인 실시예들에서, 게이트 스택은 또한 하이-k 금속 게이트(high-k metal gate, HKMG) 스택일 수 있다. 예를 들어, 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2) 또는 티타늄 이산화물(TiO2)과 같은 하이-k 게이트 유전체와 함께, 티타늄 질화물과 같은 금속 게이트가 사용될 수 있다. HKMG 스택은 유전체-우선(dielectric-first), 게이트-우선(gate-first), 유전체-최후(dielectric-last), 또는 게이트-최후(gate-last) 공정으로 형성될 수 있다.
예를 들어, 유전체-최후 HKMG 공정에서, 게이트 스택은 라인 공정의 전단(front-end) 동안 희생 스택(sacrificial stack)으로서 사용되는 전통적인 실리콘 이산화물 및 다결정 실리콘 스택으로서 처음에 형성될 수 있다. 그런 다음, 라인 공정의 후단으로 진행하기 전에, 이러한 희생 스택의 일부가 제거되고, 하이-k 유전체 및 금속 게이트를 포함하는 게이트 스택으로 치환될 수 있다. 이것은 또한 게이트-최후 HKMG 공정의 예이기도 하다.
게이트-최후 HKMG 공정의 다른 예시에서, 게이트 유전체는 (전통적 유전체들을 갖거나 갖지 않는) 하이-k 재료, 및 게이트 재료를 위한 다결정 실리콘을 사용하여 형성될 수 있다. 그런 다음, 라인 공정의 후단으로 진행하기 전에, 다결정 실리콘 게이트가 제거되고 금속 게이트로 치환될 것이다. 라인 공정의 전단에서 이전에 퇴적된 게이트 유전체는 남을 것이다. 이것은 또한 유전체-우선 HKMG 공정의 예이기도 하다.
게이트-우선, 유전체-우선 HKMG 공정에서, 하이-k 게이트 유전체 및 금속 게이트 둘다는 라인 공정의 전단 동안 형성된다.
게이트 스택이 퇴적된 후, 하드마스크 층(704)이 퇴적되고 패터닝된다. 도전성 게이트 재료(702), 및 선택적으로는 게이트 유전체(700)를 에칭하기 위해, 패터닝된 하드마스크가 사용될 수 있다. 남은 게이트 스택 재료는 게이트(706)를 형성한다. 채널(708)은 게이트(706)에 의해 거의 덮인 핀 구조물(500) 내의 영역이다. 소스 및 드레인(710)은 채널(708)에 인접한 핀 구조물(500)의 양쪽 끝에 있다. 설명되고 있는 것과 같은 개별 장치에서, 소스 및 드레인은 상호 교환가능하기 때문에 함께 설명된다.
다른 공정들에서, 게이트(706)를 패터닝하기 위해 포토레지스트 마스크가 사용되는 경우, 하드마스크는 생략될 수 있다. 또한, 게이트 유전체가 웨이퍼 전체에 걸쳐 에칭되지 않은 채로 남을 수 있다. 그것은 예를 들어 도 8의 (a) 내지 (c)에 관하여 설명되는 바와 같은 스페이서 에칭 단계에서 제거될 수 있다.
도 3을 참조하면, 동작(306)에서, 핀 구조물의 게이트 아래의 채널 영역을 남기면서 소스/드레인 영역들의 일부 또는 전부가 에칭된다. 이러한 동작의 일례에서, 게이트 하드마스크는 스페이서와 함께 소스/드레인 에칭을 위한 마스크로서 사용될 수 있다. 도 8의 (a) 내지 (c)는 스페이서(800)의 형성, 및 그러한 영역들 내의 핀 구조물(500)을 제거하기 위한 소스 및 드레인(710)(도 7의 (a))의 에칭 후의 기판(400)을 도시한다. 스페이서(800)의 형성은 기판(400) 위에 절연 스페이서 재료를 퇴적하는 것으로 시작될 수 있다. 이후, 블랭킷 스페이서 에칭이 수행될 수 있다. 게이트(706)의 측벽들 상의 스페이서 절연 재료는 에칭으로부터 보호될 것이다. 예를 들어 설정 시간 또는 종료점(end-point)에 의해 에칭이 완료된 후, 스페이서들(800)이 남을 것이다. 추가로, 게이트를 패터닝한 후에 웨이퍼 상에 남겨진 하드마스크 층(704)은 스페이서 절연 재료가 에칭되어 없어진 후에도 남을 수 있다. 그러면, 하드마스크 층(704) 및 스페이서(800)는 소스 및 드레인(710)(도 7의 (a))을 에칭하기 위한 마스크로서 사용될 수 있다. 소스 및 드레인 에칭 후, 소스 및 드레인(710)(도 7의 (a))으로부터 실리콘의 대부분 또는 전부가 제거되어, 핀 구조물(500)의 채널(708)을 남긴다.
동작(306)은 스페이서 관련 동작들을 생략할 수도 있다. 동작(306)의 이 버전은 소스 및 드레인 영역을 에칭하기 위해 하드마스크만을 사용할 수 있다. 동작(306)의 다른 예에서, 포토레지스트 마스크가 하드마스크 대신 사용될 수 있다.
도 3을 참조하면, 동작(308)에서, 동작(306)에서 에칭된 소스 및 드레인의 일부분들이 실리콘으로 재충진된다. 도 10의 (a) 내지 (c)는 에칭된 소스 및 드레인(710)(도 7의 (a))이 실리콘(1000)으로 재충진된 후의 기판(400)을 도시한다. 이것은 예를 들어 다결정 실리콘을 퇴적하는 것 또는 에피택셜 실리콘을 성장시키는 것에 의해 행해질 수 있다. 채널(708)의 측벽들이 소스 및 드레인 에칭 동안 손상된 경우, 예를 들어 측벽들을 열 산화시켜서 손상된 실리콘을 소모시킴으로써 측벽들이 새로운 실리콘을 받아들이도록 선택적으로 준비될 수 있다. 소스 및 드레인(710)(도 7)이 실리콘이었더라도, 영역들을 재충진하기 위해 다른 반도체들이 사용될 수 있다. 이 경우, 채널 영역 및 소스/드레인 영역들은 상이한 재료들로 만들어질 것이다.
도 3을 참조하면, 동작(308)과 동시에 발생하는 동작(310)에서, 소스 및 드레인은 실리콘으로 재충진되는 동안 인-사이추 도핑된다. 도 10의 (a) 내지 (c)를 다시 참조하면, 실리콘(1000)을 퇴적하거나 성장시키는 동안 도핑함으로써 경사각 및 플라즈마 주입을 피할 수 있다. 추가로, 인-사이추 도핑은 실리콘(1000)에 걸쳐 일정한 헤비 도핑(constant heavy doping)을 허용하므로, 주입만 하는 것에 비해 소스 및 드레인 저항이 감소될 수 있다. 임의의 소스 및 드레인 주입을 활성화하는 것과 연관되는 열적 단계들(thermal steps) 또한 피할 수 있다.
블랭킷 실리콘 퇴적 또는 성장이 사용되는 경우, 비-소스 및 비-드레인 영역으로부터 실리콘을 제거하기 위해 추가적 에칭 단계가 필요할 수 있다. 비 도전성이어야 하는 영역들로부터 실리콘을 제거하기 위해(예를 들어, 소스 및 드레인을 단락시킬 수 있는 임의의 실리콘을 제거하기 위해), CMP 또는 (마스킹 단계를 갖거나 갖지 않는) 에치백이 사용될 수 있다. 예를 들어, 도 10의 (a) 내지 (c)에 도시된 바와 같이, 사전에 에칭된 소스 및 드레인(710)(도 7의 (a))을 재충진하기 위해 퇴적된 실리콘(1000)이 에치백되어, 게이트(706)의 상단이 노출되고 소스 및 드레인이 함께 단락되지 않는다.
도 10의 (a) 내지 (c)의 실리콘(1000)이 하나의 특정 음영으로 도시되지만, 실리콘(1000)의 결정 구조는 장치에 걸쳐 변할 수 있다. 예를 들어, 실리콘(1000)이 에피택셜 공정으로 생성되는 경우, 소스 및 드레인 영역 내의 실리콘(1000) 부분은 결정질일 수 있는 한편, STI 위의 실리콘(1000)의 부분은 다결정질일 수 있다. 실리콘(1000)에 대한 단일 음영의 사용은, 실리콘(1000)이 균일한 결정 구조를 가지거나, 반드시 다른 균일한 특성들을 가진다는 것을 나타내도록 의도되는 것은 아니다.
대안적으로, 실리콘을 노출된 실리콘(예를 들어, 동작(306)에서의 소스 및 드레인의 제거 후에 노출된 웨이퍼 및 핀의 실리콘 부분들) 상에서만 성장시키고 다른 재료들(예를 들어, STI 절연체) 상에는 성장시키지 않기 위해 선택적 에피택셜 성장이 사용될 수 있다. 도 9의 (a) 내지 (c)는 에칭된 소스 및 드레인(710)(도 7의 (a))을 재충진하기 위해 실리콘(900)을 선택적으로 성장시킨 후의 기판(400)을 도시한다. 선택적 에피택시를 사용하면, 에치백 단계가 필요하지 않을 수 있다. 도 9의 (a) 내지 (c)는 비-선택적 성장 및 에치백 단계 후의 기판(400)을 도시한 도 10의 (a) 내지 (c)와 대조된다. 도 9의 (a) 내지 (c)의 소스 및 드레인(900)의 형상은 소스 및 드레인 영역을 재성장시키기 위한 선택적 에피택시를 사용하여 생성된 형상의 예시로서만 의도된다. 본 발명의 예시적인 실시예들로부터 벗어나지 않으면서 소스 및 드레인 영역의 다른 형상들도 생성될 수 있다.
열적인 비용(thermal budget)을 제어하기 위해, 먼저, 고온 에피택시 공정이 고품질 실리콘의 초기 두께를 성장시키는 데 사용될 수 있다. 그런 다음, 다결정 실리콘이 더 낮은 온도에서 퇴적되어 소스 및 드레인을 더 많이 재충진할 수 있다. 또한, 웨이퍼를 평탄화하기 위해 CMP, 에치백 또는 둘 다가 사용될 수 있다. 추가로, 위에서 설명된 바와 같이, 비-소스 및 비-드레인 영역으로부터 실리콘을 제거하기 위해 에치백이 필요할 수 있다.
도 9의 (a) 내지 (c) 및 도 10의 (a) 내지 (c)는 에칭된 소스 및 드레인이 실리콘으로 완전히 재충진되는 것을 도시하지만, 다른 경우들에서는 소스 및 드레인의 일부만이 실리콘으로 재충진될 필요가 있다.
저-저항의 소스 및 드레인을 만드는 것 외에, 소스 및 드레인(710)(도 7의 (a))의 치환도 채널(708)(도 10의 (a))에 변형을 더할 수 있다. 예를 들어, (실리콘 기판을 사용하는 경우의) SiGe 또는 SiC는 소스 및 드레인 영역이 에칭되어 없어진 채널(708)(도 10의 (a))의 면들 상에서 선택적 에피택시를 사용하여 성장될 수 있다. Si(또는 채널을 형성하는 다른 반도체 재료)에 비해, SiGe 또는 SiC의 상이한 격자 상수들은 채널(708) 내의 반도체를 변형시킬 수 있으며, 이는 채널(708) 내의 전자들 또는 홀들의 이동도를 증가시킬 수 있다.
제1의 예시적인 공정이 몇 개의 공정 단계들에 관하여 설명되었지만, 본 기술 분야의 숙련된 자들은 작동하는 finFET을 만들기 위해 다른 잘 알려진 공정 단계들이 또한 필요할 것이라는 것을 알 것이다. 예를 들어, n-형 또는 p-형 finFET에 대한 임계 전압을 적절하게 설정하기 위해 임계값 조정 주입들이 필요할 수 있다. 다른 예로서, 실리콘의 퇴적 또는 에피택셜 성장을 통한 소스 및 드레인의 재충진이 두 번 수행되어야 할 수 있는데, 한 번은 p-형 소스들 및 드레인들을 요하는 p-형 finFET을 위한 것이고, 한 번은 n-형 소스들 및 드레인들을 요하는 n-형 finFET을 위한 것이다.
도 11의 (a) 내지 (c)는 기판(1100) 상의 finFET의 다른 예시적인 실시예를 도시한다. 이러한 예시적인 실시예는, 위에서 설명된 바와 같은 벌크 웨이퍼 대신 SOI 웨이퍼가 기판(1100)으로서 사용된다는 점을 제외하고 도 10의 (a) 내지 (c)에 도시된 예시적인 실시예와 유사하다. 또한, 이러한 예시적인 실시예에 대해 사용되는 공정은 STI 영역의 형성을 포함하지 않는다. 도 11의 (a) 내지 (c)의 소스 및 드레인(1102)의 형상은 소스 및 드레인 영역을 재성장시키기 위해 선택적 에피택시를 사용하여 생성되는 형상의 예시로 의도된 것에 지나지 않는다. 본 발명의 실시예들로부터 벗어나지 않으면서 소스 및 드레인 영역의 다른 형상들도 생성될 수 있다.
도 12의 (a) 내지 (c)는 상이한 재료 특성들을 갖는 비대칭 소스(1200) 및 드레인(1202)을 갖는 finFET의 다른 예시적인 실시예를 도시한다. 예를 들어, 소스(1200) 및 드레인(1202)은 상이한 재료들로 만들어질 수 있다. 다른 예로서, 두 영역의 도핑이 상이할 수 있다. 또 다른 예에서, 두 영역의 변형이 상이할 수 있다. 이 예시적인 실시예는 소스(1200) 및 드레인(1202)이 별개로 성장될 것을 요구한다. 도 12의 (a) 내지 (c)의 소스(1200) 및 드레인(1202)의 형상은 소스 및 드레인 영역을 재성장시키기 위해 선택적 애피택시를 사용하여 생성되는 형상의 예시로 의도된 것에 지나지 않는다. 본 발명의 실시예들로부터 벗어나지 않으면서 소스 및 드레인 영역의 다른 형상들도 생성될 수 있다.
도 13의 (a) 내지 (c)는 다른 예시적인 공정의 스테이지를 도시한다. 이러한 예시적인 공정은 위에서 도 5의 (a) 내지 (c)에 관하여 설명된 STI 에치백 단계가 공정 내에서 나중에 수행된다는 점을 제외하고는 예시적인 공정(300)(도 3)과 유사하다. 도 13의 (a) 내지 (c)는 (동작(302)에서 설명된) 핀 구조물(1306)의 형성, (도 5의 (a) 내지 (c)에 관하여 설명된) STI(1304)의 퇴적, 및 (동작들(306, 308 및 310)에서 설명된) 소스 드레인(1302)의 에칭 및 재충진 후의 기판(1300)을 도시한다. 그러나, STI(1304)의 에치백은 아직 발생하지 않았다. (도 5의 (a) 내지 (c)에 관하여 설명된) STI 에치백 단계는 게이트 형성(동작(304)) 전의 소정 시점에서 발생한다. 기판(1300)은 SOI 웨이퍼로 도시되지만, 이러한 공정은 벌크 웨이퍼 상에서도 사용될 수 있다.
도 14의 (a) 내지 (c)는 finFET의 제조를 위한 다른 예시적인 공정의 스테이지를 도시한다. 이러한 예시적인 공정은, (동작들(306, 308 및 310)에서 설명된) 소스 및 드레인 에칭 및 재충진이 (동작(302)에서 설명된) 핀 구조물의 형성 전에 일어난다는 점을 제외하고 예시적인 공정(300)(도 3)과 유사하다. 이 공정에서, 재충진 전에 소스 및 드레인(1402)을 에칭하여 없애기 위해 표준 포토레지스트 마스크가 사용될 수 있다. 추가로, 소스 및 드레인(1402)을 형성할 실리콘만이 에칭되고 재충진된다. 영역(1404)은 에칭되지 않고 남아있으며, 기판(1400)의 원래의 상단 표면이다. 이 예시적인 공정에서의 후속 스테이지는 위에서 동작(302)에 관하여 설명된 바와 같이 핀 구조물을 형성한다. 기판(1400)은 SOI 웨이퍼로서 도시되지만, 이 공정은 벌크 웨이퍼에 대해서도 사용될 수 있다.
도 15의 (a) 내지 (c)는 finFET의 제조를 위한 다른 예시적인 공정의 스테이지를 도시한다. 이러한 예시적인 공정은, 소스 및 드레인(1502)이 에칭되고 재충진되는 것 외에, 소스 및 드레인(1502) 근처의 영역(1504)도 에칭되고 재충진된다는 점을 제외하고는 위에서 도 14의 (a) 내지 (c)에 관하여 설명된 예시적인 공정과 유사하다. 기판(1500)의 원래의 상단 표면의 영역(1506)만이 남는다. 이러한 예시적인 공정에서의 후속 스테이지는 위에서 동작(302)에 관하여 설명된 바와 같이 핀 구조물을 형성한다. 기판(1500)은 SOI 웨이퍼로서 도시되지만, 이러한 공정은 벌크 웨이퍼에 대해서도 사용될 수 있다.
도 15의 (a) 내지 (c)의 소스 및 드레인(1502), 및 소스 및 드레인(1502) 부근의 영역(1504)은 하나의 특정 음영으로 도시되었지만, 이러한 영역들의 결정 구조는 장치 전반에 걸쳐 변할 수 있다. 예를 들어, 이러한 영역들에서 실리콘을 재성장시키기 위해 에피택시가 사용되는 경우, 영역(1506)에 인접한 실리콘은 결정질일 수 있지만, 영역(1506)으로부터 멀리 떨어진 실리콘은 다결정질일 수 있다. 단일한 음영의 사용은 이러한 영역들이 균일한 결정 구조를 가지거나, 반드시 다른 균일한 특성들을 가진다는 것을 의미하도록 의도된 것은 아니다.
본 발명의 특정 실시예들의 상기 설명들은 예시 및 설명의 목적으로 제공되었다. 그것들은 포괄적이거나, 본 발명을 개시된 정확한 형태에 한정하도록 의도된 것이 아니며, 상기 교시를 고려하여 다수의 수정들 및 변형들이 가능함을 이해해야 한다.

Claims (18)

  1. 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 갖는 핀(fin)을 갖는 핀 전계 효과 트랜지스터(finFET)를 제조하기 위한 방법으로서,
    반도체 기판 상에 상기 핀을 에칭하는 단계;
    상기 채널 영역 상에 게이트 스택을 형성하는 단계 - 상기 게이트 스택은 상기 채널 영역과 직접 접촉하는 절연층, 및 상기 절연층과 직접 접촉하는 게이트 재료를 가짐 - ;
    상기 소스 영역 및 상기 드레인 영역을 에칭하여 상기 채널 영역을 남겨두는 단계;
    상기 소스 영역 및 상기 드레인 영역에 인접했던 상기 채널 영역의 면들 상에 에피택셜 반도체를 성장시켜, 소스 에피택시 영역 및 드레인 에피택시 영역을 각각 형성하는 단계; 및
    상기 에피택셜 반도체를 성장시키는 동안 상기 에피택셜 반도체를 인-사이추(in-situ) 도핑하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 핀 주위 및 상기 핀 상에 격리 층을 퇴적하는 단계; 및
    상기 핀의 표면과 거의 동일 평면을 이루는 상단 표면을 가지도록 상기 격리 층을 연마하는 단계
    를 더 포함하는 방법.
  3. 제2항에 있어서,
    격리 층을 퇴적하는 단계 및 상기 격리 층을 연마하는 단계는 상기 게이트 스택을 형성하는 단계 전에 발생하는 방법.
  4. 제3항에 있어서,
    상기 격리 층이 여전히 상기 핀의 하단 부분을 덮는 한편 상기 핀의 상단 부분이 노출되도록 상기 격리 층을 에치백하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 소스 영역 및 상기 드레인 영역을 에칭하는 단계 및 상기 에피택셜 반도체를 성장시키는 단계는 상기 핀을 에칭하는 단계 전에 발생하는 방법.
  6. 제1항에 있어서,
    상기 채널 영역은 고유 변형(intrinsic strain)을 갖고, 상기 소스 에피택시 영역들은 제1 변형을 갖고, 상기 소스 에피택시 영역의 상기 제1 변형은 상기 채널 영역 중 적어도 일부의 고유 변형을 수정하여, 상기 채널 영역 내의 전자들 또는 홀들의 이동도를 개선하는 방법.
  7. 제1항에 있어서,
    상기 반도체 기판은 벌크 실리콘 웨이퍼인 방법.
  8. 제1항에 있어서,
    상기 드레인 에피택시 영역은 반도체 웨이퍼와 상이한 재료인 방법.
  9. 제1항에 있어서,
    상기 에피택셜 반도체는 상기 반도체 기판의 재료에 대해 선택적으로 성장되는 방법.
  10. 제1항에 있어서,
    상기 게이트 스택의 일부를 제거하는 단계; 및
    상기 채널 영역 위에 금속 게이트를 형성하는 단계
    를 더 포함하는 방법.
  11. 제10항에 있어서,
    상기 채널 영역 위에 상기 금속 게이트를 형성하는 단계 전에 상기 채널 영역 상에 유전체 층을 퇴적하는 단계를 더 포함하는 방법.
  12. 반도체 기판 상의 finFET으로서,
    상기 반도체 기판으로부터 돌출된 제1 면, 및 상기 제1 면의 반대편에 있는, 상기 반도체 기판으로부터 돌출된 제2 면을 갖는 채널 영역;
    상기 채널 영역과 오버레이하는 게이트 스택 - 상기 게이트 스택은 상기 채널 영역의 상기 제1 면 및 상기 제2 면과 직접 접촉하는 절연층을 포함하며, 상기 게이트 스택은 상기 절연층과 직접 접촉하는 도전성 게이트 재료를 포함함 - ;
    상기 채널 영역 상에 에피택셜 성장된 반도체의 소스 에피택시 영역 - 상기 소스 에피택시 영역은 인-사이추 도핑됨 - ; 및
    상기 소스 에피택시 영역으로부터 떨어져서 상기 채널 영역 상에 에피택셜 성장된 반도체의 드레인 에피택시 영역 - 상기 드레인 에피택시 영역은 인-사이추 도핑됨 -
    을 포함하는 finFET.
  13. 제12항에 있어서,
    상기 채널 영역은 고유 변형을 갖고, 상기 소스 에피택시 영역 및 상기 드레인 에피택시 영역은 제1 변형을 갖고, 상기 소스 에피택시 영역 및 상기 드레인 에피택시 영역의 상기 제1 변형은 상기 채널 영역 중 적어도 일부의 상기 고유 변형을 수정하여, 상기 채널 영역 내의 전자들 또는 홀들의 이동도를 개선하는 finFET.
  14. 제12항에 있어서,
    상기 반도체 기판은 벌크 실리콘 웨이퍼인 finFET.
  15. 제12항에 있어서,
    상기 드레인 에피택시 영역은 반도체 웨이퍼와 상이한 재료인 finFET.
  16. 제12항에 있어서,
    상기 소스 에피택시 영역 및 상기 드레인 에피택시 영역은 상이한 재료 특성들을 갖는 finFET.
  17. 제12항에 있어서,
    상기 게이트 재료는 금속인 finFET.
  18. 제12항에 있어서,
    절연 재료는 하프늄을 포함하는 finFET.
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