JPH11175173A - 安定化電源回路 - Google Patents
安定化電源回路Info
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- JPH11175173A JPH11175173A JP9345525A JP34552597A JPH11175173A JP H11175173 A JPH11175173 A JP H11175173A JP 9345525 A JP9345525 A JP 9345525A JP 34552597 A JP34552597 A JP 34552597A JP H11175173 A JPH11175173 A JP H11175173A
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Abstract
(57)【要約】
【課題】入力電圧が徐々に上昇する場合でも確実に動作
させることができる安定化電源回路を提供する。 【解決手段】入出力端子間にｐｎｐ形のトランジスタＱ
１が挿入される。出力電圧Ｖｃｃは分圧抵抗Ｒ１，Ｒ２
１，Ｒ２２により分圧され、抵抗Ｒ１，Ｒ２１の接続点
での検出電圧Ｖｒｅｆが基準電圧Ｖｂと比較される。誤
差増幅器ＥＡは検出電圧Ｖｒｅｆと基準電圧Ｖｂとの差
に応じて出力電圧Ｖｃｃを一定に保つようにトランジス
タＱ１の損失量を調節する。抵抗ＲＡ，ＲＢは入力電圧
Ｖｉｎを分圧して比較電圧Ｖａを発生させる。比較電圧
Ｖａが基準電圧Ｖｂよりも低い期間には電圧比較回路Ｃ
Ｐがスイッチング素子ＳＷをオンにし、出力電圧Ｖｃｃ
に対する検出電圧Ｖｒｅｆの割合を大きくする。つま
り、入力電圧Ｖｉｎが低いと出力電圧Ｖｃｃの目標値が
実質的に引き下げられる。
させることができる安定化電源回路を提供する。 【解決手段】入出力端子間にｐｎｐ形のトランジスタＱ
１が挿入される。出力電圧Ｖｃｃは分圧抵抗Ｒ１，Ｒ２
１，Ｒ２２により分圧され、抵抗Ｒ１，Ｒ２１の接続点
での検出電圧Ｖｒｅｆが基準電圧Ｖｂと比較される。誤
差増幅器ＥＡは検出電圧Ｖｒｅｆと基準電圧Ｖｂとの差
に応じて出力電圧Ｖｃｃを一定に保つようにトランジス
タＱ１の損失量を調節する。抵抗ＲＡ，ＲＢは入力電圧
Ｖｉｎを分圧して比較電圧Ｖａを発生させる。比較電圧
Ｖａが基準電圧Ｖｂよりも低い期間には電圧比較回路Ｃ
Ｐがスイッチング素子ＳＷをオンにし、出力電圧Ｖｃｃ
に対する検出電圧Ｖｒｅｆの割合を大きくする。つま
り、入力電圧Ｖｉｎが低いと出力電圧Ｖｃｃの目標値が
実質的に引き下げられる。
Description
【０００１】
【発明の属する技術分野】本発明は、主として集積回路
に用いる安定化電源回路に関するものである。
に用いる安定化電源回路に関するものである。
【０００２】
【従来の技術】集積回路で一般に用いられている安定化
電源回路として図５に示す構成のものがある（特開昭６
０−８４６１６号公報等参照）。この回路は、入出力端
子間に挿入したトランジスタＱ１’による損失量を調節
することによって、入力電圧Ｖｉｎを降圧するとともに
安定化して一定の出力電圧Ｖｃｃを負荷ＲＬに印加する
ものである。この種の安定化電源回路は、基本的には、
出力電圧Ｖｃｃに比例した検出電圧Ｖｒｅｆを検出する
ための分圧抵抗Ｒ１，Ｒ２と、分圧抵抗Ｒ１，Ｒ２によ
る検出電圧Ｖｒｅｆと基準電圧との差に比例してトラン
ジスタＱ１’による損失量を調節する帰還増幅手段と、
帰還増幅手段に基準電圧を与える基準電圧発生手段とを
備える。図示例では基準電圧発生手段として半導体のエ
ネルギーバンドギャップ電圧を基準電圧に利用するバン
ドギャップリファレンス回路を用いている。また、図示
例では帰還増幅手段と基準電圧発生手段とをまとめて誤
差増幅器ＥＡとしている。分圧抵抗Ｒ１，Ｒ２により生
成された検出電圧Ｖｒｅｆと出力電圧Ｖｃｃとは、Ｖｃ
ｃ＝Ｖｒｅｆ×（Ｒ１＋Ｒ２）／Ｒ１の関係になる。
電源回路として図５に示す構成のものがある（特開昭６
０−８４６１６号公報等参照）。この回路は、入出力端
子間に挿入したトランジスタＱ１’による損失量を調節
することによって、入力電圧Ｖｉｎを降圧するとともに
安定化して一定の出力電圧Ｖｃｃを負荷ＲＬに印加する
ものである。この種の安定化電源回路は、基本的には、
出力電圧Ｖｃｃに比例した検出電圧Ｖｒｅｆを検出する
ための分圧抵抗Ｒ１，Ｒ２と、分圧抵抗Ｒ１，Ｒ２によ
る検出電圧Ｖｒｅｆと基準電圧との差に比例してトラン
ジスタＱ１’による損失量を調節する帰還増幅手段と、
帰還増幅手段に基準電圧を与える基準電圧発生手段とを
備える。図示例では基準電圧発生手段として半導体のエ
ネルギーバンドギャップ電圧を基準電圧に利用するバン
ドギャップリファレンス回路を用いている。また、図示
例では帰還増幅手段と基準電圧発生手段とをまとめて誤
差増幅器ＥＡとしている。分圧抵抗Ｒ１，Ｒ２により生
成された検出電圧Ｖｒｅｆと出力電圧Ｖｃｃとは、Ｖｃ
ｃ＝Ｖｒｅｆ×（Ｒ１＋Ｒ２）／Ｒ１の関係になる。
【０００３】ところで、この回路は、一種の直列制御型
の安定化電源回路であって、トランジスタＱ１’による
損失量を調節することによって出力電圧Ｖｃｃを安定化
しているから、入力電圧Ｖｉｎは目的の出力電圧Ｖｃｃ
に対してトランジスタＱ１’による電圧降下分よりも高
くなければならない。特開昭６０−８４６１６号公報に
も記載されているように、トランジスタＱ１’としてｎ
ｐｎ形のものを用いた場合の入力電圧Ｖｉｎの動作下限
値は、理論的には、トランジスタＱ１’のベースエミッ
タ間電圧ＶBEと、トランジスタＱ１’の飽和時のコレク
タエッミタ間電圧ＶCEと、出力電圧Ｖｃｃとの和にな
る。ＶBE≒０．７Ｖ、ＶCE≒０．２Ｖであるから、入力
電圧Ｖｉｎは、Ｖｉｎ≧Ｖｃｃ＋０．９Ｖという条件を
満たさなければならない。また、設計上は部品の温度係
数などを考慮して、Ｖｉｎ≧Ｖｃｃ＋ＶBE×３＋αと
し、ＶBE×３＋α≒２．５Ｖに設定している。
の安定化電源回路であって、トランジスタＱ１’による
損失量を調節することによって出力電圧Ｖｃｃを安定化
しているから、入力電圧Ｖｉｎは目的の出力電圧Ｖｃｃ
に対してトランジスタＱ１’による電圧降下分よりも高
くなければならない。特開昭６０−８４６１６号公報に
も記載されているように、トランジスタＱ１’としてｎ
ｐｎ形のものを用いた場合の入力電圧Ｖｉｎの動作下限
値は、理論的には、トランジスタＱ１’のベースエミッ
タ間電圧ＶBEと、トランジスタＱ１’の飽和時のコレク
タエッミタ間電圧ＶCEと、出力電圧Ｖｃｃとの和にな
る。ＶBE≒０．７Ｖ、ＶCE≒０．２Ｖであるから、入力
電圧Ｖｉｎは、Ｖｉｎ≧Ｖｃｃ＋０．９Ｖという条件を
満たさなければならない。また、設計上は部品の温度係
数などを考慮して、Ｖｉｎ≧Ｖｃｃ＋ＶBE×３＋αと
し、ＶBE×３＋α≒２．５Ｖに設定している。
【０００４】入力電圧Ｖｉｎが５Ｖなどであって低い場
合や、出力電圧Ｖｃｃをできるだけ高くしたい場合に
は、上述の回路を採用することができない場合があるか
ら、出力電圧Ｖｃｃに対する入力電圧Ｖｉｎの動作下限
値を少なくするために、上記公報にも記載されているよ
うに、ｐｎｐ形のトランジスタＱ１を用いた図６のよう
な回路構成が考えられている。この回路構成では、入力
電圧Ｖｉｎの動作下限値は、理論的には、トランジスタ
Ｑ１の飽和時のコレクタエッミタ間電圧ＶCEと、出力電
圧Ｖｃｃとの和になる。つまり、入力電圧Ｖｉｎは、Ｖ
ｉｎ≧Ｖｃｃ＋０．２Ｖという条件を満たせばよい。こ
の値に対して多少の余裕を見込んだとしても、Ｖｉｎ≧
Ｖｃｃ＋０．３Ｖの条件で使用可能である。したがっ
て、入力電圧Ｖｉｎが４．５Ｖであって出力電圧Ｖｃｃ
が３．８Ｖというような設計も可能になる（図５に示し
た構成では、理論上からもこの設計ができない）。
合や、出力電圧Ｖｃｃをできるだけ高くしたい場合に
は、上述の回路を採用することができない場合があるか
ら、出力電圧Ｖｃｃに対する入力電圧Ｖｉｎの動作下限
値を少なくするために、上記公報にも記載されているよ
うに、ｐｎｐ形のトランジスタＱ１を用いた図６のよう
な回路構成が考えられている。この回路構成では、入力
電圧Ｖｉｎの動作下限値は、理論的には、トランジスタ
Ｑ１の飽和時のコレクタエッミタ間電圧ＶCEと、出力電
圧Ｖｃｃとの和になる。つまり、入力電圧Ｖｉｎは、Ｖ
ｉｎ≧Ｖｃｃ＋０．２Ｖという条件を満たせばよい。こ
の値に対して多少の余裕を見込んだとしても、Ｖｉｎ≧
Ｖｃｃ＋０．３Ｖの条件で使用可能である。したがっ
て、入力電圧Ｖｉｎが４．５Ｖであって出力電圧Ｖｃｃ
が３．８Ｖというような設計も可能になる（図５に示し
た構成では、理論上からもこの設計ができない）。
【０００５】
【発明が解決しようとする課題】しかしながら、図６に
示した構成を集積回路用として用いると以下のような問
題が生じることがある。たとえば、入力電圧Ｖｉｎを０
Ｖから４．５Ｖまで徐々に上昇させるような場合には
（電源投入時などでは入力電圧Ｖｉｎがこのように変化
する）、入力電圧Ｖｉｎの上昇中にトランジスタＱ１が
完全に飽和する電圧領域が存在することになる。一方、
トランジスタＱ１は負荷ＲＬに十分な電流を供給する容
量が必要であるから、消費電力の大きい集積回路である
と、電流容量の大きいｐｎｐ形のトランジスタＱ１を得
るために、トランジスタＱ１としてバーチカル形（縦
形）のｐｎｐ形トランジスタを用いることが多い。
示した構成を集積回路用として用いると以下のような問
題が生じることがある。たとえば、入力電圧Ｖｉｎを０
Ｖから４．５Ｖまで徐々に上昇させるような場合には
（電源投入時などでは入力電圧Ｖｉｎがこのように変化
する）、入力電圧Ｖｉｎの上昇中にトランジスタＱ１が
完全に飽和する電圧領域が存在することになる。一方、
トランジスタＱ１は負荷ＲＬに十分な電流を供給する容
量が必要であるから、消費電力の大きい集積回路である
と、電流容量の大きいｐｎｐ形のトランジスタＱ１を得
るために、トランジスタＱ１としてバーチカル形（縦
形）のｐｎｐ形トランジスタを用いることが多い。
【０００６】しかしながら、縦形のｐｎｐ形トランジス
タが完全に飽和すると寄生トランジスタが生じ、エミッ
タから集積回路のサブストレート（半導体基板）に流れ
る漏れ電流が生じることが知られている。入力電圧Ｖｉ
ｎと出力電圧Ｖｃｃと消費電流Ｉｉｎとの関係を示すと
図７のようになる。トランジスタＱ１が飽和している領
域では、入力電圧Ｖｉｎの上昇に伴って消費電流Ｉｉｎ
も上昇し、トランジスタＱ１が飽和領域から抜けると
（図示例では約４Ｖ）、消費電流Ｉｉｎは所定値（図示
例では約２．５Ｖ）に落ち着く。
タが完全に飽和すると寄生トランジスタが生じ、エミッ
タから集積回路のサブストレート（半導体基板）に流れ
る漏れ電流が生じることが知られている。入力電圧Ｖｉ
ｎと出力電圧Ｖｃｃと消費電流Ｉｉｎとの関係を示すと
図７のようになる。トランジスタＱ１が飽和している領
域では、入力電圧Ｖｉｎの上昇に伴って消費電流Ｉｉｎ
も上昇し、トランジスタＱ１が飽和領域から抜けると
（図示例では約４Ｖ）、消費電流Ｉｉｎは所定値（図示
例では約２．５Ｖ）に落ち着く。
【０００７】ところで、上述の安定化電源回路に対して
電源から入力電圧Ｖｉｎが直接印加されているときに
は、飽和領域において消費電流Ｉｉｎが増加するもの
の、これは過渡的であって、とくに問題は生じない。し
かしながら、図８のように、上述の安定化電源回路ＲＧ
にノイズ除去などの目的で抵抗Ｒｓを介して電源Ｖｓが
接続されているとすると、トランジスタＱ１の飽和領域
で消費電流Ｉｉｎが増加したときに抵抗Ｒｓによる電圧
降下が大きくなり、結果的に安定化電源回路ＲＧの入力
電圧Ｖｉｎが上昇せず、飽和領域を抜けることができな
くなる場合がある。消費電流Ｉｉｎは図７によれば最大
値が８ｍＡ程度に達するから、たとえば、抵抗Ｒｓが１
００Ωであるとすれば、抵抗Ｒｓでの電圧降下は０．８
Ｖになり、電源Ｖｓの電圧が４．５Ｖであったとしても
入力電圧Ｖｉｎは３．７Ｖになる。このような入力電圧
ＶｉｎではトランジスタＱ１は飽和領域から抜けること
ができず、異常な状態が継続するという問題が生じる。
電源から入力電圧Ｖｉｎが直接印加されているときに
は、飽和領域において消費電流Ｉｉｎが増加するもの
の、これは過渡的であって、とくに問題は生じない。し
かしながら、図８のように、上述の安定化電源回路ＲＧ
にノイズ除去などの目的で抵抗Ｒｓを介して電源Ｖｓが
接続されているとすると、トランジスタＱ１の飽和領域
で消費電流Ｉｉｎが増加したときに抵抗Ｒｓによる電圧
降下が大きくなり、結果的に安定化電源回路ＲＧの入力
電圧Ｖｉｎが上昇せず、飽和領域を抜けることができな
くなる場合がある。消費電流Ｉｉｎは図７によれば最大
値が８ｍＡ程度に達するから、たとえば、抵抗Ｒｓが１
００Ωであるとすれば、抵抗Ｒｓでの電圧降下は０．８
Ｖになり、電源Ｖｓの電圧が４．５Ｖであったとしても
入力電圧Ｖｉｎは３．７Ｖになる。このような入力電圧
ＶｉｎではトランジスタＱ１は飽和領域から抜けること
ができず、異常な状態が継続するという問題が生じる。
【０００８】本発明は上記事由に鑑みて為されたもので
あり、その目的は、入力電圧が徐々に上昇する場合でも
確実に動作させることができる安定化電源回路を提供す
ることにある。
あり、その目的は、入力電圧が徐々に上昇する場合でも
確実に動作させることができる安定化電源回路を提供す
ることにある。
【０００９】
【課題を解決するための手段】請求項１の発明は、入出
力端子間に挿入されたｐｎｐ形のトランジスタと、出力
電圧に比例した検出電圧を発生させる出力電圧検出手段
と、一定の基準電圧を発生させる基準電圧発生手段と、
出力電圧検出手段により検出した電圧と基準電圧との差
に応じて前記トランジスタの損失量を調節することによ
り出力電圧を一定に保つ帰還増幅手段と、入力電圧に比
例した比較電圧を発生させる入力電圧検出手段と、前記
比較電圧が基準電圧に比例して設定された規定電圧未満
であるときの出力電圧に対する検出電圧の割合を、前記
比較電圧が前記規定電圧以上であるときの割合よりも大
きく設定する検出電圧切換手段とを設けたものである。
力端子間に挿入されたｐｎｐ形のトランジスタと、出力
電圧に比例した検出電圧を発生させる出力電圧検出手段
と、一定の基準電圧を発生させる基準電圧発生手段と、
出力電圧検出手段により検出した電圧と基準電圧との差
に応じて前記トランジスタの損失量を調節することによ
り出力電圧を一定に保つ帰還増幅手段と、入力電圧に比
例した比較電圧を発生させる入力電圧検出手段と、前記
比較電圧が基準電圧に比例して設定された規定電圧未満
であるときの出力電圧に対する検出電圧の割合を、前記
比較電圧が前記規定電圧以上であるときの割合よりも大
きく設定する検出電圧切換手段とを設けたものである。
【００１０】請求項２の発明は、請求項１の発明におい
て、出力電圧検出手段が直列接続された複数個の分圧抵
抗よりなり、検出電圧切換回路が少なくとも１個の分圧
抵抗に並列接続されたスイッチング素子と、前記比較電
圧と前記規定電圧との大小関係を比較し前記比較電圧が
前記規定電圧よりも小さい期間にスイッチング素子をオ
ンにする電圧比較回路とからなるものである。
て、出力電圧検出手段が直列接続された複数個の分圧抵
抗よりなり、検出電圧切換回路が少なくとも１個の分圧
抵抗に並列接続されたスイッチング素子と、前記比較電
圧と前記規定電圧との大小関係を比較し前記比較電圧が
前記規定電圧よりも小さい期間にスイッチング素子をオ
ンにする電圧比較回路とからなるものである。
【００１１】請求項３の発明は、請求項１または請求項
２の発明において、前記規定電圧を前記基準電圧に等し
く設定し、前記比較電圧が前記規定電圧未満であるとき
に前記検出電圧を出力電圧と等しく設定するものであ
る。
２の発明において、前記規定電圧を前記基準電圧に等し
く設定し、前記比較電圧が前記規定電圧未満であるとき
に前記検出電圧を出力電圧と等しく設定するものであ
る。
【００１２】
【発明の実施の形態】（実施形態１）本実施形態は、図
１に示すように、図６に示した従来構成に対して分圧抵
抗Ｒ２を２個の分圧抵抗Ｒ２１，Ｒ２２に分割し、一方
の分圧抵抗Ｒ２２の両端間に接続したスイッチング素子
ＳＷを入力電圧Ｖｉｎに応じてオンオフさせるものであ
る。すなわち、分圧抵抗Ｒ１，Ｒ２１，Ｒ２２により出
力電圧検出手段が構成され、分圧抵抗Ｒ１，Ｒ２１の接
続点から検出電圧Ｖｒｅｆが取り出される。入力電圧Ｖ
ｉｎは分圧抵抗ＲＡ，ＲＢにより分圧され、入力電圧Ｖ
ｉｎに比例する比較電圧Ｖａが取り出される。比較電圧
Ｖａは電圧比較回路ＣＰによって誤差増幅器ＥＡで生成
された基準電圧Ｖｂ（ここでは、比較電圧Ｖａを基準電
圧Ｖｂと比較しているが、基準電圧Ｖｂに比例する規定
電圧と比較してもよい）と比較され、比較電圧Ｖａが基
準電圧Ｖｂよりも低い期間にはスッチング素子ＳＷをオ
ンにして、分圧抵抗Ｒ２２をクリップ（短絡）する。つ
まり、比較電圧Ｖａが基準電圧Ｖｂよりも低い期間にお
ける分圧抵抗Ｒ１，Ｒ２１，Ｒ２２による分圧比（Ｒ１
／（Ｒ１＋Ｒ２１））は、比較電圧Ｖａが基準電圧Ｖｂ
よりも高い期間における分圧抵抗Ｒ１，Ｒ２１による分
圧比（Ｒ１／（Ｒ１＋Ｒ２１＋Ｒ２２））よりも大きく
なる。分圧比（Ｒ１／（Ｒ１＋Ｒ２１＋Ｒ２２））は、
図６に示した従来構成での分圧抵抗Ｒ１，Ｒ２による分
圧比（Ｒ１／（Ｒ１＋Ｒ２））と等しく設定されてい
る。ここで、スイッチング素子ＳＷにはｐｎｐ形のトラ
ンジスタを用いており、エミッタコレクタ間に分圧抵抗
Ｒ２２が並列接続されている。誤差増幅器ＥＡは、基準
電圧Ｖｂを発生させる基準電圧発生手段と、検出電圧Ｖ
ｒｅｆに基づいてｐｎｐ形の縦型のトランジスタＱ１を
制御する帰還増幅手段とを含んでいる。また、分圧抵抗
ＲＡ，ＲＢは入力電圧Ｖｉｎに比例した比較電圧Ｖａを
発生させる入力電圧検出手段を構成し、電圧比較回路Ｃ
Ｐとスイッチング素子ＳＷとにより検出電圧切換手段が
構成されている。他の構成は図６に示した従来構成と同
様である。
１に示すように、図６に示した従来構成に対して分圧抵
抗Ｒ２を２個の分圧抵抗Ｒ２１，Ｒ２２に分割し、一方
の分圧抵抗Ｒ２２の両端間に接続したスイッチング素子
ＳＷを入力電圧Ｖｉｎに応じてオンオフさせるものであ
る。すなわち、分圧抵抗Ｒ１，Ｒ２１，Ｒ２２により出
力電圧検出手段が構成され、分圧抵抗Ｒ１，Ｒ２１の接
続点から検出電圧Ｖｒｅｆが取り出される。入力電圧Ｖ
ｉｎは分圧抵抗ＲＡ，ＲＢにより分圧され、入力電圧Ｖ
ｉｎに比例する比較電圧Ｖａが取り出される。比較電圧
Ｖａは電圧比較回路ＣＰによって誤差増幅器ＥＡで生成
された基準電圧Ｖｂ（ここでは、比較電圧Ｖａを基準電
圧Ｖｂと比較しているが、基準電圧Ｖｂに比例する規定
電圧と比較してもよい）と比較され、比較電圧Ｖａが基
準電圧Ｖｂよりも低い期間にはスッチング素子ＳＷをオ
ンにして、分圧抵抗Ｒ２２をクリップ（短絡）する。つ
まり、比較電圧Ｖａが基準電圧Ｖｂよりも低い期間にお
ける分圧抵抗Ｒ１，Ｒ２１，Ｒ２２による分圧比（Ｒ１
／（Ｒ１＋Ｒ２１））は、比較電圧Ｖａが基準電圧Ｖｂ
よりも高い期間における分圧抵抗Ｒ１，Ｒ２１による分
圧比（Ｒ１／（Ｒ１＋Ｒ２１＋Ｒ２２））よりも大きく
なる。分圧比（Ｒ１／（Ｒ１＋Ｒ２１＋Ｒ２２））は、
図６に示した従来構成での分圧抵抗Ｒ１，Ｒ２による分
圧比（Ｒ１／（Ｒ１＋Ｒ２））と等しく設定されてい
る。ここで、スイッチング素子ＳＷにはｐｎｐ形のトラ
ンジスタを用いており、エミッタコレクタ間に分圧抵抗
Ｒ２２が並列接続されている。誤差増幅器ＥＡは、基準
電圧Ｖｂを発生させる基準電圧発生手段と、検出電圧Ｖ
ｒｅｆに基づいてｐｎｐ形の縦型のトランジスタＱ１を
制御する帰還増幅手段とを含んでいる。また、分圧抵抗
ＲＡ，ＲＢは入力電圧Ｖｉｎに比例した比較電圧Ｖａを
発生させる入力電圧検出手段を構成し、電圧比較回路Ｃ
Ｐとスイッチング素子ＳＷとにより検出電圧切換手段が
構成されている。他の構成は図６に示した従来構成と同
様である。
【００１３】いま、入力電圧Ｖｉｎが４．１〜４．３Ｖ
の範囲の所定の電圧Ｖ１のときに、比較電圧Ｖａが基準
電圧Ｖｂと等しくなるように、分圧抵抗ＲＡ，ＲＢが設
定されているものとする。ここで、上述した電圧Ｖ１の
下限値である４．１Ｖは、出力電圧Ｖｃｃを３．８Ｖと
するときの入力電圧Ｖｉｎの下限値であって、トランジ
スタＱ１の飽和時の電圧降下である０．３Ｖを出力電圧
Ｖｃｃに加算した値である。また、電圧Ｖ１の上限値で
ある４．３Ｖは、図８に示した電源Ｖｓの電圧を４．５
Ｖとしたときの抵抗Ｒｓによる電圧降下を見込んだ値で
ある。したがって、上限値は理論的には４．５Ｖ以下で
あればよい。
の範囲の所定の電圧Ｖ１のときに、比較電圧Ｖａが基準
電圧Ｖｂと等しくなるように、分圧抵抗ＲＡ，ＲＢが設
定されているものとする。ここで、上述した電圧Ｖ１の
下限値である４．１Ｖは、出力電圧Ｖｃｃを３．８Ｖと
するときの入力電圧Ｖｉｎの下限値であって、トランジ
スタＱ１の飽和時の電圧降下である０．３Ｖを出力電圧
Ｖｃｃに加算した値である。また、電圧Ｖ１の上限値で
ある４．３Ｖは、図８に示した電源Ｖｓの電圧を４．５
Ｖとしたときの抵抗Ｒｓによる電圧降下を見込んだ値で
ある。したがって、上限値は理論的には４．５Ｖ以下で
あればよい。
【００１４】上記回路において、入力電圧Ｖｉｎを０Ｖ
から上昇させる場合について考察する。入力電圧Ｖｉｎ
が電圧Ｖ１よりも低い（Ｖｉｎ＜Ｖ１）期間には、比較
電圧Ｖａが基準電圧Ｖｂよりも低い（Ｖａ＜Ｖｂ）か
ら、電圧比較回路ＣＰの出力Ｓ１はＬレベルになってい
る。したがって、スイッチング素子ＳＷはオンになり、
分圧抵抗Ｒ２２がクリップされる。その結果、出力電圧
Ｖｃｃは、Ｖｃｃ＝Ｖｒｅｆ×（Ｒ１＋Ｒ２１）／Ｒ１
になる。この出力電圧をＶｃ１とする。
から上昇させる場合について考察する。入力電圧Ｖｉｎ
が電圧Ｖ１よりも低い（Ｖｉｎ＜Ｖ１）期間には、比較
電圧Ｖａが基準電圧Ｖｂよりも低い（Ｖａ＜Ｖｂ）か
ら、電圧比較回路ＣＰの出力Ｓ１はＬレベルになってい
る。したがって、スイッチング素子ＳＷはオンになり、
分圧抵抗Ｒ２２がクリップされる。その結果、出力電圧
Ｖｃｃは、Ｖｃｃ＝Ｖｒｅｆ×（Ｒ１＋Ｒ２１）／Ｒ１
になる。この出力電圧をＶｃ１とする。
【００１５】一方、入力電圧Ｖｉｎがさらに上昇して電
圧Ｖ１以上（Ｖｉｎ≧Ｖ１）になると、比較電圧Ｖａも
基準電圧Ｖｂ以上（Ｖａ≧Ｖｂ）になるから、電圧比較
回路ＣＰの出力Ｓ１はＨレベルになる。つまり、スイッ
チング素子ＳＷがオフになり、出力電圧Ｖｃｃが、Ｖｃ
ｃ＝Ｖｒｅｆ×（Ｒ１＋Ｒ２１＋Ｒ２２）／Ｒ１にな
る。この出力電圧をＶｃ２とする。出力電圧Ｖｃ２は出
力電圧Ｖｃｃの定常時の目標値である。２つの電圧Ｖｃ
１，Ｖｃ２を比較すると、２つの分圧抵抗Ｒ１，Ｒ２１
の接続点の検出電圧Ｖｒｅｆが等しいとしても、出力電
圧Ｖｃ１は出力電圧Ｖｃ２よりも低くなる。
圧Ｖ１以上（Ｖｉｎ≧Ｖ１）になると、比較電圧Ｖａも
基準電圧Ｖｂ以上（Ｖａ≧Ｖｂ）になるから、電圧比較
回路ＣＰの出力Ｓ１はＨレベルになる。つまり、スイッ
チング素子ＳＷがオフになり、出力電圧Ｖｃｃが、Ｖｃ
ｃ＝Ｖｒｅｆ×（Ｒ１＋Ｒ２１＋Ｒ２２）／Ｒ１にな
る。この出力電圧をＶｃ２とする。出力電圧Ｖｃ２は出
力電圧Ｖｃｃの定常時の目標値である。２つの電圧Ｖｃ
１，Ｖｃ２を比較すると、２つの分圧抵抗Ｒ１，Ｒ２１
の接続点の検出電圧Ｖｒｅｆが等しいとしても、出力電
圧Ｖｃ１は出力電圧Ｖｃ２よりも低くなる。
【００１６】つまり、入力電圧Ｖｉｎが電圧Ｖ１よりも
低い期間には、出力電圧Ｖｃｃの目標値が定常時よりも
引き下げられており、したがって、入力電圧Ｖｉｎと出
力電圧Ｖｃｃとの差が大きく、図８のように電源Ｖｓと
の間に抵抗Ｒｓが存在するような回路構成であって入力
電圧Ｖｉｎが低い場合でも、Ｖｉｎ＞Ｖｃｃ＋０．３Ｖ
という条件を容易に満たすことができる。また、入力電
圧Ｖｉｎが低ければ消費電流Ｉｉｎも少ないから、抵抗
Ｒｓによる電圧降下も少なくなり、電源Ｖｓと入力電圧
Ｖｉｎとの差も小さくなる。その結果、トランジスタＱ
１を飽和させることなく動作させることが可能になる。
低い期間には、出力電圧Ｖｃｃの目標値が定常時よりも
引き下げられており、したがって、入力電圧Ｖｉｎと出
力電圧Ｖｃｃとの差が大きく、図８のように電源Ｖｓと
の間に抵抗Ｒｓが存在するような回路構成であって入力
電圧Ｖｉｎが低い場合でも、Ｖｉｎ＞Ｖｃｃ＋０．３Ｖ
という条件を容易に満たすことができる。また、入力電
圧Ｖｉｎが低ければ消費電流Ｉｉｎも少ないから、抵抗
Ｒｓによる電圧降下も少なくなり、電源Ｖｓと入力電圧
Ｖｉｎとの差も小さくなる。その結果、トランジスタＱ
１を飽和させることなく動作させることが可能になる。
【００１７】電圧Ｖｃ１＝１．９Ｖ、電圧Ｖｃ２＝３．
８Ｖに設定した場合の入力電圧Ｖｉｎと出力電圧Ｖｃｃ
と消費電流Ｉｉｎとの関係を図２に示す。入力電圧Ｖｉ
ｎに対する出力電圧Ｖｃｃの設定は上述の通りであっ
て、入力電圧Ｖｉｎが２．２Ｖ（＝Ｖｃ１＋０．３Ｖ）
に達するまでは、トランジスタＱ１は飽和しているか
ら、寄生トランジスタによる漏れ電流が生じているが、
入力電圧Ｖｉｎが比較的小さいから、漏れ電流による消
費電流Ｉｉｎは比較的少ない（最大で５ｍＡ程度）。そ
の後、入力電圧Ｖｉｎがさらに上昇してＶｃ１＋０．３
Ｖ以上になると、トランジスタＱ１は飽和領域を抜けて
消費電流Ｉｉｎが定常値（約２ｍＡ）になる。そこで、
入力電圧Ｖｃｃが４．１Ｖに達した後にスイッチング素
子ＳＷをオフにすることによって、出力電圧Ｖｃｃの目
標値がＶｃ２（＝３．８Ｖ）になり、この状態ではトラ
ンジスタＱ１は飽和状態にならないから、確実に動作さ
せることができるのである。
８Ｖに設定した場合の入力電圧Ｖｉｎと出力電圧Ｖｃｃ
と消費電流Ｉｉｎとの関係を図２に示す。入力電圧Ｖｉ
ｎに対する出力電圧Ｖｃｃの設定は上述の通りであっ
て、入力電圧Ｖｉｎが２．２Ｖ（＝Ｖｃ１＋０．３Ｖ）
に達するまでは、トランジスタＱ１は飽和しているか
ら、寄生トランジスタによる漏れ電流が生じているが、
入力電圧Ｖｉｎが比較的小さいから、漏れ電流による消
費電流Ｉｉｎは比較的少ない（最大で５ｍＡ程度）。そ
の後、入力電圧Ｖｉｎがさらに上昇してＶｃ１＋０．３
Ｖ以上になると、トランジスタＱ１は飽和領域を抜けて
消費電流Ｉｉｎが定常値（約２ｍＡ）になる。そこで、
入力電圧Ｖｃｃが４．１Ｖに達した後にスイッチング素
子ＳＷをオフにすることによって、出力電圧Ｖｃｃの目
標値がＶｃ２（＝３．８Ｖ）になり、この状態ではトラ
ンジスタＱ１は飽和状態にならないから、確実に動作さ
せることができるのである。
【００１８】しかして、図８に示したように、電源Ｖｓ
との間に抵抗Ｒｓが挿入されている場合に、電源Ｖｓの
電圧が低いときにはトランジスタＱ１が飽和するから、
抵抗Ｒｓによる電圧降下が比較的大きくなるが、このと
きの安定化電源回路ＲＧの出力電圧Ｖｃｃの目標値がＶ
ｃ１に設定されていることによって、電源Ｖｓの電圧の
上昇過程で飽和領域を容易に抜けることができる。この
ようにして、トランジスタＱ１が飽和領域を抜ける。こ
の時点で消費電流Ｉｉｎが低減されるから、抵抗Ｒｓに
よる電圧降下も小さくなり入力電圧Ｖｉｎが高くなる。
その後、電源Ｖｓの電圧が十分に上昇した時点で安定化
電源回路ＲＧの出力電圧Ｖｃｃの目標値をＶｃ２に設定
することで、目標値Ｖｃ２の出力電圧Ｖｃｃを得ること
ができるのである。
との間に抵抗Ｒｓが挿入されている場合に、電源Ｖｓの
電圧が低いときにはトランジスタＱ１が飽和するから、
抵抗Ｒｓによる電圧降下が比較的大きくなるが、このと
きの安定化電源回路ＲＧの出力電圧Ｖｃｃの目標値がＶ
ｃ１に設定されていることによって、電源Ｖｓの電圧の
上昇過程で飽和領域を容易に抜けることができる。この
ようにして、トランジスタＱ１が飽和領域を抜ける。こ
の時点で消費電流Ｉｉｎが低減されるから、抵抗Ｒｓに
よる電圧降下も小さくなり入力電圧Ｖｉｎが高くなる。
その後、電源Ｖｓの電圧が十分に上昇した時点で安定化
電源回路ＲＧの出力電圧Ｖｃｃの目標値をＶｃ２に設定
することで、目標値Ｖｃ２の出力電圧Ｖｃｃを得ること
ができるのである。
【００１９】なお、上述の構成例において、基準電圧Ｖ
ｂをバンドギャップリファレンス回路で生成している
が、外部から基準電圧Ｖｂを与えるなど入力電圧Ｖｉｎ
の変動の影響が少ないほぼ一定の基準電圧Ｖｂを出力す
ることができる構成であれば、どのようなものを用いて
もよいのはもちろんのことである。 （実施形態２）本実施形態は、図３に示すように、分圧
抵抗ＲＡ，ＲＢに代えて、誤差増幅器ＥＡにおいて基準
電圧Ｖｂを生成するための分圧抵抗ＲＣ，ＲＤを用いて
比較電圧Ｖａを取り出すようにしたものである。また、
この構成では、電圧Ｖｃ１を基準電圧Ｖｂと等しく設定
しているから、分圧抵抗Ｒ２１は省略されている。他の
構成および動作は実施形態１と同様であって、分圧抵抗
ＲＡ，ＲＢ，Ｒ２１を省略した分だけ実施形態１よりも
部品点数が削減されている。
ｂをバンドギャップリファレンス回路で生成している
が、外部から基準電圧Ｖｂを与えるなど入力電圧Ｖｉｎ
の変動の影響が少ないほぼ一定の基準電圧Ｖｂを出力す
ることができる構成であれば、どのようなものを用いて
もよいのはもちろんのことである。 （実施形態２）本実施形態は、図３に示すように、分圧
抵抗ＲＡ，ＲＢに代えて、誤差増幅器ＥＡにおいて基準
電圧Ｖｂを生成するための分圧抵抗ＲＣ，ＲＤを用いて
比較電圧Ｖａを取り出すようにしたものである。また、
この構成では、電圧Ｖｃ１を基準電圧Ｖｂと等しく設定
しているから、分圧抵抗Ｒ２１は省略されている。他の
構成および動作は実施形態１と同様であって、分圧抵抗
ＲＡ，ＲＢ，Ｒ２１を省略した分だけ実施形態１よりも
部品点数が削減されている。
【００２０】なお、図４に示すように、負荷回路として
発光ダイオードＬＥＤを含むような場合には、実施形態
１のように分圧抵抗Ｒ１，Ｒ２１，Ｒ２２を用いる構成
が望ましい。すなわち、発光ダイオードＬＥＤの点灯に
は出力電圧Ｖｃｃを２Ｖに設定する必要があり、実施形
態１の構成では分圧抵抗Ｒ１，Ｒ２１，Ｒ２２を適宜に
設定すれば電圧Ｖｃ１を２Ｖ程度に設定することがで
き、発光ダイオードＬＥＤを点灯することができる。こ
れに対して、実施形態２の構成では電圧Ｖｃ１を基準電
圧Ｖｂと等しく設定しており、基準電圧Ｖｂはバンドギ
ャップを利用していることによって約１．２５Ｖにな
り、この電圧では発光ダイオードＬＥＤを駆動すること
ができないのである。要するに、入力電圧Ｖｉｎが低い
期間にも負荷回路を動作させる場合には、電圧Ｖｃ１を
任意に設定することができる実施形態１の回路構成を採
用するのが望ましい。
発光ダイオードＬＥＤを含むような場合には、実施形態
１のように分圧抵抗Ｒ１，Ｒ２１，Ｒ２２を用いる構成
が望ましい。すなわち、発光ダイオードＬＥＤの点灯に
は出力電圧Ｖｃｃを２Ｖに設定する必要があり、実施形
態１の構成では分圧抵抗Ｒ１，Ｒ２１，Ｒ２２を適宜に
設定すれば電圧Ｖｃ１を２Ｖ程度に設定することがで
き、発光ダイオードＬＥＤを点灯することができる。こ
れに対して、実施形態２の構成では電圧Ｖｃ１を基準電
圧Ｖｂと等しく設定しており、基準電圧Ｖｂはバンドギ
ャップを利用していることによって約１．２５Ｖにな
り、この電圧では発光ダイオードＬＥＤを駆動すること
ができないのである。要するに、入力電圧Ｖｉｎが低い
期間にも負荷回路を動作させる場合には、電圧Ｖｃ１を
任意に設定することができる実施形態１の回路構成を採
用するのが望ましい。
【００２１】
【発明の効果】請求項１の発明は、入出力端子間に挿入
されたｐｎｐ形のトランジスタと、出力電圧に比例した
検出電圧を発生させる出力電圧検出手段と、一定の基準
電圧を発生させる基準電圧発生手段と、出力電圧検出手
段により検出した電圧と基準電圧との差に応じて前記ト
ランジスタの損失量を調節することにより出力電圧を一
定に保つ帰還増幅手段と、入力電圧に比例した比較電圧
を発生させる入力電圧検出手段と、前記比較電圧が基準
電圧に比例して設定された規定電圧未満であるときの出
力電圧に対する検出電圧の割合を、前記比較電圧が前記
規定電圧以上であるときの割合よりも大きく設定する検
出電圧切換手段とを設けたものであり、入力電圧が比較
的低いときには出力電圧の目標値を引き下げていること
によって入力電圧と出力電圧との差をトランジスタの飽
和電圧以上に確保するのを容易にしている。つまり、入
力電圧が徐々に上昇する場合であってもトランジスタを
飽和領域から確実に抜けさせて定常動作とすることがで
き、トランジスタが定常動作に移行して消費電流（入力
電流）が飽和領域での動作中よりも小さくなり、かつ所
望の出力電圧が得られる程度に入力電圧が上昇した時点
で出力電圧の目標値を引き上げることができるから、ト
ランジスタを飽和領域から確実に抜け出させて定電圧を
出力することができるのである。
されたｐｎｐ形のトランジスタと、出力電圧に比例した
検出電圧を発生させる出力電圧検出手段と、一定の基準
電圧を発生させる基準電圧発生手段と、出力電圧検出手
段により検出した電圧と基準電圧との差に応じて前記ト
ランジスタの損失量を調節することにより出力電圧を一
定に保つ帰還増幅手段と、入力電圧に比例した比較電圧
を発生させる入力電圧検出手段と、前記比較電圧が基準
電圧に比例して設定された規定電圧未満であるときの出
力電圧に対する検出電圧の割合を、前記比較電圧が前記
規定電圧以上であるときの割合よりも大きく設定する検
出電圧切換手段とを設けたものであり、入力電圧が比較
的低いときには出力電圧の目標値を引き下げていること
によって入力電圧と出力電圧との差をトランジスタの飽
和電圧以上に確保するのを容易にしている。つまり、入
力電圧が徐々に上昇する場合であってもトランジスタを
飽和領域から確実に抜けさせて定常動作とすることがで
き、トランジスタが定常動作に移行して消費電流（入力
電流）が飽和領域での動作中よりも小さくなり、かつ所
望の出力電圧が得られる程度に入力電圧が上昇した時点
で出力電圧の目標値を引き上げることができるから、ト
ランジスタを飽和領域から確実に抜け出させて定電圧を
出力することができるのである。
【００２２】請求項２の発明のように、出力電圧検出手
段が直列接続された複数個の分圧抵抗よりなり、検出電
圧切換回路が少なくとも１個の分圧抵抗に並列接続され
たスイッチング素子と、前記比較電圧と前記規定電圧と
の大小関係を比較し前記比較電圧が前記規定電圧よりも
小さい期間にスイッチング素子をオンにする電圧比較回
路とからなるものでは、比較的簡単な構成を用いて請求
項１の発明を実現することができる。
段が直列接続された複数個の分圧抵抗よりなり、検出電
圧切換回路が少なくとも１個の分圧抵抗に並列接続され
たスイッチング素子と、前記比較電圧と前記規定電圧と
の大小関係を比較し前記比較電圧が前記規定電圧よりも
小さい期間にスイッチング素子をオンにする電圧比較回
路とからなるものでは、比較的簡単な構成を用いて請求
項１の発明を実現することができる。
【００２３】請求項３の発明のように、前記規定電圧を
前記基準電圧に等しく設定し、前記比較電圧が前記規定
電圧未満であるときに前記検出電圧を出力電圧と等しく
設定するものでは、各種の電圧をそれぞれ等しくするこ
とによって、回路構成を簡略化することが可能になると
いう利点がある。
前記基準電圧に等しく設定し、前記比較電圧が前記規定
電圧未満であるときに前記検出電圧を出力電圧と等しく
設定するものでは、各種の電圧をそれぞれ等しくするこ
とによって、回路構成を簡略化することが可能になると
いう利点がある。
【図１】本発明の実施形態１を示す回路図である。
【図２】同上の動作説明図である。
【図３】本発明の実施形態２を示す回路図である。
【図４】実施形態１における使用例を示す回路図であ
る。
る。
【図５】従来例を示す回路図である。
【図６】他の従来例を示す回路図である。
【図７】同上の動作説明図である。
【図８】同上の使用例を示す回路図である。
ＣＰ 電圧比較回路 ＥＡ 誤差増幅器 Ｑ１ トランジスタ Ｒ１，Ｒ２１，Ｒ２２ 分圧抵抗 ＲＡ，ＲＢ 分圧抵抗 ＲＬ 負荷 ＳＷ スイッチング素子 Ｖｉｎ 入力電圧 Ｖｃｃ 出力電圧 Ｖｂ 基準電圧 Ｖａ 比較電圧
Claims (3)
- 【請求項１】 入出力端子間に挿入されたｐｎｐ形のト
ランジスタと、出力電圧に比例した検出電圧を発生させ
る出力電圧検出手段と、一定の基準電圧を発生させる基
準電圧発生手段と、出力電圧検出手段により検出した電
圧と基準電圧との差に応じて前記トランジスタの損失量
を調節することにより出力電圧を一定に保つ帰還増幅手
段と、入力電圧に比例した比較電圧を発生させる入力電
圧検出手段と、前記比較電圧が基準電圧に比例して設定
された規定電圧未満であるときの出力電圧に対する検出
電圧の割合を、前記比較電圧が前記規定電圧以上である
ときの割合よりも大きく設定する検出電圧切換手段とを
設けたことを特徴とする安定化電源回路。 - 【請求項２】 出力電圧検出手段は直列接続された複数
個の分圧抵抗よりなり、検出電圧切換回路は少なくとも
１個の分圧抵抗に並列接続されたスイッチング素子と、
前記比較電圧と前記規定電圧との大小関係を比較し前記
比較電圧が前記規定電圧よりも小さい期間にスイッチン
グ素子をオンにする電圧比較回路とからなることを特徴
とする請求項１記載の安定化電源回路。 - 【請求項３】 前記規定電圧を前記基準電圧に等しく設
定し、前記比較電圧が前記規定電圧未満であるときに前
記検出電圧を出力電圧と等しく設定することを特徴とす
る請求項１または請求項２記載の安定化電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9345525A JPH11175173A (ja) | 1997-12-15 | 1997-12-15 | 安定化電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9345525A JPH11175173A (ja) | 1997-12-15 | 1997-12-15 | 安定化電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11175173A true JPH11175173A (ja) | 1999-07-02 |
Family
ID=18377183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9345525A Withdrawn JPH11175173A (ja) | 1997-12-15 | 1997-12-15 | 安定化電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11175173A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005044051A (ja) * | 2003-07-25 | 2005-02-17 | Ricoh Co Ltd | 基準電圧発生回路 |
| JP2005071172A (ja) * | 2003-08-26 | 2005-03-17 | Ricoh Co Ltd | 基準電圧発生回路 |
-
1997
- 1997-12-15 JP JP9345525A patent/JPH11175173A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005044051A (ja) * | 2003-07-25 | 2005-02-17 | Ricoh Co Ltd | 基準電圧発生回路 |
| JP2005071172A (ja) * | 2003-08-26 | 2005-03-17 | Ricoh Co Ltd | 基準電圧発生回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |