JP3022352B2 - 基準電圧発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は基準電圧発生回路に
関し、特に半導体集積回路の製造過程において、外部制
御電圧により出力制御される基準電圧を生成出力して、
製造上の「ばらつき」に対する各種マージンの確認、評
価および選別を行う際に使用される基準電圧発生回路に
関する。

【０００２】

【従来の技術】従来、この種の基準電圧発生回路は、例
えば特開平３−２８３４６３号公報に示されるように、
半導体集積回路の製造過程等において、製造上の「ばら
つき」に対する各種マージンの確認、評価および選別を
目的として用いられている。以下においては、当該特開
平３−２８３４６３号公報において開示されている基準
電圧回路を１従来例として、その動作について説明する
ものとする。図９は、当該従来例の基準電圧回路と、そ
の外部制御端子との接続関係を示す回路図である。図９
に示されるように、本従来例は、出力端子Ｔ_out に対応
して、ＮＰＮトランジスタＱ₇ 〜Ｑ₉ 、ダイオードＤ₇
および抵抗Ｒ₁₄〜Ｒ₁₈とを含む基準電圧回路２と、抵抗
Ｒ₁₃を介して節点ａ₁ に接続される外部制御端子Ｔ_a お
よび出力端子Ｔ_out に接続される外部制御端子Ｔ_b とを
備えて構成される。なお、この基準電圧回路２は、出力
端子Ｔ_out から所定の基準出力電圧Ｖ_out が出力される
ように、公知のバンドギャップ・リファレンス回路によ
り構成されており、上記の外部制御端子Ｔ_a または外部
制御端子Ｔ_b の何れかの外部制御端子を制御端子として
用いるかによって、当該基準電圧Ｖ_out の出力レベルが
外部から制御調整されている。

【０００３】図９において、外部制御端子Ｔ_b を制御端
子として使用する場合には、外部制御端子Ｔ_b の電圧即
ち外部制御電圧Ｖ_b は、出力端子Ｔ_out より出力される
基準出力電圧Ｖ_out と等しい値となり、図１０（ｂ）の
Ｖ_b ーＶ_out 特性に示されるように、当該基準電圧Ｖ
_out は、外部制御電圧Ｖ_b に比例して変化するようにな
る。また、この場合には、外部制御端子Ｔ_b を介して基
準電圧回路２に流入する電流Ｉ_b の値は、図１０（ａ）
のＶ_b ーＩ_b 特性に示されるようになり、外部制御電圧
Ｖ_b の電圧値が或る電圧ＶＢ_b よりも小さい制御入力電
圧領域においては、当該外部制御電圧Ｖ_b の入力増の変
化に対して、ＮＰＮトランジスタＱ₇ のエミッタ電流が
急激に増大する状態となり、これにより外部制御端子Ｔ
_b を介して基準電圧回路２に流入する電流Ｉ_b の電流量
も急激に増大する。そして、上記の電圧ＶＢ_b を越える
制御入力電圧領域においては、大きな電流変化がない状
態で電流Ｉ_b の電流値が推移している。

【０００４】次に、外部制御端子Ｔ_a を制御端子として
使用する場合には、外部制御端子Ｔ_a の電圧、即ち外部
制御電圧Ｖ_a は抵抗Ｒ₁₃を介して節点ａ₁ に入力され
る。この時の節点ａ₁ の電圧Ｖ_a1は、外部制御電圧Ｖ_a
の電圧値を、抵抗Ｒ₁₃、Ｒ₁₄、Ｒ₁₅およびＮＰＮトラン
ジスタＱ₈ により分圧して設定される電圧値となるため
に、外部制御電圧Ｖ_a の変化量に対して当該電圧Ｖ_a1の
変化量は小さい変化量となり、これに応じて、出力端子
Ｔ_out における基準電圧Ｖ_out の出力レベルの変化量も
小さい変化量となる。即ち、外部制御電圧Ｖ_a と基準電
圧Ｖ_out の関係を示す特性は、図１０（ｂ）のＶ_a ーＶ
_out 特性に示されるようになり、これにより、基準電圧
Ｖ_out の出力レベルの可変範囲は狭い電圧範囲に限定さ
れることが分かる。なお、この場合には、基準電圧Ｖ
_out の可変範囲を拡大するために、抵抗Ｒ₁₃を短絡する
か、または抵抗Ｒ₁₃を十分に小さい抵抗値として使用す
ることも考えられるが、このようにすると、基準電圧Ｖ
_out の変化量が、外部制御電圧Ｖ_a 即ち節点ａ₁ におけ
る電圧Ｖ_a1の変化量に略々等しい変化量となり、基準電
圧出力Ｖ_out の可変範囲は拡大されるが、図１０（ａ）
のＶ_a1ーＩ_a 特性に示されるように、節点ａにおける電
圧Ｖ_a1を或る電圧ＶＢ_a を越えて大きい値にしてゆく
と、基準電圧回路２に含まれるＮＰＮトランジスタＱ₇
およびＱ₈ と抵抗Ｒ₁₅およびＲ₁₆による帰還ループが稼
働状態となり、抵抗Ｒ₁₅およびＮＰＮトランジスタＱ₈
に流れる電流の増加率が大きくなり、これにより、接点
ａを介して基準電圧回路２に流入する電流Ｉ_a1が急激に
増大する状態となる。

【０００５】

【発明が解決しようとする課題】上述した従来の基準電
圧発生回路においては、下記の欠点がある。 (1) 外部制御端子Ｔ_b を外部制御端子として用いる場合
には、図１０（ａ）のＶ_b ーＩ_b 特性より明らかなよう
に、外部制御電圧Ｖ_b が或る電圧ＶＢ_b よりも小さい制
御入力電圧領域においては、当該外部制御電圧Ｖ_b の入
力増の変化に対して、前述のように、ＮＰＮトランジス
タＱ₇ のエミッタ電流が急激に増大し、外部制御端子Ｔ
b より基準電圧回路２に流入する電流Ｉ_b の電流量も急
激に増大する。これにより、基準電圧回路２の回路素子
などが劣化・破壊されるという欠点がある。 (2) また、外部制御端子Ｔ_a を制御端子として使用する
場合には、外部制御電圧Ｖ_a に対する基準電圧Ｖ_out の
可変範囲を拡大するために、当該外部制御電圧Ｖ_a を電
源電圧レベル以上に大きく変化させる場合には、基準電
圧回路２に流入する電流Ｉ_a の電流量が増大し、基準電
圧回路２の回路素子等が劣化・破壊されるという欠点が
ある。

【０００６】この場合に、外部制御電圧Ｖ_a を上げる代
わりに、抵抗Ｒ₁₃を短絡するか、または十分に小さい抵
抗値として使用しようとすると、基準出力電圧Ｖ_out の
可変範囲は拡大されるが、図１０（ａ）のＶ_a1ーＩ_a 特
性に示されるように、節点ａ₁ における電圧Ｖ_a1が或る
電圧ＶＢ_a を越える領域においては、外部制御端子Ｔ_a
を介して流入する電流Ｉ_a が増大して、同様に、基準電
圧回路２の回路素子などが劣化・破壊されるという欠点
がある。 (3) 更に、上記の欠点を回避するために、外部制御端子
Ｔ_a およびＴ_b の双方を外部制御端子として使用する場
合には、これらの複数の外部制御端子に対応する制御手
段が必要となり、且つ端子数低減対応策に対しては阻害
要因の１つとなるという欠点がある。

【０００７】本発明の目的は、外部制御端子による基準
電圧の出力レベル制御に際して、当該外部制御端子より
基準電圧回路内部に流入する大電流に起因する回路素子
の劣化・破壊を防止するとともに、外部制御電圧の変化
量に対する基準出力電圧の可変範囲を所要レベル範囲に
拡大し、併せて外部制御端子数を単一数に低減すること
にある。

【０００８】

【課題を解決するための手段】本発明の半導体装置は、
基準電圧の出力レベルを、外部制御電圧により制御して
生成して出力する基準電圧発生回路において、前記外部
制御電圧を単一の外部制御端子を介して入力し、前記基
準電圧の出力レベルを制御調整する第１および第２の電
流を生成して出力する電圧制御回路と、前記第１および
第２の電流を、それぞれ対応する第１および第２の端子
を介して入力し、所定の出力端子より前記基準電圧を生
成して出力する基準電圧回路と、で構成され、前記電圧
制御回路が、カソードが前記外部制御端子に接続され
て、アノードが前記第１の端子に接続される第１の整流
素子と、アノードが前記外部制御端子に接続されて、カ
ソードが前記第２の端子に接続される第２の整流素子と
で構成され、前記基準電圧回路が、コレクタが電源電圧
源に接続されて、ベースが前記第１の端子に接続され、
エミッタが前記第２の端子ならびに前記出力端子に接続
されるＮＰＮトランジスタと、前記電源電圧源と、前記
第１の端子と前記ＮＰＮトランジスタのベースとの接続
点との間に接続される第１の抵抗と、前記第１の端子と
前記ＮＰＮトランジスタのベースとの接続点と、所定の
接地点との間に準方向に直列接続されるｎ個の整流素子
と、前記ＮＰＮトランジスタのエミッタと前記接地点と
の間に接続される第２の抵抗と、を備えて構成されるこ
とを特徴としている。

【０００９】 または、基準電圧の出力レベルを、外部制
御電圧により制御して生成して出力する基準電圧発生回
路において、前記外部制御電圧を単一の外部制御端子を
介して入力し、前記基準電圧の出力レベルを制御調整す
る第１および第２の電流を生成して出力する電圧制御回
路と、前記第１および第２の電流を、それぞれ対応する
第１および第２の端子を介して入力し、所定の出力端子
より前記基準電圧を生成して出力する基準電圧回路と、
で構成され、前記電圧制御回路が、カソードが前記外部
制御端子に接続されて、アノードが前記第１の端子に接
続される第１の整流素子と、アノードが前記外部制御端
子に接続されて、カソードが前記第２の端子に接続され
る第２の整流素子とで構成され、前記基準電圧回路が、
コレクタが電源電圧源に接続されて、ベースが前記第１
の端子に接続され、エミッタが前記第２の端子ならびに
前記出力端子に接続される第１のＮＰＮトランジスタ
と、前記電源電圧源と、前記第１の端子と前記第１のＮ
ＰＮトランジスタのベースとの接続点との間に接続され
る第１の抵抗と、アノードが、前記第１の端子と前記第
１のＮＰＮトランジスタのベースとの接続点に接続され
る第１の整流素子と、前記第１の整流素子のカソードと
接地点との間に直列接続される第２および第３の抵抗
と、コレクタが前記第１の整流素子のカソードに接続さ
れ、ベースが前記第２および第３の抵抗の接続点に接続
されて、エミッタが接地点に接続される第２のＮＰＮト
ランジスタと、前記第１のＮＰＮトランジスタのエミッ
タと前記接地点との間に接続される第４の抵抗と、を備
えて構成されることを特徴としている。

【００１０】 もしくは、基準電圧の出力レベルを、外部
制御電圧により制御して生成して出力する基準電圧発生
回路において、前記外部制御電圧を単一の外部制御端子
を介して入力し、前記基準電圧の出力レベルを制御調整
する第１および第２の電流を生成して出力する電圧制御
回路と、前記第１および第２の電流を、それぞれ対応す
る第１および第２の端子を介して入力し、所定の出力端
子より前記基準電圧を生成して出力する基準電圧回路
と、で構成され、前記電圧制御回路が、カソードが前記
外部制御端子に接続されて、アノードが前記第１の端子
に接続される第１の整流素子とで構成され、アノードが
前記外部制御端子に接続されて、カソードが前記第２の
端子に接続される第２の整流素子と、で構成され、前記
基準電圧回路が、コレクタが電源電圧源に接続されて、
ベースが前記第１の端子に接続され、エミッタが前記第
２の端子ならびに前記出力端子に接続されるＮＰＮトラ
ンジスタと、前記電源電圧源と、前記第１の端子と前記
第１のＮＰＮトランジスタのベースとの接続点との間に
接続される第１の抵抗と、コレクタが、第２の抵抗を介
して前記第１の端子と前記第１のＮＰＮトランジスタの
ベースとの接続点に接続され、エミッタが接地点に接続
される第２のＮＰＮトランジスタと、コレクタが、第３
の抵抗を介して前記第１のＮＰＮトランジスタのエミッ
タに接続されるとともに、前記第２のＮＰＮトランジス
タのベースに接続され、エミッタが第４の抵抗を介して
接地点に接続されて、ベースが第５の抵抗を介して前記
第２の端子ならびに前記出力端子に接続される第３のＮ
ＰＮトランジスタと、アノードが前記第３のＮＰＮトラ
ンジスタのベースに接続され、カソードが接地点に接続
される整流素子と、を備えて構成してもよい。

【００１１】 また、前記基準電圧回路は、前記第１およ
び第２の整流素子が、それぞれ半導体ダイオード素子に
より形成するようにしてもよい。

【００１２】 或いは、前記第１および第２の整流素子
が、それぞれダイオード接続されるＭＯＳトランジスタ
により形成する事も可能である。

【００１３】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００１４】図１は本発明の第１の実施形態の構成を示
す図である。図１に示されるように、本実施形態は、ダ
イオードＤ₁ およびＤ₂ を含み、外部制御端子Ｔ_cnt よ
り制御用の電流Ｉ_cnt の入力を受けて、電流Ｉ_a および
電流Ｉ_b を出力する電圧制御回路１と、端子Ｔ_a および
端子Ｔ_b より、前記電流Ｉ_a および電流Ｉ_b の入力を受
けて、出力端子Ｔ_out より所定の基準電圧Ｖ_out を出力
する基準電圧回路２とを備えて構成される。即ち、本発
明と従来例との相違点は、図１に示されるように、新た
に電圧制御回路１が付加されていることである。

【００１５】図１において、基準電圧回路２を単体で通
常動作させている場合に、端子Ｔ_aを外部制御端子とし
て使用し、直接端子Ｔ_a に制御電圧Ｖ_a を印加して変化
させた場合における、端子Ｔ_a より基準電圧回路２に流
れ込む電流Ｉ_a の変化は、図２（ａ）のＶ_a −Ｉ_a 特性
に示されるようになる。即ち、制御電圧Ｖ_a を或る電圧
ＶＢ_a よりも小さい電圧レベルとする場合には、電流Ｉ
_a の絶対値は小さいレベルとなっているが、制御電圧Ｖ
_a をＶＢ_a よりも大きい電圧レベルにすると、電流Ｉ_a
は急激に増大する傾向となる。この電圧ＶＢ_a は、電流
Ｉ_a の値がゼロになる時の端子Ｔ_a における電圧値であ
り、基準電圧回路２が単体にて通常動作している時の端
子Ｔ_a のバイアス電圧を意味している。同様に、基準電
圧回路２を単体で通常動作させている場合に、端子Ｔ_b
を外部制御端子として使用し、直接端子Ｔ_b に制御電圧
Ｖ_b を印加して変化させた場合の端子Ｔ_b より基準電圧
回路２に流れ込む電流Ｉ_b の変化は、図２（ａ）のＶ_b
−Ｉ_b 特性に示されるようになる。即ち、電圧Ｖ_b を或
る電圧ＶＢ_b よりも大きい電圧値とする場合には、電流
Ｉ_b の絶対値は小さいレベルとなっているが、電圧Ｖ_b
をＶＢ_b よりも小さい電圧レベルにすると、電流Ｉ_b は
負の方向に急激に増大する傾向となる。この場合におけ
る電圧ＶＢ_b は、電流Ｉ_b の値がゼロになる時の端子Ｔ
_b における電圧値であり、基準電圧回路２が単体にて通
常動作している時の端子Ｔ_b のバイアス電圧を意味して
いる。

【００１６】上記のように、異なる性質を持った端子Ｔ
_a および端子Ｔ_b を有する基準電圧回路２に対して、外
部制御端子Ｔ_cnt を電圧制御回路１を介して接続する場
合には、図１に示されるように、電圧制御回路１の出力
線は、それぞれを端子Ｔ_a および端子Ｔ_b に接続され
る。電圧制御回路１は、ダイオードＤ₁ およびＤ₂ によ
り構成されており、ダイオードＤ₁ のアノードは端子Ｔ
_a に接続され、カソードはダイオードＤ₂ のアノードに
接続されており、またダイオードＤ₂ のカソードは端子
Ｔ_b に接続されて、これらの両ダイオードの接続点は外
部制御端子Ｔ_cntに接続されている。

【００１７】図１において、外部制御端子Ｔ_cnt に印加
される外部制御電圧をＶ_cnt とし、外部制御端子Ｔ_cnt
より電圧制御回路１に流入する電流をＩ_cnt とすると、
外部制御電圧Ｖ_cnt に対する電流Ｉ_cnt の変化を示すＶ
_cnt −Ｉ_cnt 特性は、図２（ｂ）に示されるようにな
る。即ち、電圧Ｖ_cnt の値を大きくする場合には、ダイ
オードＤ₁ はオフしてダイオードＤ₂ はオンの状態とな
り、電圧制御回路１より端子Ｔ_b に流れ込む少量の電流
Ｉ_b によって、基準電圧回路２の出力端子Ｔ_outより出
力される基準電圧Ｖ_out の出力レベルが制御されるよう
になり、また、電圧Ｖ_cnt の値を小さくする場合には、
ダイオードＤ₁ はオンしてダイオードＤ₂はオフの状態
となり、電圧制御回路１より端子Ｔ_a に流れ込む小量の
電流Ｉ_a によって、出力端子Ｔ_out より出力される基準
電圧Ｖ_out が制御されるようになる。

【００１８】なお、図１の電圧制御回路１においては、
二つのダイオードを使用して回路が構成されているが、
このダイオードの所要個数は、端子Ｔ_a およびＴ_b にお
けるバイアス電圧ＶＢ_a およびＶＢ_b の電圧レベルによ
って規定される。今、当該ダイオードの個数をｎとし、
ダイオードのオン電圧をＶ_f とすると、下記の不等式に
よる条件を満たす最小のｎの値が、最適なダイオードの
所要個数となる。

【００１９】 ＶＢ_a −ＶＢ_b ＜ｎ・Ｖf ……………………（１） また、電圧制御回路１における外部制御端子Ｔ_cnt の引
出し点は、ダイオード同士の接続点の何れかを選択する
ことにより実現可能であり、当該外部制御端子Ｔ_cnt を
オープンとすることにより、内部の基準電圧回路２の動
作を通常動作状態に設定することができる。

【００２０】次に、本発明の第２の実施形態について説
明する。本実施形態は、図１の第１の実施形態におい
て、基準電圧回路２の内部構成を具体的に示したもので
あり、図３に示されるように、ダイオードＤ₁ およびＤ
₂ を含み、外部制御端子Ｔ_cntより制御用の電流Ｉ_cnt
の入力を受けて、電流Ｉ_a および電流Ｉ_b を出力する電
圧制御回路１と、ダイオードＤ₃ 、Ｄ₄ 、…………、Ｄ
_n （ｎは、ダイオードの個数）、ＮＰＮトランジスタＱ
₁ 、抵抗Ｒ₁ およびＲ₂ を備えて構成され、端子Ｔ_a お
よび端子Ｔ_b より、前記制御用の電流Ｉ_a および電流Ｉ
_b の入力を受けて、出力端子Ｔ_out より所定の基準電圧
Ｖ_out を出力する基準電圧回路２とを備えて構成され
る。なお、この第２の実施形態の場合には、基準電圧回
路２の端子Ｔ_a は、ＮＰＮトランジスタＱ₁ のベースに
接続され、端子Ｔ_b は、出力端子Ｔ_out に接続されてい
る。

【００２１】図３において、基準電圧回路２より出力さ
れる基準電圧Ｖ_out は、ダイオードのオン電圧を第１の
実施形態の場合と同様にＶ_f とするとともに、その個数
をｎとし、ＮＰＮトランジスタＱ₁ のベース・エミッタ
間電圧を、当該Ｖ_f の電圧値に等しくなるように設定し
てあるものとすると、次式にて与えられる。

【００２２】 Ｖ_out ＝（ｎ−１）・Ｖ_f ……………………（２） 図５（ａ）および（ｂ）には、基準電圧回路２の端子Ｔ
_a および端子Ｔ_b における電圧−電流特性が示されてい
る。即ち、図５（ａ）においては、図３における外部制
御端子Ｔ_cnt における電圧−電流の関係を示すＶ_cnt −
Ｉ_cnt 特性が実線にて示されており、また基準電圧回路
２の端子Ｔ_a を外部制御端子とした場合のＶ_a −Ｉ_a 特
性、ならびに端子Ｔ_b を外部制御端子とした場合のＶ_b
−Ｉ_b 特性が、それぞれ破線にて示されている。これら
の電圧−電流特性図より、基準電圧回路２の端子Ｔ_a お
よび端子Ｔ_b を外部制御端子とした場合の電流Ｉ_a およ
びＩ_b の電流値に比較して、電圧制御回路１の外部制御
端子Ｔ_cnt における電流Ｉ_cnt の電流値は、外部制御電
圧Ｖ_cnt の広範囲にわたる入力電圧レベルに対して小さ
い電流値に抑制されていることが分かる。また、図５
（ｂ）には、図３の外部制御端子Ｔ_cnt における外部制
御電圧Ｖ_cnt に対する基準電圧Ｖ_out の出力レベルの関
係を示すＶ_cnt −Ｖ_out 特性が実線にて示されている。
即ち、第１の実施形態の場合と同様に、外部制御電圧Ｖ
_cnt の値を大きくする場合には、ダイオードＤ₁ はオフ
してダイオードＤ₂ はオンの状態となり、電圧制御回路
１より端子Ｔ_b に流れ込む小電流Ｉ_b によって、基準電
圧回路２の出力端子Ｔ_out より出力される基準電圧Ｖ
_out の出力レベルが制御されるようになり、また、外部
制御電圧Ｖ_cnt の値を小さくする場合には、ダイオード
Ｄ₁ はオンしてダイオードＤ₂ はオフの状態となり、電
圧制御回路１より端子Ｔ_a に流れ込む小電流Ｉ_a によっ
て、出力端子Ｔ_out より出力される基準電圧Ｖ_out の出
力レベルが制御されるようになる。

【００２３】次に、図４は、本発明の第３の実施形態の
構成を示す図であり、第２の実施形態の場合と同様に、
図１の第１の実施形態において、基準電圧回路２の内部
構成を具体的に示したものであり、ダイオードＤ₁ およ
びＤ₂ を含み、外部制御端子Ｔ_cnt より制御用の電流Ｉ
_cnt の入力を受けて、電流Ｉ_a および電流Ｉ_b を出力す
る電圧制御回路１と、ダイオードＤ₅ 、ＮＰＮトランジ
スタＱ₂ およびＱ₃ 、抵抗Ｒ₃ 、Ｒ₄ 、Ｒ₅ およびＲ₆
を備えて構成され、端子Ｔ_a および端子Ｔ_b より、前記
電流Ｉ_a および電流Ｉ_b の入力を受けて、出力端子Ｔ
_out より所定の基準電圧Ｖ_out を出力する基準電圧回路
２とを備えて構成される。なお、この第３の実施形態の
場合には、基準電圧回路２の端子Ｔ_a は、ＮＰＮトラン
ジスタＱ₂のベースに接続され、端子Ｔ_b は、出力端子
Ｔ_out に接続される。

【００２４】本実施形態の各端子における電圧−電流特
性は、第２の実施形態の場合と全く同様であり、図５
（ａ）には、図４における外部制御端子Ｔ_cnt における
電圧−電流の関係を示すＶ_cnt −Ｉ_cnt 特性が実線にて
示されており、また基準電圧回路２の端子Ｔ_a を外部制
御端子とした場合のＶ_a −Ｉ_a 特性、ならびに端子Ｔ_b
を外部制御端子とした場合のＶ_b −Ｉ_b 特性が、それぞ
れ破線にて示されている。これにより、電流Ｉ_a および
Ｉ_b の電流値に比較して、電流Ｉ_cnt の絶対値が外部制
御電圧Ｖ_cnt の広範囲の電圧値に対して小さい電流値と
なっていることが分かる。

【００２５】また、図５（ｂ）には、図４の外部制御端
子Ｔ_cnt における外部制御電圧Ｖ_cnt に対する基準電圧
Ｖ_out の出力レベルの関係を示すＶ_cnt −Ｖ_out 特性が
実線にて示されている。これにより、第１および第２の
実施形態の場合と同様に、外部制御電圧Ｖ_cnt の値を大
きくする場合には、ダイオードＤ₁ はオフしてダイオー
ドＤ₂ はオンの状態となり、電圧制御回路１より端子Ｔ
_b に流れ込む小電流Ｉ_b によって、基準電圧回路２の出
力端子Ｔ_out より出力される基準電圧Ｖ_out が制御され
るようになり、また、外部制御電圧Ｖ_cnt の値を小さく
する場合には、ダイオードＤ₁ はオンしてダイオードＤ
₂ はオフの状態となり、電圧制御回路１より端子Ｔ_a に
流れ込む小電流Ｉ_a によって、出力端子Ｔ_out より出力
される基準電圧Ｖ_out が制御されるようになる。

【００２６】また、図６は、本発明の第４の実施形態の
構成を示す図であり、基準電圧回路２としては、公知の
バンドギャップ・リファレンス回路が用いられている。
本実施形態の場合には、基準電圧回路２の端子Ｔ_a は、
ＮＰＮトランジスタＱ₄ のベースに接続されており、端
子Ｔ_b は、出力端子Ｔ_out 接続されている。図７は、図
６の各端子における電圧−電流特性である。即ち、図７
（ａ）には、図６における外部制御端子Ｔ_cnt における
電圧−電流の関係を示すＶ_cnt −Ｉ_cnt 特性が実線にて
示されており、また基準電圧回路２の端子Ｔ_a を外部制
御端子とした場合のＶ_a −Ｉ_a 特性、ならびに端子Ｔ_b
を外部制御端子とした場合のＶ_b −Ｉ_b 特性が、それぞ
れ破線にて示されている。従って、第１、第２および第
３の実施形態の場合と同様に、電流Ｉ_a およびＩ_b の電
流値に比較して、電流Ｉ_cnt の絶対値が外部制御電圧Ｖ
_cnt の広範囲の電圧値に対して小さい電流値となってい
ることが分かる。更に、図７（ｂ）には、図５（ｂ）と
同様に、外部制御端子Ｔ_cnt の外部制御電圧Ｖ_cnt に対
する基準電圧Ｖ_out の出力レベルの関係を示すＶ_cnt −
Ｖ_out 特性図が実線にて示されている。本実施形態にお
いても、外部制御電圧Ｖ_cnt の値を大きくする場合に
は、電圧制御回路１より端子Ｔ_b に流れ込む小電流Ｉ_b
によって、基準電圧回路２の出力端子Ｔ_out より出力さ
れる基準電圧Ｖ_out が制御されるようになり、また、外
部制御電圧Ｖ_cnt の値を小さくする場合には、電圧制御
回路１より端子Ｔ_a に流れ込む小電流Ｉ_a によって、出
力端子Ｔ_out より出力される基準電圧Ｖ_out の出力レベ
ルが制御されるようになる。

【００２７】更に、図８は、本発明の第５の実施形態の
構成を示す図であり、ダイオード接続されるＭＯＳトラ
ンジスタＭ_d1およびＭ_d2を含み、外部制御端子Ｔ_cnt よ
り制御用の電流Ｉ_cnt の入力を受けて、電流Ｉ_a および
電流Ｉ_b を出力する電圧制御回路１と、端子Ｔ_a および
端子Ｔ_b より、前記電流Ｉ_a および電流Ｉ_b の入力を受
けて、出力端子Ｔ_out より所定の基準電圧Ｖ_out を出力
する基準電圧回路２とを備えて構成される。なお、本実
施形態においては、基準電圧回路２は、ＭＯＳトランジ
スタＭ₀ と、ダイオード接続されるＭＯＳトランジスタ
Ｍ_d3、Ｍ_d4、……‥、Ｍ_dn（ｎは、ＭＯＳトランジスタ
の個数）と、定電流源ＣＳ₁ と、抵抗Ｒ₁₂とを備えて構
成されており、端子Ｔ_a はＭＯＳトランジスタＭ₀ のゲ
ートに接続され、端子Ｔ_b は、基準電圧回路２の出力端
子Ｔ_out に接続されている。

【００２８】図８において、本実施形態の場合には、図
３の第２の実施形態の場合と同様に、基準電圧Ｖ_out の
出力レベルは、ＭＯＳトランジスタのゲート・ソース間
電圧をＶ_gsとすると、次式により与えられる。

【００２９】 Ｖ_out ＝（ｎ−１）・Ｖ_gs ……………………（３） 基準電圧回路２の端子Ｔ_a がＭＯＳトランジスタＭ₀ の
ゲートに接続されており、端子Ｔ_b がＭＯＳトランジス
タＭ₀ のソースおよび出力端子Ｔ_out に接続されている
ために、外部制御端子Ｔ_cnt 、端子Ｔ_a および端子Ｔ_b
における電圧−電流特性は、図５に示される電圧−電流
特性と同様の特性を示すようになる。また、この電圧制
御回路１に含まれるダイオードとして、それぞれダイオ
ード接続されたＭＯＳトランジスタＭ_d1およびＭ_d2を用
いることにより、当該基準電圧制御回路１を、フルＣＭ
ＯＳプロセスを介して実現することが可能となる。

【００３０】

【発明の効果】以上説明したように、本発明は、外部制
御端子より外部からの基準電圧制御用の制御電圧を入力
して、一対の制御用電流を出力する電圧制御回路を備
え、当該一対の制御用電流を、基準電圧回路内の性質の
異なる二つの端子に対して制御入力することにより、前
記外部制御端子に印加される広範囲レベルの制御電圧に
対応して、当該外部制御端子より内部の回路素子等に流
入する電流を極小電流に抑制しつつ、基準電圧回路より
制御出力される基準電圧の出力レベルの変化量を、前記
外部制御端子に印加される制御電圧の変化量に対応して
十分に大きくすることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の構成を示す図であ
る。

【図２】第１の実施形態の各端子における電圧−電流特
性を示す図である。

【図３】本発明の第２の実施形態の構成を示す図であ
る。

【図４】本発明の第３の実施形態の構成を示す図であ
る。

【図５】第２および第３の実施形態の各端子における電
圧−電流特性および電圧−電圧特性を示す図である。

【図６】本発明の第４の実施形態の構成を示す図であ
る。

【図７】第４の実施形態の各端子における電圧−電流特
性および電圧−電圧特性を示す図である 。

【図８】本発明の第５の実施形態の構成を示す図であ
る。

【図９】従来例の構成を示す図である。

【図１０】従来例の各端子における電圧−電流特性およ
び電圧−電圧特性を示す図である。

【符号の説明】

１ 電圧制御回路 ２ 基準電圧回路 Ｄ₁ 〜Ｄ_n ダイオード Ｒ₁ 〜Ｒ₁₈ 抵抗 Ｑ_{1 〜}Ｑ₉ ＮＰＮトランジスタ Ｍ₀ 、Ｍ_d1〜Ｍ_dn ＭＯＳトランジスタ Ｔ_cnt 外部制御端子 Ｔ_out 出力端子 Ｔ_a 、Ｔ_b 端子 ＣＳ₁ 定電流源

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 基準電圧の出力レベルを、外部制御電圧
   により制御して生成して出力する基準電圧発生回路にお
   いて、 前記外部制御電圧を単一の外部制御端子を介して入力
   し、前記基準電圧の出力レベルを制御調整する第１およ
   び第２の電流を生成して出力する電圧制御回路と、 前記第１および第２の電流を、それぞれ対応する第１お
   よび第２の端子を介して入力し、所定の出力端子より前
   記基準電圧を生成して出力する基準電圧回路と、で構成
   され、 前記電圧制御回路が、カソードが前記外部制御端子に接
   続されて、アノードが前記第１の端子に接続される第１
   の整流素子と、 アノードが前記外部制御端子に接続されて、カソードが
   前記第２の端子に接続される第２の整流素子とで構成さ
   れ、 前記基準電圧回路が、コレクタが電源電圧源に接続され
   て、ベースが前記第１の端子に接続され、エミッタが前
   記第２の端子ならびに前記出力端子に接続されるＮＰＮ
   トランジスタと、 前記電源電圧源と、前記第１の端子と前記ＮＰＮトラン
   ジスタのベースとの接続点との間に接続される第１の抵
   抗と、 前記第１の端子と前記ＮＰＮトランジスタのベースとの
   接続点と、所定の接地点との間に準方向に直列接続され
   るｎ個の整流素子と、 前記ＮＰＮトランジスタのエミッタと前記接地点との間
   に接続される第２の抵抗と、 を備えて構成されることを特徴とする基準電圧発生回
   路。
2. 【請求項２】 基準電圧の出力レベルを、外部制御電圧
   により制御して生成して出力する基準電圧発生回路にお
   いて、 前記外部制御電圧を単一の外部制御端子を介して入力
   し、前記基準電圧の出力レベルを制御調整する第１およ
   び第２の電流を生成して出力する電圧制御回路と、 前記第１および第２の電流を、それぞれ対応する第１お
   よび第２の端子を介して入力し、所定の出力端子より前
   記基準電圧を生成して出力する基準電圧回路と、で構成
   され、 前記電圧制御回路が、カソードが前記外部制御端子に接
   続されて、アノードが前記第１の端子に接続される第１
   の整流素子と、 アノードが前記外部制御端子に接続されて、カソードが
   前記第２の端子に接続される第２の整流素子とで構成さ
   れ、 前記基準電圧回路が、コレクタが電源電圧源に接続され
   て、ベースが前記第１の端子に接続され、エミッタが前
   記第２の端子ならびに前記出力端子に接続される第１の
   ＮＰＮトランジスタと、 前記電源電圧源と、前記第１の端子と前記第１のＮＰＮ
   トランジスタのベースとの接続点との間に接続される第
   １の抵抗と、 アノードが、前記第１の端子と前記第１のＮＰＮトラン
   ジスタのベースとの接続点に接続される第１の整流素子
   と、 前記第１の整流素子のカソードと接地点との間に直列接
   続される第２および第３の抵抗と、 コレクタが前記第１の整流素子のカソードに接続され、
   ベースが前記第２および第３の抵抗の接続点に接続され
   て、エミッタが接地点に接続される第２のＮＰＮトラン
   ジスタと、 前記第１のＮＰＮトランジスタのエミッタと前記接地点
   との間に接続される第４の抵抗と、 を備えて構成されることを特徴とする基準電圧発生回
   路。
3. 【請求項３】 基準電圧の出力レベルを、外部制御電圧
   により制御して生成して出力する基準電圧発生回路にお
   いて、 前記外部制御電圧を単一の外部制御端子を介して入力
   し、前記基準電圧の出力レベルを制御調整する第１およ
   び第２の電流を生成して出力する電圧制御回路と、 前記第１および第２の電流を、それぞれ対応する第１お
   よび第２の端子を介して入力し、所定の出力端子より前
   記基準電圧を生成して出力する基準電圧回路と、で構成
   され、 前記電圧制御回路が、カソードが前記外部制御端子に接
   続されて、アノードが前記第１の端子に接続される第１
   の整流素子とで構成され、 アノードが前記外部制御端子に接続されて、カソードが
   前記第２の端子に接続される第２の整流素子と、で構成
   され、 前記基準電圧回路が、コレクタが電源電圧源に接続され
   て、ベースが前記第１の端子に接続され、エミッタが前
   記第２の端子ならびに前記出力端子に接続されるＮＰＮ
   トランジスタと、 前記電源電圧源と、前記第１の端子と前記第１のＮＰＮ
   トランジスタのベースとの接続点との間に接続される第
   １の抵抗と、 コレクタが、第２の抵抗を介して前記第１の端子と前記
   第１のＮＰＮトランジスタのベースとの接続点に接続さ
   れ、エミッタが接地点に接続される第２のＮＰＮトラン
   ジスタと、 コレクタが、第３の抵抗を介して前記第１のＮＰＮトラ
   ンジスタのエミッタに接続されるとともに、前記第２の
   ＮＰＮトランジスタのベースに接続され、エミッタが第
   ４の抵抗を介して接地点に接続されて、ベースが第５の
   抵抗を介して前記第２の端子ならびに前記出力端子に接
   続される第３のＮＰＮトランジスタと、アノードが前記
   第３のＮＰＮトランジスタのベースに接続され、カソー
   ドが接地点に接続される整流素子と、 を備えて構成されることを特徴とする基準電圧発生回
   路。
4. 【請求項４】 前記第１および第２の整流素子が、それ
   ぞれ半導体ダイオード素子により形成される請求項１乃
   至３記載の基準電圧発生回路。
5. 【請求項５】 前記第１および第２の整流素子が、それ
   ぞれダイオード接続されるＭＯＳトランジスタにより形
   成される請求項１乃至３記載の基準電圧発生回路。