JPH06104762A - カレントミラー回路 - Google Patents
カレントミラー回路Info
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- JPH06104762A JPH06104762A JP4246921A JP24692192A JPH06104762A JP H06104762 A JPH06104762 A JP H06104762A JP 4246921 A JP4246921 A JP 4246921A JP 24692192 A JP24692192 A JP 24692192A JP H06104762 A JPH06104762 A JP H06104762A
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- mos transistor
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Abstract
(57)【要約】
【目的】出力電圧の電圧範囲を広くとることができ、電
源の低電圧化を図ることができるカレントミラー回路を
提供することを目的とする。 【構成】ＮＭＯＳトランジスタ１のソースは電源ＧＮＤ
に接続されている。ＮＭＯＳトランジスタ２のソースは
トランジスタ１のドレインに接続されるとともに、ドレ
インは定電流源５とトランジスタ１のゲートとに接続さ
れている。ＮＭＯＳトランジスタ３のソースは電源ＧＮ
Ｄに接続されるとともに、ゲートはトランジスタ１のゲ
ートに接続されている。ＮＭＯＳトランジスタ４のソー
スはトランジスタ３のドレインに接続されるとともに、
ゲートはトランジスタ２のゲートと共に電源ＶＢに接続
され、ドレインは出力端子７に接続されている。バイア
ス手段６はトランジスタ１〜４が飽和領域で動作するよ
うに電源ＶＢの電圧範囲を設定する。
源の低電圧化を図ることができるカレントミラー回路を
提供することを目的とする。 【構成】ＮＭＯＳトランジスタ１のソースは電源ＧＮＤ
に接続されている。ＮＭＯＳトランジスタ２のソースは
トランジスタ１のドレインに接続されるとともに、ドレ
インは定電流源５とトランジスタ１のゲートとに接続さ
れている。ＮＭＯＳトランジスタ３のソースは電源ＧＮ
Ｄに接続されるとともに、ゲートはトランジスタ１のゲ
ートに接続されている。ＮＭＯＳトランジスタ４のソー
スはトランジスタ３のドレインに接続されるとともに、
ゲートはトランジスタ２のゲートと共に電源ＶＢに接続
され、ドレインは出力端子７に接続されている。バイア
ス手段６はトランジスタ１〜４が飽和領域で動作するよ
うに電源ＶＢの電圧範囲を設定する。
Description
【０００１】
【産業上の利用分野】本発明はカレントミラー回路に関
する。デジタル信号をアナログ信号に高速に変換できる
Ｄ／Ａコンバータとして、電流出力型のＤ／Ａコンバー
タがある。近年のＤ／Ａコンバータには、出力電流の高
精度化及び低電圧電源化が要求されている。そのため、
カレントミラー回路の高精度化及び低電圧電源で動作さ
せる必要がある。
する。デジタル信号をアナログ信号に高速に変換できる
Ｄ／Ａコンバータとして、電流出力型のＤ／Ａコンバー
タがある。近年のＤ／Ａコンバータには、出力電流の高
精度化及び低電圧電源化が要求されている。そのため、
カレントミラー回路の高精度化及び低電圧電源で動作さ
せる必要がある。
【０００２】
【従来の技術】従来の電流出力型Ｄ／Ａコンバータでは
図４に示すカレントミラー回路４０が使用されている。
図４に示すカレントミラー回路４０が使用されている。
【０００３】半導体基板上にはＮチャネルＭＯＳトラン
ジスタ（以下、ＮＭＯＳＴｒという）４１〜４４が形成
されるとともに、定電流源４５が形成されている。ＮＭ
ＯＳＴｒ４１のソースは接地ＧＮＤに接続され、ゲート
はそのドレインに接続されている。ＮＭＯＳＴｒ４３の
ソースは接地ＧＮＤに接続され、ゲートはＮＭＯＳＴｒ
４１のゲートに接続されている。ＮＭＯＳＴｒ４１，４
３により第１のカレントミラー回路が構成されている。
ＮＭＯＳＴｒ４２のソースはＮＭＯＳＴｒ４１のドレイ
ンに接続され、ＮＭＯＳＴｒ４２のドレインは定電流源
４５を介して電源ＶDDに接続されている。ＮＭＯＳＴｒ
４２のゲートはドレインに接続されている。ＮＭＯＳＴ
ｒ４４のソースはＮＭＯＳＴｒ４３のドレインに接続さ
れ、ＮＭＯＳＴｒ４４のドレインは出力端子４６に接続
されている。ＮＭＯＳＴｒ４４のゲートはＮＭＯＳＴｒ
４２のゲートに接続されている。ＮＭＯＳＴｒ４２，４
４により第２のカレントミラー回路が構成されている。
このように、第１，第２のカレントミラー回路を２段に
接続することにより、ＮＭＯＳＴｒ４３，４４に流れる
電流の精度を向上するようにしている。
ジスタ（以下、ＮＭＯＳＴｒという）４１〜４４が形成
されるとともに、定電流源４５が形成されている。ＮＭ
ＯＳＴｒ４１のソースは接地ＧＮＤに接続され、ゲート
はそのドレインに接続されている。ＮＭＯＳＴｒ４３の
ソースは接地ＧＮＤに接続され、ゲートはＮＭＯＳＴｒ
４１のゲートに接続されている。ＮＭＯＳＴｒ４１，４
３により第１のカレントミラー回路が構成されている。
ＮＭＯＳＴｒ４２のソースはＮＭＯＳＴｒ４１のドレイ
ンに接続され、ＮＭＯＳＴｒ４２のドレインは定電流源
４５を介して電源ＶDDに接続されている。ＮＭＯＳＴｒ
４２のゲートはドレインに接続されている。ＮＭＯＳＴ
ｒ４４のソースはＮＭＯＳＴｒ４３のドレインに接続さ
れ、ＮＭＯＳＴｒ４４のドレインは出力端子４６に接続
されている。ＮＭＯＳＴｒ４４のゲートはＮＭＯＳＴｒ
４２のゲートに接続されている。ＮＭＯＳＴｒ４２，４
４により第２のカレントミラー回路が構成されている。
このように、第１，第２のカレントミラー回路を２段に
接続することにより、ＮＭＯＳＴｒ４３，４４に流れる
電流の精度を向上するようにしている。
【０００４】
【発明が解決しようとする課題】しかしながら、今日の
ＬＳＩでは電源の低電圧化が進んできているため、上記
カレントミラー回路４０では出力電圧Ｖｏの電圧範囲を
広くすることができない。即ち、今、各ＮＭＯＳＴｒ４
１〜４４のしきい値電圧をＶthとし、各ＮＭＯＳＴｒ４
１〜４４の移動度をβとする。又、ＮＭＯＳＴｒ４１，
４２のゲート・ソース間電圧をＶGSとする。各ＮＭＯＳ
Ｔｒ４１〜４４が飽和領域で安定して動作している場
合、定電流源４５の電流値をＩ0 とすると、
ＬＳＩでは電源の低電圧化が進んできているため、上記
カレントミラー回路４０では出力電圧Ｖｏの電圧範囲を
広くすることができない。即ち、今、各ＮＭＯＳＴｒ４
１〜４４のしきい値電圧をＶthとし、各ＮＭＯＳＴｒ４
１〜４４の移動度をβとする。又、ＮＭＯＳＴｒ４１，
４２のゲート・ソース間電圧をＶGSとする。各ＮＭＯＳ
Ｔｒ４１〜４４が飽和領域で安定して動作している場
合、定電流源４５の電流値をＩ0 とすると、
【０００５】
【数３】
【０００６】となる。式（１）から
【０００７】
【数４】
【０００８】となる。従って、ゲート・ソース間電圧Ｖ
GSは式（２）から
GSは式（２）から
【０００９】
【数５】
【００１０】となる。ＮＭＯＳＴｒ４１は接地ＧＮＤに
接続されているため、ノードａの電圧Ｖａ（＝ＮＭＯＳ
Ｔｒ４１のゲート電圧）は
接続されているため、ノードａの電圧Ｖａ（＝ＮＭＯＳ
Ｔｒ４１のゲート電圧）は
【００１１】
【数６】
【００１２】となる。ノードｂの電圧Ｖｂ（＝ＮＭＯＳ
Ｔｒ４２のゲート電圧）は電圧Ｖａを基準として式
（３）で示すゲート・ソース間電圧ＶGSだけ高い。従っ
て、
Ｔｒ４２のゲート電圧）は電圧Ｖａを基準として式
（３）で示すゲート・ソース間電圧ＶGSだけ高い。従っ
て、
【００１３】
【数７】
【００１４】となる。このため、カレントミラー回路４
０の各ＮＭＯＳＴｒ４１〜４４について、ＮＭＯＳＴｒ
４１，４２が飽和領域で動作する時のノードｂの電圧Ｖ
ｂは前記式（４）で与えられる。ＮＭＯＳＴｒ４３，４
４が飽和領域で動作する出力端子４６の出力電圧Ｖｏの
最低電圧は（Ｖｂ−Ｖth）である。よって、出力電圧Ｖ
ｏの電圧範囲は、
０の各ＮＭＯＳＴｒ４１〜４４について、ＮＭＯＳＴｒ
４１，４２が飽和領域で動作する時のノードｂの電圧Ｖ
ｂは前記式（４）で与えられる。ＮＭＯＳＴｒ４３，４
４が飽和領域で動作する出力端子４６の出力電圧Ｖｏの
最低電圧は（Ｖｂ−Ｖth）である。よって、出力電圧Ｖ
ｏの電圧範囲は、
【００１５】
【数８】
【００１６】となる。従って、出力電圧Ｖｏの最下限は
１つのＮＭＯＳＴｒのしきい値電圧Ｖth以上必要とな
り、電源ＶDDを低下させた場合の出力電圧Ｖｏの電圧範
囲は狭いものとなる。
１つのＮＭＯＳＴｒのしきい値電圧Ｖth以上必要とな
り、電源ＶDDを低下させた場合の出力電圧Ｖｏの電圧範
囲は狭いものとなる。
【００１７】本発明は上記事情を鑑みてなされたもので
あって、出力電圧の電圧範囲を広くとることができ、電
源の低電圧化を図ることができるカレントミラー回路を
提供することを目的とする。
あって、出力電圧の電圧範囲を広くとることができ、電
源の低電圧化を図ることができるカレントミラー回路を
提供することを目的とする。
【００１８】
【課題を解決するための手段】図１は本発明の原理説明
図である。第１のＮチャネルＭＯＳトランジスタ１のソ
ースは第１の電源ＧＮＤに接続されている。第２のＮチ
ャネルＭＯＳトランジスタ２のソースは第１のＮチャネ
ルＭＯＳトランジスタ１のドレインに接続されるととも
に、ドレインは第１の定電流源５と第１のＮチャネルＭ
ＯＳトランジスタ１のゲートとに接続されている。第３
のＮチャネルＭＯＳトランジスタ３のソースは第１の電
源ＧＮＤに接続されるとともに、ゲートは第１のＮチャ
ネルＭＯＳトランジスタ１のゲートに接続されている。
第４のＮチャネルＭＯＳトランジスタ４のソースは第３
のＮチャネルＭＯＳトランジスタ３のドレインに接続さ
れるとともに、ゲートは第２のＮチャネルＭＯＳトラン
ジスタ２のゲートと共に第２の電源ＶＢに接続され、ド
レインは出力端子７に接続されている。バイアス手段６
は第１〜第４のＮチャネルＭＯＳトランジスタ１〜４が
飽和領域で動作するように第２の電源ＶＢの電圧範囲を
設定する。
図である。第１のＮチャネルＭＯＳトランジスタ１のソ
ースは第１の電源ＧＮＤに接続されている。第２のＮチ
ャネルＭＯＳトランジスタ２のソースは第１のＮチャネ
ルＭＯＳトランジスタ１のドレインに接続されるととも
に、ドレインは第１の定電流源５と第１のＮチャネルＭ
ＯＳトランジスタ１のゲートとに接続されている。第３
のＮチャネルＭＯＳトランジスタ３のソースは第１の電
源ＧＮＤに接続されるとともに、ゲートは第１のＮチャ
ネルＭＯＳトランジスタ１のゲートに接続されている。
第４のＮチャネルＭＯＳトランジスタ４のソースは第３
のＮチャネルＭＯＳトランジスタ３のドレインに接続さ
れるとともに、ゲートは第２のＮチャネルＭＯＳトラン
ジスタ２のゲートと共に第２の電源ＶＢに接続され、ド
レインは出力端子７に接続されている。バイアス手段６
は第１〜第４のＮチャネルＭＯＳトランジスタ１〜４が
飽和領域で動作するように第２の電源ＶＢの電圧範囲を
設定する。
【００１９】
【作用】第１〜第４のＮチャネルＭＯＳトランジスタ１
〜４が飽和領域で動作しているときには、第１の定電流
源５の定電流Ｉが第１，第２のＮチャネルＭＯＳトラン
ジスタ１，２を流れる。この定電流Ｉが第１のＮチャネ
ルＭＯＳトランジスタ１に流れることによって、第１の
ＮチャネルＭＯＳトランジスタ１のゲート・ソース間電
圧は同トランジスタ１の移動度と定電流Ｉとで決まる電
圧と、そのしきい値電圧との和となる。この電圧が第２
のＮチャネルＭＯＳトランジスタ２のドレインに供給さ
れる。
〜４が飽和領域で動作しているときには、第１の定電流
源５の定電流Ｉが第１，第２のＮチャネルＭＯＳトラン
ジスタ１，２を流れる。この定電流Ｉが第１のＮチャネ
ルＭＯＳトランジスタ１に流れることによって、第１の
ＮチャネルＭＯＳトランジスタ１のゲート・ソース間電
圧は同トランジスタ１の移動度と定電流Ｉとで決まる電
圧と、そのしきい値電圧との和となる。この電圧が第２
のＮチャネルＭＯＳトランジスタ２のドレインに供給さ
れる。
【００２０】従って、第２の電源ＶＢの上限は第２のＮ
チャネルＭＯＳトランジスタ２のドレイン電圧に同トラ
ンジスタ２のしきい値電圧を加えた電圧に設定する。
又、第２の電源ＶＢの下限は第１のＮチャネルＭＯＳト
ランジスタ１のゲート・ソース間電圧から同トランジス
タのしきい値を減じた電圧に、第２のＮチャネルＭＯＳ
トランジスタ２のゲート・ソース間電圧を加えた電圧に
する。
チャネルＭＯＳトランジスタ２のドレイン電圧に同トラ
ンジスタ２のしきい値電圧を加えた電圧に設定する。
又、第２の電源ＶＢの下限は第１のＮチャネルＭＯＳト
ランジスタ１のゲート・ソース間電圧から同トランジス
タのしきい値を減じた電圧に、第２のＮチャネルＭＯＳ
トランジスタ２のゲート・ソース間電圧を加えた電圧に
する。
【００２１】このような電圧範囲内に第２の電源ＶＢを
設定することにより、第１〜第４のＮチャネルＭＯＳト
ランジスタ１〜４は飽和領域で動作する。このため、出
力端子７の出力電圧Ｖｏの下限を第２の電源ＶＢの下限
から第４のＮチャネルＭＯＳトランジスタ４のしきい値
電圧を減じた電圧とすることが可能となり、出力電圧Ｖ
ｏの範囲を広げることが可能となる。
設定することにより、第１〜第４のＮチャネルＭＯＳト
ランジスタ１〜４は飽和領域で動作する。このため、出
力端子７の出力電圧Ｖｏの下限を第２の電源ＶＢの下限
から第４のＮチャネルＭＯＳトランジスタ４のしきい値
電圧を減じた電圧とすることが可能となり、出力電圧Ｖ
ｏの範囲を広げることが可能となる。
【００２２】
［第１実施例］以下、本発明を具体化した第１実施例を
図２に従って説明する。
図２に従って説明する。
【００２３】図２に示すカレントミラー回路１０は同一
半導体基板上に形成された第１〜第４のＮＭＯＳＴｒ１
１〜１４と、第１，第２の定電流源１６，１７と、第５
のＮＭＯＳＴｒ１５とを備えて構成されている。定電流
源１６は定電流Ｉ1 を流し、定電流源１７は定電流Ｉ2
を流す。
半導体基板上に形成された第１〜第４のＮＭＯＳＴｒ１
１〜１４と、第１，第２の定電流源１６，１７と、第５
のＮＭＯＳＴｒ１５とを備えて構成されている。定電流
源１６は定電流Ｉ1 を流し、定電流源１７は定電流Ｉ2
を流す。
【００２４】ＮＭＯＳＴｒ１１のソースは第１の電源と
しての接地ＧＮＤに接続されている。ＮＭＯＳＴｒ１３
のソースは接地ＧＮＤに接続されるとともに、ゲートが
ＮＭＯＳＴｒ１１のゲートに接続されている。ＮＭＯＳ
Ｔｒ１１，１３により１段目のカレントミラー回路部が
構成されている。
しての接地ＧＮＤに接続されている。ＮＭＯＳＴｒ１３
のソースは接地ＧＮＤに接続されるとともに、ゲートが
ＮＭＯＳＴｒ１１のゲートに接続されている。ＮＭＯＳ
Ｔｒ１１，１３により１段目のカレントミラー回路部が
構成されている。
【００２５】ＮＭＯＳＴｒ１２のソースはＮＭＯＳＴｒ
１１のドレインに接続されるとともに、ドレインは第１
の定電流源１６を介して第３の電源ＶDDに接続されてい
る。又、ＮＭＯＳＴｒ１２のドレインはＮＭＯＳＴｒ１
１のゲートに接続されている。ＮＭＯＳＴｒ１４のソー
スはＮＭＯＳＴｒ１３のドレインに接続されている。Ｎ
ＭＯＳＴｒ１４のゲートはＮＭＯＳＴｒ１２のゲートと
共にＮＭＯＳＴｒ１５のゲート及びドレインに接続さ
れ、ドレインは出力端子１８に接続されている。ＮＭＯ
ＳＴｒ１２，１４により２段目のカレントミラー回路部
が構成されている。
１１のドレインに接続されるとともに、ドレインは第１
の定電流源１６を介して第３の電源ＶDDに接続されてい
る。又、ＮＭＯＳＴｒ１２のドレインはＮＭＯＳＴｒ１
１のゲートに接続されている。ＮＭＯＳＴｒ１４のソー
スはＮＭＯＳＴｒ１３のドレインに接続されている。Ｎ
ＭＯＳＴｒ１４のゲートはＮＭＯＳＴｒ１２のゲートと
共にＮＭＯＳＴｒ１５のゲート及びドレインに接続さ
れ、ドレインは出力端子１８に接続されている。ＮＭＯ
ＳＴｒ１２，１４により２段目のカレントミラー回路部
が構成されている。
【００２６】ＮＭＯＳＴｒ１５のソースは接地ＧＮＤに
接続されている。ＮＭＯＳＴｒ１５のドレイン及びゲー
トは共に第２の定電流源１７を介して前記電源ＶDDに接
続されている。本実施例ではＮＭＯＳＴｒ１５と第２の
定電流源１７とによりバイアス手段が構成されている。
ＮＭＯＳＴｒ１５は同Ｔｒ１５を流れる定電流Ｉ2 に基
づいて発生するゲート電圧をバイアス電圧ＶＢとしてＮ
ＭＯＳＴｒ１２，１４に供給し、第１〜第４のＮＭＯＳ
１１〜１４を飽和領域で動作させるようになっている。
接続されている。ＮＭＯＳＴｒ１５のドレイン及びゲー
トは共に第２の定電流源１７を介して前記電源ＶDDに接
続されている。本実施例ではＮＭＯＳＴｒ１５と第２の
定電流源１７とによりバイアス手段が構成されている。
ＮＭＯＳＴｒ１５は同Ｔｒ１５を流れる定電流Ｉ2 に基
づいて発生するゲート電圧をバイアス電圧ＶＢとしてＮ
ＭＯＳＴｒ１２，１４に供給し、第１〜第４のＮＭＯＳ
１１〜１４を飽和領域で動作させるようになっている。
【００２７】例えば、各ＮＭＯＳＴｒ１１〜１５のしき
い値電圧を等しい値Ｖthとし、各ＮＭＯＳＴｒ１１〜１
５の移動度（≒トランジスタサイズ＝チャネル幅／チャ
ネル長）を等しい値βとする。又、ＮＭＯＳＴｒ１１〜
１４のゲート・ソース間電圧をＶGS1 とし、ＮＭＯＳＴ
ｒ１５のゲート・ソース間電圧をＶGS2 とする。又、定
電流源１６の定電流Ｉ1 と定電流源１７の定電流Ｉ2 と
の比を１：４とする。
い値電圧を等しい値Ｖthとし、各ＮＭＯＳＴｒ１１〜１
５の移動度（≒トランジスタサイズ＝チャネル幅／チャ
ネル長）を等しい値βとする。又、ＮＭＯＳＴｒ１１〜
１４のゲート・ソース間電圧をＶGS1 とし、ＮＭＯＳＴ
ｒ１５のゲート・ソース間電圧をＶGS2 とする。又、定
電流源１６の定電流Ｉ1 と定電流源１７の定電流Ｉ2 と
の比を１：４とする。
【００２８】今、ＮＭＯＳＴｒ１１，１２に定電流Ｉ1
が流れることにより、
が流れることにより、
【００２９】
【数９】
【００３０】となる。又、ＮＭＯＳＴｒ１５に定電流Ｉ
2 が流れることにより、
2 が流れることにより、
【００３１】
【数１０】
【００３２】となる。式（５），（６）から
【００３３】
【数１１】
【００３４】となる。従って、ゲート・ソース間電圧Ｖ
GS1 ，ＶGS2 は
GS1 ，ＶGS2 は
【００３５】
【数１２】
【００３６】となる。ＮＭＯＳＴｒ１１，ＮＭＯＳＴｒ
１５のソースは接地ＧＮＤに接続されているため、ＮＭ
ＯＳＴｒ１１のゲート電圧Ｖ11及びバイアス電圧ＶＢは
１５のソースは接地ＧＮＤに接続されているため、ＮＭ
ＯＳＴｒ１１のゲート電圧Ｖ11及びバイアス電圧ＶＢは
【００３７】
【数１３】
【００３８】となる。ゲート電圧Ｖ11がＮＭＯＳＴｒ１
２のドレインに供給されている。従って、ＮＭＯＳＴｒ
１２のゲート電圧の上限は前記ゲート電圧Ｖ11と、ＮＭ
ＯＳＴｒ１２のしきい値電圧Ｖthとを加えた電圧、即
ち、
２のドレインに供給されている。従って、ＮＭＯＳＴｒ
１２のゲート電圧の上限は前記ゲート電圧Ｖ11と、ＮＭ
ＯＳＴｒ１２のしきい値電圧Ｖthとを加えた電圧、即
ち、
【００３９】
【数１４】
【００４０】となる。又、ＮＭＯＳＴｒ１２のゲート電
圧の下限はＮＭＯＳＴｒ１２のゲート・ソース間電圧Ｖ
GS1 と、定電流Ｉ1 によるＮＭＯＳＴｒ１１のドレイン
・ソース間電圧｛２ＶGS1 −Ｖth＝（２Ｉ1 ／
β）1/2 ｝とを加えた電圧、即ち、
圧の下限はＮＭＯＳＴｒ１２のゲート・ソース間電圧Ｖ
GS1 と、定電流Ｉ1 によるＮＭＯＳＴｒ１１のドレイン
・ソース間電圧｛２ＶGS1 −Ｖth＝（２Ｉ1 ／
β）1/2 ｝とを加えた電圧、即ち、
【００４１】
【数１５】
【００４２】となる。従って、バイアス電圧ＶＢは
【００４３】
【数１６】
【００４４】を満たしている。従って、ＮＭＯＳＴｒ１
１〜１４で構成するカレントミラーの出力電圧Ｖｏの電
圧範囲は
１〜１４で構成するカレントミラーの出力電圧Ｖｏの電
圧範囲は
【００４５】
【数１７】
【００４６】となる。このように、本実施例では上記式
（９）を満たすバイアス電圧ＶＢが生成されるように定
電流Ｉ1 ，Ｉ2 の比、及び移動度βを設定することによ
り、出力電圧Ｖｏの電圧範囲を広げることができる。こ
のため、電源の低電圧化を図ることができる。
（９）を満たすバイアス電圧ＶＢが生成されるように定
電流Ｉ1 ，Ｉ2 の比、及び移動度βを設定することによ
り、出力電圧Ｖｏの電圧範囲を広げることができる。こ
のため、電源の低電圧化を図ることができる。
【００４７】［第２実施例］次に本発明を電流出力型の
Ｄ／Ａコンバータに具体化した第２実施例を図３に従っ
て説明する。
Ｄ／Ａコンバータに具体化した第２実施例を図３に従っ
て説明する。
【００４８】Ｄ／Ａコンバータ２０は同一半導体基板上
に構成されたバイアス回路２１と、変換回路２２とから
なる。バイアス回路２１の第１のＮＭＯＳＴｒ２３のソ
ースは接地ＧＮＤに接続されている。第２のＮＭＯＳＴ
ｒ２４のソースはＮＭＯＳＴｒ２３のドレインに接続さ
れるとともに、ドレインは第１の定電流源３２を介して
電源ＶDDに接続されている。又、ＮＭＯＳＴｒ２４のド
レインはＮＭＯＳＴｒ２３のゲートに接続されている。
第５のＮＭＯＳＴｒ２５のソースは接地ＧＮＤに接続さ
れている。ＮＭＯＳＴｒ２５のドレイン及びゲートは共
に第２の定電流源３３を介して前記電源ＶDDに接続され
ている。
に構成されたバイアス回路２１と、変換回路２２とから
なる。バイアス回路２１の第１のＮＭＯＳＴｒ２３のソ
ースは接地ＧＮＤに接続されている。第２のＮＭＯＳＴ
ｒ２４のソースはＮＭＯＳＴｒ２３のドレインに接続さ
れるとともに、ドレインは第１の定電流源３２を介して
電源ＶDDに接続されている。又、ＮＭＯＳＴｒ２４のド
レインはＮＭＯＳＴｒ２３のゲートに接続されている。
第５のＮＭＯＳＴｒ２５のソースは接地ＧＮＤに接続さ
れている。ＮＭＯＳＴｒ２５のドレイン及びゲートは共
に第２の定電流源３３を介して前記電源ＶDDに接続され
ている。
【００４９】第１のＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳＴｒという）２６のソースは電源ＶDDに接
続されている。第６のＮＭＯＳＴｒ２７のドレインはＰ
ＭＯＳＴｒ２６のドレインとゲートに接続されるととも
に、ゲートはＮＭＯＳＴｒ２５のゲートに接続されてい
る。第２のＰＭＯＳＴｒ２８のソースは電源ＶDDに接続
されるとともに、ゲートがＰＭＯＳＴｒ２６のゲートに
接続されている。
下、ＰＭＯＳＴｒという）２６のソースは電源ＶDDに接
続されている。第６のＮＭＯＳＴｒ２７のドレインはＰ
ＭＯＳＴｒ２６のドレインとゲートに接続されるととも
に、ゲートはＮＭＯＳＴｒ２５のゲートに接続されてい
る。第２のＰＭＯＳＴｒ２８のソースは電源ＶDDに接続
されるとともに、ゲートがＰＭＯＳＴｒ２６のゲートに
接続されている。
【００５０】第７のＮＭＯＳＴｒ２９のソース及びゲー
トは共にＰＭＯＳＴｒ２８のドレインとＮＭＯＳＴｒ２
４のゲートに接続されている。第３のＰＭＯＳＴｒ３０
のソースは電源ＶDDに接続されるとともに、ゲートはＰ
ＭＯＳＴｒ２６のゲートに接続されている。第８のＮＭ
ＯＳＴｒ３１のドレイン及びゲートは共にＰＭＯＳＴｒ
３０のドレインに接続されている。
トは共にＰＭＯＳＴｒ２８のドレインとＮＭＯＳＴｒ２
４のゲートに接続されている。第３のＰＭＯＳＴｒ３０
のソースは電源ＶDDに接続されるとともに、ゲートはＰ
ＭＯＳＴｒ２６のゲートに接続されている。第８のＮＭ
ＯＳＴｒ３１のドレイン及びゲートは共にＰＭＯＳＴｒ
３０のドレインに接続されている。
【００５１】そして、前記各ＮＭＯＳＴｒ２７，２９，
３１のソースには第３の定電流源３４が接続されてい
る。これらのＮＭＯＳＴｒ２７，２９，３１により差動
回路部が構成され、各ＮＭＯＳＴｒ２７，２９，３１の
ゲート電圧を等しくするようにしている。
３１のソースには第３の定電流源３４が接続されてい
る。これらのＮＭＯＳＴｒ２７，２９，３１により差動
回路部が構成され、各ＮＭＯＳＴｒ２７，２９，３１の
ゲート電圧を等しくするようにしている。
【００５２】変換回路２２はｎ個の第３のＮＭＯＳＴｒ
Ｔａ１〜Ｔａｎのソースは接地ＧＮＤに接続され、各Ｎ
ＭＯＳＴｒＴａ１〜Ｔａｎのゲートは前記ＮＭＯＳＴｒ
２３のゲートに接続されている。ｎ個の第４のＮＭＯＳ
ＴｒＴｂ１〜ＴｂｎのソースはＮＭＯＳＴｒＴａ１〜Ｔ
ａｎのドレインにそれぞれ接続され、各ＮＭＯＳＴｒＴ
ｂ１〜Ｔｂｎのゲートは前記ＮＭＯＳＴｒ３１のゲート
に接続されている。
Ｔａ１〜Ｔａｎのソースは接地ＧＮＤに接続され、各Ｎ
ＭＯＳＴｒＴａ１〜Ｔａｎのゲートは前記ＮＭＯＳＴｒ
２３のゲートに接続されている。ｎ個の第４のＮＭＯＳ
ＴｒＴｂ１〜ＴｂｎのソースはＮＭＯＳＴｒＴａ１〜Ｔ
ａｎのドレインにそれぞれ接続され、各ＮＭＯＳＴｒＴ
ｂ１〜Ｔｂｎのゲートは前記ＮＭＯＳＴｒ３１のゲート
に接続されている。
【００５３】本実施例ではＮＭＯＳＴｒ２３と各ＮＭＯ
ＳＴｒＴａ１〜Ｔａｎとにより１段目のカレントミラー
回路部が構成されている。又、ＮＭＯＳＴｒ２４と各Ｎ
ＭＯＳＴｒＴｂ１〜Ｔｂｎとは直接接続されていない
が、ＮＭＯＳＴｒ２９，３１のゲート電圧が等しいこと
からＮＭＯＳＴｒ２４と各ＮＭＯＳＴｒＴｂ１〜Ｔｂｎ
とにより２段目のカレントミラー回路部が構成されてい
る。
ＳＴｒＴａ１〜Ｔａｎとにより１段目のカレントミラー
回路部が構成されている。又、ＮＭＯＳＴｒ２４と各Ｎ
ＭＯＳＴｒＴｂ１〜Ｔｂｎとは直接接続されていない
が、ＮＭＯＳＴｒ２９，３１のゲート電圧が等しいこと
からＮＭＯＳＴｒ２４と各ＮＭＯＳＴｒＴｂ１〜Ｔｂｎ
とにより２段目のカレントミラー回路部が構成されてい
る。
【００５４】各ＮＭＯＳＴｒＴｂ１〜Ｔｂｎのドレイン
に対応してｎ個のスイッチＳ１〜Ｓｎが設けられ、各ス
イッチＳ１〜Ｓｎはｎビットのデジタル信号に対応して
いる。各スイッチＳ１〜Ｓｎは入力されるデジタル信号
がＨレベルのとき閉路される。各スイッチＳ１〜Ｓｎは
抵抗Ｒを介して電源ＶDDに接続されている。従って、ス
イッチＳ１〜Ｓｎのうち、閉路されたスイッチを流れる
電流が加算され、抵抗Ｒで電圧に変換される。
に対応してｎ個のスイッチＳ１〜Ｓｎが設けられ、各ス
イッチＳ１〜Ｓｎはｎビットのデジタル信号に対応して
いる。各スイッチＳ１〜Ｓｎは入力されるデジタル信号
がＨレベルのとき閉路される。各スイッチＳ１〜Ｓｎは
抵抗Ｒを介して電源ＶDDに接続されている。従って、ス
イッチＳ１〜Ｓｎのうち、閉路されたスイッチを流れる
電流が加算され、抵抗Ｒで電圧に変換される。
【００５５】本実施例ではＮＭＯＳＴｒ２５，２７，２
９，３１と、ＰＭＯＳＴｒ２６，２８，３０と、定電流
源３３，３４とによりバイアス手段が構成され、バイア
ス電圧ＶＢをＮＭＯＳＴｒ２４，ＮＭＯＳＴｒＴｂ１〜
Ｔｂｎのゲートに供給するようになっている。
９，３１と、ＰＭＯＳＴｒ２６，２８，３０と、定電流
源３３，３４とによりバイアス手段が構成され、バイア
ス電圧ＶＢをＮＭＯＳＴｒ２４，ＮＭＯＳＴｒＴｂ１〜
Ｔｂｎのゲートに供給するようになっている。
【００５６】即ち、ＮＭＯＳＴｒ２３のしきい値電圧及
び移動度をＶth1 ，β1 、ＮＭＯＳＴｒ２４のしきい値
電圧及び移動度をＶth2 ，β2 、各ＮＭＯＳＴｒＴａ１
〜Ｔａｎのしきい値電圧及び移動度をＶth1 ，ｎβ1 、
各ＮＭＯＳＴｒＴｂ１〜Ｔｂｎのしきい値電圧及び移動
度をＶth2 ，ｎβ2 、ＮＭＯＳＴｒ２５のしきい値電圧
及び移動度をＶth5 ，β5 とする。尚、ｎは自然数であ
る。又、各定電流源３２，３３，３４の電流値をＩ1 ，
Ｉ2 ，Ｉ3 とする。又、ＮＭＯＳＴｒ２３，２４のゲー
ト・ソース間電圧をＶGS3 ，ＶGS4 とし、ＮＭＯＳＴｒ
１５のゲート・ソース間電圧をＶGS5 とする。
び移動度をＶth1 ，β1 、ＮＭＯＳＴｒ２４のしきい値
電圧及び移動度をＶth2 ，β2 、各ＮＭＯＳＴｒＴａ１
〜Ｔａｎのしきい値電圧及び移動度をＶth1 ，ｎβ1 、
各ＮＭＯＳＴｒＴｂ１〜Ｔｂｎのしきい値電圧及び移動
度をＶth2 ，ｎβ2 、ＮＭＯＳＴｒ２５のしきい値電圧
及び移動度をＶth5 ，β5 とする。尚、ｎは自然数であ
る。又、各定電流源３２，３３，３４の電流値をＩ1 ，
Ｉ2 ，Ｉ3 とする。又、ＮＭＯＳＴｒ２３，２４のゲー
ト・ソース間電圧をＶGS3 ，ＶGS4 とし、ＮＭＯＳＴｒ
１５のゲート・ソース間電圧をＶGS5 とする。
【００５７】今、ＮＭＯＳＴｒ２３，２４に定電流Ｉ1
が流れることにより、
が流れることにより、
【００５８】
【数１８】
【００５９】となる。又、ＮＭＯＳＴｒ２５に定電流Ｉ
2 が流れることにより、
2 が流れることにより、
【００６０】
【数１９】
【００６１】となる。式（１０），（１１），（１２）
から
から
【００６２】
【数２０】
【００６３】となる。従って、式（１３），（１４），
（１５）からゲート・ソース間電圧ＶGS3 ，ＶGS4 ，Ｖ
GS5 は
（１５）からゲート・ソース間電圧ＶGS3 ，ＶGS4 ，Ｖ
GS5 は
【００６４】
【数２１】
【００６５】となる。ＮＭＯＳＴｒ２３，ＮＭＯＳＴｒ
２５のソースは接地ＧＮＤに接続されているため、ＮＭ
ＯＳＴｒ２３のゲート電圧Ｖ23及びバイアス電圧ＶＢは
２５のソースは接地ＧＮＤに接続されているため、ＮＭ
ＯＳＴｒ２３のゲート電圧Ｖ23及びバイアス電圧ＶＢは
【００６６】
【数２２】
【００６７】となる。このゲート電圧Ｖ23がＮＭＯＳＴ
ｒ２４のドレインに供給されている。又、バイアス電圧
ＶＢと等しいＮＭＯＳＴｒ２９のゲート電圧がＮＭＯＳ
Ｔｒ２４のゲートに供給され、バイアス電圧ＶＢと等し
いＮＭＯＳＴｒ３１のゲート電圧が各ＮＭＯＳＴｒＴｂ
１〜Ｔｂｎのゲートに供給されている。
ｒ２４のドレインに供給されている。又、バイアス電圧
ＶＢと等しいＮＭＯＳＴｒ２９のゲート電圧がＮＭＯＳ
Ｔｒ２４のゲートに供給され、バイアス電圧ＶＢと等し
いＮＭＯＳＴｒ３１のゲート電圧が各ＮＭＯＳＴｒＴｂ
１〜Ｔｂｎのゲートに供給されている。
【００６８】従って、ＮＭＯＳＴｒ２４，Ｔｂ１〜Ｔｂ
ｎのゲート電圧の上限は前記ゲート電圧Ｖ23と、ＮＭＯ
ＳＴｒ２４のしきい値電圧Ｖth2 とを加えた電圧、即
ち、
ｎのゲート電圧の上限は前記ゲート電圧Ｖ23と、ＮＭＯ
ＳＴｒ２４のしきい値電圧Ｖth2 とを加えた電圧、即
ち、
【００６９】
【数２３】
【００７０】となる。又、ＮＭＯＳＴｒ２４，Ｔｂ１〜
Ｔｂｎのゲート電圧の下限はＮＭＯＳＴｒ２４のゲート
・ソース間電圧ＶGS4 と、定電流Ｉ1 によるＮＭＯＳＴ
ｒ２３のドレイン・ソース間電圧｛≧ＶGS3 −Ｖth1 ＝
（２Ｉ1 ／β1 ）1/2 ｝とを加えた電圧、即ち、
Ｔｂｎのゲート電圧の下限はＮＭＯＳＴｒ２４のゲート
・ソース間電圧ＶGS4 と、定電流Ｉ1 によるＮＭＯＳＴ
ｒ２３のドレイン・ソース間電圧｛≧ＶGS3 −Ｖth1 ＝
（２Ｉ1 ／β1 ）1/2 ｝とを加えた電圧、即ち、
【００７１】
【数２４】
【００７２】となる。従って、バイアス電圧ＶＢが
【００７３】
【数２５】
【００７４】を満たすように、ＮＭＯＳＴｒ２５の移動
度β5 及び定電流Ｉ2 を選択すれば、ＮＭＯＳＴｒ２
３，２４、ＮＭＯＳＴｒＴａ１〜Ｔａｎ及びＴｂ１〜Ｔ
ｂｎを飽和領域で安定して動作させることができる。
度β5 及び定電流Ｉ2 を選択すれば、ＮＭＯＳＴｒ２
３，２４、ＮＭＯＳＴｒＴａ１〜Ｔａｎ及びＴｂ１〜Ｔ
ｂｎを飽和領域で安定して動作させることができる。
【００７５】このときの出力電圧Ｖｏの電圧範囲は
【００７６】
【数２６】
【００７７】となる。特に、Ｖth1 ＝Ｖth2 ＝Ｖth5 ＝
Ｖthとするとともに、移動度β1 ＝β2 ＝βとすると、
バイアス電圧ＶＢ−Ｖthの下限は
Ｖthとするとともに、移動度β1 ＝β2 ＝βとすると、
バイアス電圧ＶＢ−Ｖthの下限は
【００７８】
【数２７】
【００７９】となる。従って、本実施例では上記式（１
６）を満たすように電流値Ｉ1 ，Ｉ2 及び移動度β，β
5 を選択することにより、出力電圧Ｖｏの電圧範囲を最
も広くすることができる。このため、電源の低電圧化を
図ることができる。
６）を満たすように電流値Ｉ1 ，Ｉ2 及び移動度β，β
5 を選択することにより、出力電圧Ｖｏの電圧範囲を最
も広くすることができる。このため、電源の低電圧化を
図ることができる。
【００８０】尚、上記各実施例では同一半導体基板上に
形成した複数のＭＯＳトランジスタを用いてカレントミ
ラー回路を構成したが、単体のＭＯＳトランジスタを複
数用いてカレントミラー回路を構成してもよい。
形成した複数のＭＯＳトランジスタを用いてカレントミ
ラー回路を構成したが、単体のＭＯＳトランジスタを複
数用いてカレントミラー回路を構成してもよい。
【００８１】又、上記各実施例における各ＮＭＯＳＴｒ
をＰＭＯＳＴｒに、各ＰＭＯＳＴｒをＮＭＯＳＴｒに置
き換えてカレントミラー回路を構成してもよい。この場
合には、各実施例における接地ＧＮＤを電源ＶDDとし、
電源ＶDDを接地ＧＮＤとすればよい。
をＰＭＯＳＴｒに、各ＰＭＯＳＴｒをＮＭＯＳＴｒに置
き換えてカレントミラー回路を構成してもよい。この場
合には、各実施例における接地ＧＮＤを電源ＶDDとし、
電源ＶDDを接地ＧＮＤとすればよい。
【００８２】
【発明の効果】以上詳述したように、本発明によれば、
出力電圧の電圧範囲を広くとることができ、電源の低電
圧化を図ることができる優れた効果がある。
出力電圧の電圧範囲を広くとることができ、電源の低電
圧化を図ることができる優れた効果がある。
【図１】本発明の原理説明図である。
【図２】一実施例を示す回路図である。
【図３】Ｄ／Ａコンバータに具体化した実施例を示す回
路図である。
路図である。
【図４】従来例を示す回路図である。
１ 第１のＮチャネルＭＯＳトランジスタ ２ 第２のＮチャネルＭＯＳトランジスタ ３ 第３のＮチャネルＭＯＳトランジスタ ４ 第４のＮチャネルＭＯＳトランジスタ ５ 第１の定電流源 ６ バイアス手段 ７ 出力端子 ＧＮＤ 第１の電源 ＶＢ 第２の電源
Claims (6)
- 【請求項１】 ソースが第１の電源（ＧＮＤ）に接続さ
れた第１のＮチャネルＭＯＳトランジスタ（１）と、 ソースが第１のＮチャネルＭＯＳトランジスタ（１）の
ドレインに接続されるとともに、ドレインが第１の定電
流源（５）と第１のＮチャネルＭＯＳトランジスタ
（１）のゲートとに接続された第２のＮチャネルＭＯＳ
トランジスタ（２）と、 ソースが第１の電源（ＧＮＤ）に接続されるとともに、
ゲートが第１のＮチャネルＭＯＳトランジスタ（１）の
ゲートに接続された第３のＮチャネルＭＯＳトランジス
タ（３）と、 ソースが第３のＮチャネルＭＯＳトランジスタ（３）の
ドレインに接続されるとともに、ゲートが第２のＮチャ
ネルＭＯＳトランジスタ（２）のゲートと共に第２の電
源（ＶＢ）に接続され、ドレインが出力端子（７）に接
続された第４のＮチャネルＭＯＳトランジスタ（４）
と、 前記第１〜第４のＮチャネルＭＯＳトランジスタ（１〜
４）が飽和領域で動作するように前記第２の電源（Ｖ
Ｂ）の電圧範囲を設定するバイアス手段（６）とを備え
ることを特徴とするカレントミラー回路。 - 【請求項２】 バイアス手段は、ソースが第１の電源
（ＧＮＤ）に接続されるとともに、ドレイン及びゲート
が共に第２の定電流源（１７）と第２，第４のＮチャネ
ルＭＯＳトランジスタ（１２，１４）のゲートに接続さ
れた第５のＮチャネルＭＯＳトランジスタ（１５）によ
り構成されていることを特徴とする請求項１に記載のカ
レントミラー回路。 - 【請求項３】 バイアス手段は、ソースが第１の電源
（ＧＮＤ）に接続され、ドレイン及びゲートが共に第２
の定電流源（３３）に接続された第５のＮチャネルＭＯ
Ｓトランジスタ（２５）と、 ソースが第３の電源（ＶDD）に接続された第１のＰチャ
ネルＭＯＳトランジスタ（２６）と、 ドレインが第１のＰチャネルＭＯＳトランジスタ（２
６）のドレインとゲートに接続されるとともに、ゲート
が第５のＮチャネルＭＯＳトランジスタ（２５）のゲー
トに接続された第６のＮチャネルＭＯＳトランジスタ
（２７）と、 ソースが第３の電源（ＶDD）に接続されるとともに、ゲ
ートが第１のＰチャネルＭＯＳトランジスタ（２６）の
ゲートに接続された第２のＰチャネルＭＯＳトランジス
タ（２８）と、 ソース及びゲートが共に第２のＰチャネルＭＯＳトラン
ジスタ（２８）のドレインと第２のＮチャネルＭＯＳト
ランジスタ（２４）のゲートに接続された第７のＮチャ
ネルＭＯＳトランジスタ（２９）と、 ソースが第３の電源（ＶDD）に接続されるとともに、ゲ
ートが第１のＰチャネルＭＯＳトランジスタ（２６）の
ゲートに接続された第３のＰチャネルＭＯＳトランジス
タ（３０）と、 ドレイン及びゲートが共に第３のＰチャネルＭＯＳトラ
ンジスタ（３０）のドレインと第４のＮチャネルＭＯＳ
トランジスタ（Ｔｂ）のゲートに接続された第８のＮチ
ャネルＭＯＳトランジスタ（３１）と、 第６，第７，第８のＮチャネルＭＯＳトランジスタ（２
７，２９，３１）のソースに接続された第３の定電流源
（３４）とを配置した構成により、第２，第４のＮチャ
ネルＭＯＳトランジスタ（２４，Ｔｂ）のゲートが直接
接続されていないことを特徴とする請求項１に記載のカ
レントミラー回路。 - 【請求項４】 第１〜第５のＮチャネルＭＯＳトランジ
スタのしきい値電圧（Ｖth）及び移動度（β）をそれぞ
れＶth1 ，β1 、Ｖth2 ，β2 、Ｖth1 ，ｎβ1 、Ｖth
2 ，ｎβ2 、Ｖth5 ，β5 とし、第１，第２の定電流源
の電流値をＩ 1 ，Ｉ2 としたとき、 第５のＮチャネルＭＯＳトランジスタのゲート電圧｛Ｖ
th5 ＋(2Ｉ2/β5)1/2｝が、 【数１】 の範囲となるように第５のＮチャネルＭＯＳトランジス
タのサイズ及び第２の定電流源の電流値を設定したこと
を特徴とする請求項２又は３に記載のカレントミラー回
路。 - 【請求項５】 前記各ＮチャネルＭＯＳトランジスタの
しきい値Ｖth1 ＝Ｖth2 ＝Ｖth5 ＝Ｖthとするととも
に、移動度β1 ＝β2 ＝βとしたとき、 【数２】 を満たすように電流値Ｉ1 ，Ｉ2 及び移動度β，β5 を
設定したことを特徴とする請求項４に記載のカレントミ
ラー回路。 - 【請求項６】 請求項１〜５のいずれか１項において、
ＮチャネルＭＯＳトランジスタがＰチャネルＭＯＳトラ
ンジスタに、ＰチャネルＭＯＳトランジスタがＮチャネ
ルＭＯＳトランジスタに置換されるとともに、第１の電
源（ＧＮＤ）が第３の電源（ＶDD）に、第３の電源（Ｖ
DD）が第１の電源（ＧＮＤ）に置換されたことを特徴と
するカレントミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246921A JPH06104762A (ja) | 1992-09-16 | 1992-09-16 | カレントミラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246921A JPH06104762A (ja) | 1992-09-16 | 1992-09-16 | カレントミラー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104762A true JPH06104762A (ja) | 1994-04-15 |
Family
ID=17155742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246921A Withdrawn JPH06104762A (ja) | 1992-09-16 | 1992-09-16 | カレントミラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104762A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5952884A (en) * | 1998-02-18 | 1999-09-14 | Fujitsu Limited | Current mirror circuit and semiconductor integrated circuit having the current mirror circuit |
| US6198343B1 (en) | 1998-10-23 | 2001-03-06 | Sharp Kabushiki Kaisha | Current mirror circuit |
| JP2007192718A (ja) * | 2006-01-20 | 2007-08-02 | Oki Electric Ind Co Ltd | 温度センサ |
| WO2009063535A1 (ja) * | 2007-11-16 | 2009-05-22 | Fujitsu Limited | バイアス回路、及びバイアス回路に対する制御方法 |
| KR101229749B1 (ko) * | 2009-09-28 | 2013-02-05 | 단국대학교 산학협력단 | 부스트 컨버터의 슬로프 보상 회로 |
| CN104898760A (zh) * | 2015-04-30 | 2015-09-09 | 中国电子科技集团公司第三十八研究所 | 适用于低电压环境的电流镜电路 |
| JP2017513133A (ja) * | 2014-04-03 | 2017-05-25 | クアルコム，インコーポレイテッド | 電圧制御発振器（ｖｃｏ）のための電力効率が良く、低雑音であり、プロセス／電圧／温度（ｐｖｔ）の影響を受けないレギュレータ |
-
1992
- 1992-09-16 JP JP4246921A patent/JPH06104762A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5952884A (en) * | 1998-02-18 | 1999-09-14 | Fujitsu Limited | Current mirror circuit and semiconductor integrated circuit having the current mirror circuit |
| US6198343B1 (en) | 1998-10-23 | 2001-03-06 | Sharp Kabushiki Kaisha | Current mirror circuit |
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| WO2009063535A1 (ja) * | 2007-11-16 | 2009-05-22 | Fujitsu Limited | バイアス回路、及びバイアス回路に対する制御方法 |
| US7920028B2 (en) | 2007-11-16 | 2011-04-05 | Fujitsu Limited | Bias circuit and control method for bias circuit |
| KR101229749B1 (ko) * | 2009-09-28 | 2013-02-05 | 단국대학교 산학협력단 | 부스트 컨버터의 슬로프 보상 회로 |
| JP2017513133A (ja) * | 2014-04-03 | 2017-05-25 | クアルコム，インコーポレイテッド | 電圧制御発振器（ｖｃｏ）のための電力効率が良く、低雑音であり、プロセス／電圧／温度（ｐｖｔ）の影響を受けないレギュレータ |
| CN104898760A (zh) * | 2015-04-30 | 2015-09-09 | 中国电子科技集团公司第三十八研究所 | 适用于低电压环境的电流镜电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |