JPH05218761A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH05218761A JPH05218761A JP4054224A JP5422492A JPH05218761A JP H05218761 A JPH05218761 A JP H05218761A JP 4054224 A JP4054224 A JP 4054224A JP 5422492 A JP5422492 A JP 5422492A JP H05218761 A JPH05218761 A JP H05218761A
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- resistor
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Abstract
(57)【要約】
【目的】 ＣＭＯＳ集積回路化に好適な基準電圧発生回
路を提供する。 【構成】 Ｍ１とＭ２は能力比が１：Ｋ1 であるので、
両者のゲート・ソース間電圧は異なる。Ｍ３とＭ４はカ
レントミラー回路を構成するが、両者の能力比は、Ｋ
2 ：１である。つまり、Ｍ１とＭ２はＫ2 ：１の電流比
で駆動される。その結果、モビリティの温度特性とスレ
ッショルド電圧の温度特性とを互いに打ち消すことがで
き、温度特性の良好な基準電圧発生回路をＣＭＯＳ集積
回路上に実現できる。なお、出力基準電圧は、抵抗Ｒ１
があるときはＶREF を用い、抵抗Ｒ１を省略するときは
ＶREF1を用いる。さらに、Ｍ２のゲートから取り出して
も良く（ＶREF2）、Ｍ２のドレインに抵抗を設けそのド
レインから取り出しても良い。
路を提供する。 【構成】 Ｍ１とＭ２は能力比が１：Ｋ1 であるので、
両者のゲート・ソース間電圧は異なる。Ｍ３とＭ４はカ
レントミラー回路を構成するが、両者の能力比は、Ｋ
2 ：１である。つまり、Ｍ１とＭ２はＫ2 ：１の電流比
で駆動される。その結果、モビリティの温度特性とスレ
ッショルド電圧の温度特性とを互いに打ち消すことがで
き、温度特性の良好な基準電圧発生回路をＣＭＯＳ集積
回路上に実現できる。なお、出力基準電圧は、抵抗Ｒ１
があるときはＶREF を用い、抵抗Ｒ１を省略するときは
ＶREF1を用いる。さらに、Ｍ２のゲートから取り出して
も良く（ＶREF2）、Ｍ２のドレインに抵抗を設けそのド
レインから取り出しても良い。
Description
【０００１】
【産業上の利用分野】本発明は、定電圧回路において基
準電圧の発生に用いられる基準電圧発生回路に係り、特
にＣＭＯＳ集積回路化に好適な基準電圧発生回路に関す
る。
準電圧の発生に用いられる基準電圧発生回路に係り、特
にＣＭＯＳ集積回路化に好適な基準電圧発生回路に関す
る。
【０００２】
【従来の技術】周知のように、従来の基準電圧発生回路
は、バイポーラトランジスタで構成されるワイドラー・
バンドギャップ・リファレンス回路が一般的であり、Ｍ
ＯＳトランジスタだけで構成した実用的な基準電圧発生
回路は知られていない。即ち、エンハンスメントＭＯＳ
トランジスタとディプレションＭＯＳトランジスタとの
スレッショルド電圧の差を利用するＮＭＯＳ基準電圧発
生回路が論文発表された（１９７８、ＩＳＳＣＣ、論文
番号ＷＡＭ３．５）例があるが、このものでは実用的な
特性は得られない。
は、バイポーラトランジスタで構成されるワイドラー・
バンドギャップ・リファレンス回路が一般的であり、Ｍ
ＯＳトランジスタだけで構成した実用的な基準電圧発生
回路は知られていない。即ち、エンハンスメントＭＯＳ
トランジスタとディプレションＭＯＳトランジスタとの
スレッショルド電圧の差を利用するＮＭＯＳ基準電圧発
生回路が論文発表された（１９７８、ＩＳＳＣＣ、論文
番号ＷＡＭ３．５）例があるが、このものでは実用的な
特性は得られない。
【０００３】
【発明が解決しようとする課題】しかし、ＭＯＳトラン
ジスタにも種々の利点があり、ＣＭＯＳ集積回路上に実
現できる基準電圧発生回路の開発が望まれている。その
際に注意すべきことは、温度特性が良好でなければなら
ないが、ＭＯＳトランジスタでは、製造偏差が大きく、
且つ、温度特性がバイポーラのように直線的ではなく曲
線的であるので、これらの特性をいかに制御するかが問
題となる。
ジスタにも種々の利点があり、ＣＭＯＳ集積回路上に実
現できる基準電圧発生回路の開発が望まれている。その
際に注意すべきことは、温度特性が良好でなければなら
ないが、ＭＯＳトランジスタでは、製造偏差が大きく、
且つ、温度特性がバイポーラのように直線的ではなく曲
線的であるので、これらの特性をいかに制御するかが問
題となる。
【０００４】本発明の目的は、ＣＭＯＳ集積回路化に好
適な構成の基準電圧発生回路を提供することにある。
適な構成の基準電圧発生回路を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に、本発明の基準電圧発生回路は次の如き構成を有す
る。即ち、第１発明の基準電圧発生回路は、能力比が異
なる２つのＭＯＳトランジスタと； 前記２つのＭＯＳ
トランジスタのそれぞれを異なる電流値で駆動するカレ
ントミラー回路と； を備え、前記２つのＭＯＳトラン
ジスタの相互間では一方のトランジスタのドレインと他
方のトランジスタのゲートとが共通接続されると共に；
一方のトランジスタは、ゲートが第１の抵抗を介して
又は直接的に前記カレントミラー回路の一方の電流出力
端に接続され、ドレインが第２の抵抗を介してゲートに
接続され； 他方のトランジスタは、ドレインが前記カ
レントミラー回路の他方の電流出力端に接続され、ソー
スが直接的に接地され； 出力端子を前記第１の抵抗と
前記カレントミラー回路との接続端又は一方のトランジ
スタのゲートと前記カレントミラー回路との接続端に設
けてある； ことを特徴とするものである。
に、本発明の基準電圧発生回路は次の如き構成を有す
る。即ち、第１発明の基準電圧発生回路は、能力比が異
なる２つのＭＯＳトランジスタと； 前記２つのＭＯＳ
トランジスタのそれぞれを異なる電流値で駆動するカレ
ントミラー回路と； を備え、前記２つのＭＯＳトラン
ジスタの相互間では一方のトランジスタのドレインと他
方のトランジスタのゲートとが共通接続されると共に；
一方のトランジスタは、ゲートが第１の抵抗を介して
又は直接的に前記カレントミラー回路の一方の電流出力
端に接続され、ドレインが第２の抵抗を介してゲートに
接続され； 他方のトランジスタは、ドレインが前記カ
レントミラー回路の他方の電流出力端に接続され、ソー
スが直接的に接地され； 出力端子を前記第１の抵抗と
前記カレントミラー回路との接続端又は一方のトランジ
スタのゲートと前記カレントミラー回路との接続端に設
けてある； ことを特徴とするものである。
【０００６】第２発明の基準電圧発生回路は、第１発明
の基準電圧発生回路において； 前記一方のトランジス
タは、ドレインが直接的にゲートに接続され； 前記他
方のトランジスタは、ソースが第３の抵抗を介して直接
的に接地される； ことを特徴とするものである。
の基準電圧発生回路において； 前記一方のトランジス
タは、ドレインが直接的にゲートに接続され； 前記他
方のトランジスタは、ソースが第３の抵抗を介して直接
的に接地される； ことを特徴とするものである。
【０００７】第３発明の基準電圧発生回路は、第１発明
又は第２発明の基準電圧発生回路において； 前記出力
端子は、前記他方のトランジスタのゲートに設けてあ
る；ことを特徴とするものである。
又は第２発明の基準電圧発生回路において； 前記出力
端子は、前記他方のトランジスタのゲートに設けてあ
る；ことを特徴とするものである。
【０００８】第４発明の基準電圧発生回路は、第１発明
の基準電圧発生回路において； 前記出力端子は、前記
第２の抵抗の中点に設けてある； ことを特徴とするも
のである。
の基準電圧発生回路において； 前記出力端子は、前記
第２の抵抗の中点に設けてある； ことを特徴とするも
のである。
【０００９】また、第５発明の基準電圧発生回路は、第
１発明又は第２発明の基準電圧発生回路において； 前
記他方のトランジスタは、ドレインが第４の抵抗を介し
て前記カレントミラー回路の他方の電流出力端に接続さ
れ； 前記出力端子は、他方のトランジスタのドレイン
に設けてある； ことを特徴とするものである。
１発明又は第２発明の基準電圧発生回路において； 前
記他方のトランジスタは、ドレインが第４の抵抗を介し
て前記カレントミラー回路の他方の電流出力端に接続さ
れ； 前記出力端子は、他方のトランジスタのドレイン
に設けてある； ことを特徴とするものである。
【００１０】
【作用】次に、前記の如く構成される本発明の基準電圧
発生回路の作用を説明する。本発明では、能力比が異な
る、即ち、ゲート・ソース間電圧を異ならせた２つのＭ
ＯＳトランジスタのそれぞれを異なる電流値で駆動す
る。その結果、モビリティの温度特性とスレッショルド
電圧の温度特性とを互いに打ち消すことができ、出力基
準電圧の温度特性を良好にできる。
発生回路の作用を説明する。本発明では、能力比が異な
る、即ち、ゲート・ソース間電圧を異ならせた２つのＭ
ＯＳトランジスタのそれぞれを異なる電流値で駆動す
る。その結果、モビリティの温度特性とスレッショルド
電圧の温度特性とを互いに打ち消すことができ、出力基
準電圧の温度特性を良好にできる。
【００１１】従って、本発明によれば、ＣＭＯＳ集積回
路上に実現するのに好適な構成の基準電圧発生回路を提
供できる。
路上に実現するのに好適な構成の基準電圧発生回路を提
供できる。
【００１２】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１実施例に係る基準電圧発生
回路を示す。図１において、この基準電圧発生回路は、
接地側に設けられる２個のｎチャネルＭＯＳトランジス
タ（Ｍ１、Ｍ２）と、直流電源ＶDD側に設けられる２個
のｐチャネルＭＯＳトランジスタ（Ｍ３、Ｍ４）とで基
本的に構成される。つまり、ＣＭＯＳ構成となってい
る。
する。図１は、本発明の第１実施例に係る基準電圧発生
回路を示す。図１において、この基準電圧発生回路は、
接地側に設けられる２個のｎチャネルＭＯＳトランジス
タ（Ｍ１、Ｍ２）と、直流電源ＶDD側に設けられる２個
のｐチャネルＭＯＳトランジスタ（Ｍ３、Ｍ４）とで基
本的に構成される。つまり、ＣＭＯＳ構成となってい
る。
【００１３】Ｍ１とＭ２は、能力比（ゲート幅／ゲート
長）が、Ｍ１：Ｍ２＝１：Ｋ1 である。Ｍ１のドレイン
とＭ２のゲートとは共通接続される。そして、Ｍ１は、
ソースが直接接地され、ゲートが（第１の）抵抗Ｒ１を
介してＭ３のソースに接続され、ドレインが（第２の）
抵抗Ｒ２を介して抵抗Ｒ１に接続される。つまり、ゲー
トとドレイン間は抵抗Ｒ２を介して接続され、ドレイン
は抵抗Ｒ２と同Ｒ１の直列回路を介してＭ３のソースに
接続される。また、Ｍ２は、ソースが直接接地され、ド
レインがＭ４のソースに接続される。
長）が、Ｍ１：Ｍ２＝１：Ｋ1 である。Ｍ１のドレイン
とＭ２のゲートとは共通接続される。そして、Ｍ１は、
ソースが直接接地され、ゲートが（第１の）抵抗Ｒ１を
介してＭ３のソースに接続され、ドレインが（第２の）
抵抗Ｒ２を介して抵抗Ｒ１に接続される。つまり、ゲー
トとドレイン間は抵抗Ｒ２を介して接続され、ドレイン
は抵抗Ｒ２と同Ｒ１の直列回路を介してＭ３のソースに
接続される。また、Ｍ２は、ソースが直接接地され、ド
レインがＭ４のソースに接続される。
【００１４】次に、Ｍ３とＭ４は、能力比が、Ｍ３：Ｍ
４＝Ｋ2 ：１である。両者はドレインが直流電源ＶDDに
共通接続され、ゲート同士が共通接続される。そして、
Ｍ４ではゲートとソースが直接接続される。要するに、
Ｍ３とＭ４は、周知のカレントミラー回路を構成し、Ｋ
2 ：１の電流比でＭ１とＭ２を駆動するのである。
４＝Ｋ2 ：１である。両者はドレインが直流電源ＶDDに
共通接続され、ゲート同士が共通接続される。そして、
Ｍ４ではゲートとソースが直接接続される。要するに、
Ｍ３とＭ４は、周知のカレントミラー回路を構成し、Ｋ
2 ：１の電流比でＭ１とＭ２を駆動するのである。
【００１５】そして、図１において、抵抗Ｒ１は省略可
能であり、このときにはＭ１のゲートは直接Ｍ３のソー
スに接続される。従って、当該基準電圧発生回路の出力
電圧の出力端子は、この抵抗Ｒ１があるときは抵抗Ｒ１
とＭ３のソースとの接続端に設け（ＶREF と図示してあ
る）、抵抗Ｒ１がないときは抵抗Ｒ２とＭ３のソースと
の接続端つまりＭ１のゲートに設ける（ＶREF1と図示し
てある）。また、図１の構成または抵抗Ｒ１を省略した
構成において、Ｍ２のゲートに出力端子を設けることが
できる（ＶREF2と図示してある）。
能であり、このときにはＭ１のゲートは直接Ｍ３のソー
スに接続される。従って、当該基準電圧発生回路の出力
電圧の出力端子は、この抵抗Ｒ１があるときは抵抗Ｒ１
とＭ３のソースとの接続端に設け（ＶREF と図示してあ
る）、抵抗Ｒ１がないときは抵抗Ｒ２とＭ３のソースと
の接続端つまりＭ１のゲートに設ける（ＶREF1と図示し
てある）。また、図１の構成または抵抗Ｒ１を省略した
構成において、Ｍ２のゲートに出力端子を設けることが
できる（ＶREF2と図示してある）。
【００１６】また、図１の構成において、抵抗Ｒ１は省
略しても省略しなくともよいが、抵抗Ｒ２をＭ２のソー
スとアース間に移設した構成、即ち、図２に示すよう
に、Ｍ１のゲートとドレインを直接接続し、Ｍ２のソー
スを（第３の）抵抗Ｒ２を介して接地しても良い。図２
では抵抗Ｒ１は省略してある。
略しても省略しなくともよいが、抵抗Ｒ２をＭ２のソー
スとアース間に移設した構成、即ち、図２に示すよう
に、Ｍ１のゲートとドレインを直接接続し、Ｍ２のソー
スを（第３の）抵抗Ｒ２を介して接地しても良い。図２
では抵抗Ｒ１は省略してある。
【００１７】更に、出力端子の設け方として、図１の構
成において、抵抗Ｒ１は省略しても省略しなくとも良い
が、抵抗Ｒ２なる抵抗パターンの中点に設けることがで
きる。例えば図３は、ｐチャネルとｎチャネルとを入れ
替えた構成であるが、抵抗Ｒ２A と抵抗Ｒ２B は抵抗Ｒ
２を２分したもので、その中点に出力端子を設ける（Ｖ
REF3と図示してある）。
成において、抵抗Ｒ１は省略しても省略しなくとも良い
が、抵抗Ｒ２なる抵抗パターンの中点に設けることがで
きる。例えば図３は、ｐチャネルとｎチャネルとを入れ
替えた構成であるが、抵抗Ｒ２A と抵抗Ｒ２B は抵抗Ｒ
２を２分したもので、その中点に出力端子を設ける（Ｖ
REF3と図示してある）。
【００１８】また、図１の構成において、抵抗Ｒ１は省
略しても省略しなくとも良いが、Ｍ２のドレインを（第
４の）抵抗を介してＭ４のソースに接続し、この第４の
抵抗とＭ４のソースとの接続端に出力端子を設けること
ができる。例えば図４は、ｐチャネルとｎチャネルとを
入れ替えた構成であるが、（第４の）抵抗Ｒ４とＭ４の
ソースとの接続端に出力端子を設ける（ＶREF4と図示し
てある）。
略しても省略しなくとも良いが、Ｍ２のドレインを（第
４の）抵抗を介してＭ４のソースに接続し、この第４の
抵抗とＭ４のソースとの接続端に出力端子を設けること
ができる。例えば図４は、ｐチャネルとｎチャネルとを
入れ替えた構成であるが、（第４の）抵抗Ｒ４とＭ４の
ソースとの接続端に出力端子を設ける（ＶREF4と図示し
てある）。
【００１９】以下、図１を参照して動作を説明する。Ｍ
１のゲート・ソース間電圧ＶGS1 とＭ２のゲート・ソー
ス間電圧ＶGS2 との差電圧をΔＶGSとすると、出力基準
電圧ＶREF は、数式１で表せる。
１のゲート・ソース間電圧ＶGS1 とＭ２のゲート・ソー
ス間電圧ＶGS2 との差電圧をΔＶGSとすると、出力基準
電圧ＶREF は、数式１で表せる。
【００２０】
【数１】
【００２１】Ｍ１のドレイン電流Ｉ1 とＭ２のドレイン
電流Ｉ2 は、カレントミラー回路を構成するＭ３とＭ４
の能力比の比（Ｋ2 ：１）で決まり、Ｉ1 ＝Ｋ2 Ｉ2 で
あるが、Ｍ１のドレイン電流Ｉ1 は、ゲート・ソース間
電圧ＶGS1 とスレッショルド電圧ＶTHN とコンダクタン
スβN を用いて数式２と表され、Ｍ２のドレイン電流Ｉ
2 は、コンダクタンスＫ1 βN とゲート・ソース間電圧
ＶGS2 とスレッショルド電圧ＶTHN とを用いて数式３と
表される。なお、コンダクタンスβN は、モビリティμ
N 、単位面積当たりのゲート酸化膜容量ＣOX、ゲート幅
Ｗ、ゲート長Ｌを用いて数式４と表される。
電流Ｉ2 は、カレントミラー回路を構成するＭ３とＭ４
の能力比の比（Ｋ2 ：１）で決まり、Ｉ1 ＝Ｋ2 Ｉ2 で
あるが、Ｍ１のドレイン電流Ｉ1 は、ゲート・ソース間
電圧ＶGS1 とスレッショルド電圧ＶTHN とコンダクタン
スβN を用いて数式２と表され、Ｍ２のドレイン電流Ｉ
2 は、コンダクタンスＫ1 βN とゲート・ソース間電圧
ＶGS2 とスレッショルド電圧ＶTHN とを用いて数式３と
表される。なお、コンダクタンスβN は、モビリティμ
N 、単位面積当たりのゲート酸化膜容量ＣOX、ゲート幅
Ｗ、ゲート長Ｌを用いて数式４と表される。
【００２２】
【数２】
【００２３】
【数３】
【００２４】
【数４】
【００２５】従って、差電圧ΔＶGSは数式５となり、こ
れを整理すれば数式６となるが、動作時は、Ｉ1 ≠０で
あるので、結局ドレイン電流Ｉ1 は数式７と求まる。
れを整理すれば数式６となるが、動作時は、Ｉ1 ≠０で
あるので、結局ドレイン電流Ｉ1 は数式７と求まる。
【００２６】
【数５】
【００２７】
【数６】
【００２８】
【数７】
【００２９】そして、数式２と同７を数式１に代入すれ
ば、出力基準電圧ＶREF は数式８のようになる。
ば、出力基準電圧ＶREF は数式８のようになる。
【００３０】
【数８】
【００３１】ここで、出力基準電圧ＶREF の温度特性を
検討する。ＳＰＩＣＥモデルでは、コンダクタンスβN
は数式９、モビリティμN は数式１０となっている。な
お、数式９と同１０において、βN0、μN0はＴ＝Ｔ0 で
のβN 、μN の値を示す。
検討する。ＳＰＩＣＥモデルでは、コンダクタンスβN
は数式９、モビリティμN は数式１０となっている。な
お、数式９と同１０において、βN0、μN0はＴ＝Ｔ0 で
のβN 、μN の値を示す。
【００３２】
【数９】
【００３３】
【数１０】
【００３４】従って、１／βN は、数式１１と表され、
Ｔ0 ＝３００°Ｋのときの１／βNの温度特性は、５，
０００ppm ／deg である。
Ｔ0 ＝３００°Ｋのときの１／βNの温度特性は、５，
０００ppm ／deg である。
【００３５】
【数１１】
【００３６】一方、スレッショルド電圧ＶTHN は数式１
２でモデル化されるが、文献「MOSIntegrated Circuits
Theory,Fabrication,Design,and Systems Application
sof MOS LSI」(W.M.Penney and L.Lau 共著、VAN NOSTR
AND COMPANY）によれば、数式１２におけるαは、α＝
−４ｍＶ／deg(標準ＶTHN プロセス)、α＝−２．７ｍＶ
／deg(低ＶTHN プロセス）である。
２でモデル化されるが、文献「MOSIntegrated Circuits
Theory,Fabrication,Design,and Systems Application
sof MOS LSI」(W.M.Penney and L.Lau 共著、VAN NOSTR
AND COMPANY）によれば、数式１２におけるαは、α＝
−４ｍＶ／deg(標準ＶTHN プロセス)、α＝−２．７ｍＶ
／deg(低ＶTHN プロセス）である。
【００３７】
【数１２】
【００３８】そこで、数式１１と同１２を数式８に代入
すると、出力基準電圧ＶREF は数式１３となるので、こ
れを温度Ｔについて微分すると数式１４となり、室温Ｔ
0 ＝３００°Ｋでの出力基準電圧ＶREF の温度係数(fra
ctional temperature coeff-icient）ＴＣF(ＶREF)は数
式１５と表せる。なお、数式１５において、ＶREF0は、
Ｔ＝Ｔ0 ＝３００°ＫでのＶREF の値である。
すると、出力基準電圧ＶREF は数式１３となるので、こ
れを温度Ｔについて微分すると数式１４となり、室温Ｔ
0 ＝３００°Ｋでの出力基準電圧ＶREF の温度係数(fra
ctional temperature coeff-icient）ＴＣF(ＶREF)は数
式１５と表せる。なお、数式１５において、ＶREF0は、
Ｔ＝Ｔ0 ＝３００°ＫでのＶREF の値である。
【００３９】
【数１３】
【００４０】
【数１４】
【００４１】
【数１５】
【００４２】従って、ＴＣF(ＶREF)＝０とするために
は、数式１５から、数式１６である必要がある。
は、数式１５から、数式１６である必要がある。
【００４３】
【数１６】
【００４４】例えば、ＶTHN0＝０．８Ｖ、α＝２．７ｍ
Ｖ／deg、ＴＣF(Ｒ）＝６００ppm ／deg とすれば、ＴＣ
F(ＶREF)＝０となる基準出力電圧ＶREF0は、次の数式１
７のようになる。
Ｖ／deg、ＴＣF(Ｒ）＝６００ppm ／deg とすれば、ＴＣ
F(ＶREF)＝０となる基準出力電圧ＶREF0は、次の数式１
７のようになる。
【００４５】
【数１７】
【００４６】次に、Ｒ１＝０とおいても数式７は成り立
つ。この場合にはＶREF1が出力基準電圧となるが、これ
は数式１等から、数式１８となり、数式８においてＲ１
＝０とおいた場合と等しくなる。
つ。この場合にはＶREF1が出力基準電圧となるが、これ
は数式１等から、数式１８となり、数式８においてＲ１
＝０とおいた場合と等しくなる。
【００４７】
【数１８】
【００４８】この数式１８に数式１１と同１２を代入す
ると、ＶREF1は数式１９となり、その温度特性は数式２
０となる。つまり、数式１５と同式１６が適用でき、数
式１７で示される値が得られる。
ると、ＶREF1は数式１９となり、その温度特性は数式２
０となる。つまり、数式１５と同式１６が適用でき、数
式１７で示される値が得られる。
【００４９】
【数１９】
【００５０】
【数２０】
【００５１】また、Ｍ２のゲートから基準電圧を取り出
すとすると、ＶREF2が出力基準電圧となるが、これは数
式２１となる。
すとすると、ＶREF2が出力基準電圧となるが、これは数
式２１となる。
【００５２】
【数２１】
【００５３】そして、この数式２１と同１８を比べると
数式２２が成り立つので、出力基準電圧ＶREF2は数式２
３となる。
数式２２が成り立つので、出力基準電圧ＶREF2は数式２
３となる。
【００５４】
【数２２】
【００５５】
【数２３】
【００５６】この数式２３から、ＴＣF(ＶREF1）＝０と
したときには、ＴＣF(ＶREF2）＜０となる。同様に、Ｔ
ＣF(ＶREF1）＞０としたときには、ＴＣF(ＶREF2）＜０
と設定可能である。
したときには、ＴＣF(ＶREF2）＜０となる。同様に、Ｔ
ＣF(ＶREF1）＞０としたときには、ＴＣF(ＶREF2）＜０
と設定可能である。
【００５７】従って、抵抗Ｒ２の中間電圧を出力基準電
圧ＶREF3（図３）とすれば、ＴＣF(ＶREF3）＝０で、か
つ、ＴＣF(ＶREF1）＞０、ＴＣF(ＶREF2）＜０と設定で
き、温度特性が正または負または零の電圧が得られる。
但し、Ｋ1 ＞１、Ｋ2 ＞１として、ＶREF1＞ＶREF3＞Ｖ
REF2である。
圧ＶREF3（図３）とすれば、ＴＣF(ＶREF3）＝０で、か
つ、ＴＣF(ＶREF1）＞０、ＴＣF(ＶREF2）＜０と設定で
き、温度特性が正または負または零の電圧が得られる。
但し、Ｋ1 ＞１、Ｋ2 ＞１として、ＶREF1＞ＶREF3＞Ｖ
REF2である。
【００５８】更に、図４に示すように、Ｍ２のドレイン
に出力端子（出力基準電圧ＶREF4）を設定すると、ドレ
イン電流Ｉ2 は数式２４となり、出力基準電圧ＶREF4は
数式２５となる。
に出力端子（出力基準電圧ＶREF4）を設定すると、ドレ
イン電流Ｉ2 は数式２４となり、出力基準電圧ＶREF4は
数式２５となる。
【００５９】
【数２４】
【００６０】
【数２５】
【００６１】従って、この出力基準電圧ＶREF4について
も、ＴＣF(ＶREF4）＝０に設定できる。
も、ＴＣF(ＶREF4）＝０に設定できる。
【００６２】次に、図５は、ＳＰＩＣＥシミュレーショ
ン結果を示す。ＶDD＞２．５Ｖでは出力基準電圧ＶREF
の温度特性は、ほぼ０となっていることが理解できる。
なお、Ｋ1 ＝１、Ｋ2 ＝２、Ｒ１＝３ＫΩ、Ｒ２＝４Ｋ
Ω、ＴＣF(Ｒ）＝６００ppm／deg 、Ｗ／Ｌ＝５０μｍ
／５μｍ、酸化膜厚ｔOX＝２８０オングストロームとし
てある。
ン結果を示す。ＶDD＞２．５Ｖでは出力基準電圧ＶREF
の温度特性は、ほぼ０となっていることが理解できる。
なお、Ｋ1 ＝１、Ｋ2 ＝２、Ｒ１＝３ＫΩ、Ｒ２＝４Ｋ
Ω、ＴＣF(Ｒ）＝６００ppm／deg 、Ｗ／Ｌ＝５０μｍ
／５μｍ、酸化膜厚ｔOX＝２８０オングストロームとし
てある。
【００６３】
【発明の効果】以上説明したように、本発明の基準電圧
発生回路によれば、能力比が異なる、即ち、ゲート・ソ
ース間電圧を異ならせた２つのＭＯＳトランジスタのそ
れぞれを異なる電流値で駆動するようにしたので、モビ
リティの温度特性とスレッショルド電圧の温度特性とを
互いに打ち消すことができ、出力基準電圧の温度特性を
良好にできる。従って、本発明によれば、ＣＭＯＳ集積
回路上に実現するのに好適な構成の基準電圧発生回路を
提供できる効果がある。
発生回路によれば、能力比が異なる、即ち、ゲート・ソ
ース間電圧を異ならせた２つのＭＯＳトランジスタのそ
れぞれを異なる電流値で駆動するようにしたので、モビ
リティの温度特性とスレッショルド電圧の温度特性とを
互いに打ち消すことができ、出力基準電圧の温度特性を
良好にできる。従って、本発明によれば、ＣＭＯＳ集積
回路上に実現するのに好適な構成の基準電圧発生回路を
提供できる効果がある。
【図１】本発明の第１実施例に係る基準電圧発生回路の
回路図である。
回路図である。
【図２】本発明の第２実施例に係る基準電圧発生回路の
回路図である。
回路図である。
【図３】本発明の第３実施例に係る基準電圧発生回路の
回路図である。
回路図である。
【図４】本発明の第４実施例に係る基準電圧発生回路の
回路図である。
回路図である。
【図５】出力基準電圧の温度特性図（ＳＰＩＣＥシミュ
レーション図）である。
レーション図）である。
Ｋ1 能力比 Ｋ2 能力比 Ｍ１〜Ｍ４ ＭＯＳトランジスタ Ｒ１〜Ｒ４ 抵抗 Ｒ２A 抵抗Ｒ２を２分した抵抗 Ｒ２B 抵抗Ｒ２を２分した抵抗 ＶDD 直流電源 ＶREF 出力基準電圧 ＶREF1 出力基準電圧 ＶREF2 出力基準電圧 ＶREF3 出力基準電圧 ＶREF4 出力基準電圧
Claims (5)
- 【請求項１】 能力比が異なる２つのＭＯＳトランジス
タと； 前記２つのＭＯＳトランジスタのそれぞれを異
なる電流値で駆動するカレントミラー回路と； を備
え、前記２つのＭＯＳトランジスタの相互間では一方の
トランジスタのドレインと他方のトランジスタのゲート
とが共通接続されると共に； 一方のトランジスタは、
ゲートが第１の抵抗を介して又は直接的に前記カレント
ミラー回路の一方の電流出力端に接続され、ドレインが
第２の抵抗を介してゲートに接続され； 他方のトラン
ジスタは、ドレインが前記カレントミラー回路の他方の
電流出力端に接続され、ソースが直接的に接地され；
出力端子を前記第１の抵抗と前記カレントミラー回路と
の接続端又は一方のトランジスタのゲートと前記カレン
トミラー回路との接続端に設けてある； ことを特徴と
する基準電圧発生回路。 - 【請求項２】 請求項１に記載の基準電圧発生回路にお
いて； 前記一方のトランジスタは、ドレインが直接的
にゲートに接続され； 前記他方のトランジスタは、ソ
ースが第３の抵抗を介して直接的に接地される； こと
を特徴とする基準電圧発生回路。 - 【請求項３】 請求項１又は請求項２に記載の基準電圧
発生回路において；前記出力端子は、前記他方のトラン
ジスタのゲートに設けてある； ことを特徴とする基準
電圧発生回路。 - 【請求項４】 請求項１に記載の基準電圧発生回路にお
いて； 前記出力端子は、前記第２の抵抗の中点に設け
てある； ことを特徴とする基準電圧発生回路。 - 【請求項５】 請求項１又は請求項２に記載の基準電圧
発生回路において；前記他方のトランジスタは、ドレイ
ンが第４の抵抗を介して前記カレントミラー回路の他方
の電流出力端に接続され； 前記出力端子は、他方のト
ランジスタのドレインに設けてある； ことを特徴とす
る基準電圧発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054224A JP2797820B2 (ja) | 1992-02-05 | 1992-02-05 | 基準電圧発生回路 |
| GB9302329A GB2264573B (en) | 1992-02-05 | 1993-02-05 | Reference voltage generating circuit |
| GB9524129A GB2293899B (en) | 1992-02-05 | 1993-02-05 | Reference voltage generating circuit |
| US08/340,439 US5432432A (en) | 1992-02-05 | 1994-11-14 | Reference voltage generating circuit with temperature stability for use in CMOS integrated circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054224A JP2797820B2 (ja) | 1992-02-05 | 1992-02-05 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218761A true JPH05218761A (ja) | 1993-08-27 |
| JP2797820B2 JP2797820B2 (ja) | 1998-09-17 |
Family
ID=12964572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4054224A Expired - Lifetime JP2797820B2 (ja) | 1992-02-05 | 1992-02-05 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797820B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007219917A (ja) * | 2006-02-17 | 2007-08-30 | New Japan Radio Co Ltd | 安定化電圧出力回路 |
| US7633279B2 (en) | 2005-03-04 | 2009-12-15 | Elpida Memory, Inc. | Power supply circuit |
| JP2010152510A (ja) * | 2008-12-24 | 2010-07-08 | Seiko Instruments Inc | 基準電圧回路 |
| JP2010198092A (ja) * | 2009-02-23 | 2010-09-09 | Seiko Instruments Inc | 定電流回路 |
| JP2012054828A (ja) * | 2010-09-02 | 2012-03-15 | Ricoh Co Ltd | 分周回路及び集積回路 |
| JP2012222786A (ja) * | 2011-04-14 | 2012-11-12 | Lapis Semiconductor Co Ltd | オペアンプ |
| JP2019016848A (ja) * | 2017-07-04 | 2019-01-31 | 新日本無線株式会社 | バイアス電流生成回路 |
| JP2019185786A (ja) * | 2018-04-12 | 2019-10-24 | アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー | 高駆動能力を有する低電力ハーフｖｄｄ生成回路 |
| WO2021241257A1 (ja) * | 2020-05-27 | 2021-12-02 | ローム株式会社 | 定電圧生成回路 |
-
1992
- 1992-02-05 JP JP4054224A patent/JP2797820B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2021241257A1 (ja) * | 2020-05-27 | 2021-12-02 | ローム株式会社 | 定電圧生成回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2797820B2 (ja) | 1998-09-17 |
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