JPH05206754A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH05206754A JPH05206754A JP4038519A JP3851992A JPH05206754A JP H05206754 A JPH05206754 A JP H05206754A JP 4038519 A JP4038519 A JP 4038519A JP 3851992 A JP3851992 A JP 3851992A JP H05206754 A JPH05206754 A JP H05206754A
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- resistor
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Abstract
(57)【要約】 （修正有）
【目的】 ＣＭＯＳ集積回路化に好適な基準電圧発生回
路を提供する。 【構成】 ＭＯＳトランジスタＭ１〜Ｍ８と、ＭＯＳト
ランジスタで構成される演算増幅器からなる。Ｍ１とＭ
２は能力比が１：Ｋ1 で演算増幅器１はＶ1 とＶ2 が等
しくなるように電流源たるＭ５とＭ６のゲート電圧を制
御する。この動作を確実にするためＭ３とＭ４とＭ７と
Ｍ８の回路はＩ2 の特性とＶ2 の特性が逆の関係となら
ないようＭ２を制御する。Ｖ1 は、数式に示すように、
コンダクタンスβに反比例する電圧項とスレッショルド
電圧ＶTHとの和となる。従って、Ｖ1 の温度特性は正に
も零にも負にも設定できる。 Ｖ1 ＝Ｖ2 であるので、Ｖ1 とＶ2 の何れも出力基準電
圧として用いることができる。
路を提供する。 【構成】 ＭＯＳトランジスタＭ１〜Ｍ８と、ＭＯＳト
ランジスタで構成される演算増幅器からなる。Ｍ１とＭ
２は能力比が１：Ｋ1 で演算増幅器１はＶ1 とＶ2 が等
しくなるように電流源たるＭ５とＭ６のゲート電圧を制
御する。この動作を確実にするためＭ３とＭ４とＭ７と
Ｍ８の回路はＩ2 の特性とＶ2 の特性が逆の関係となら
ないようＭ２を制御する。Ｖ1 は、数式に示すように、
コンダクタンスβに反比例する電圧項とスレッショルド
電圧ＶTHとの和となる。従って、Ｖ1 の温度特性は正に
も零にも負にも設定できる。 Ｖ1 ＝Ｖ2 であるので、Ｖ1 とＶ2 の何れも出力基準電
圧として用いることができる。
Description
【０００１】
【産業上の利用分野】本発明は、定電圧回路において基
準電圧の発生に用いられる基準電圧発生回路に係り、特
にＣＭＯＳ集積回路上に形成される基準電圧発生回路に
関する。
準電圧の発生に用いられる基準電圧発生回路に係り、特
にＣＭＯＳ集積回路上に形成される基準電圧発生回路に
関する。
【０００２】
【従来の技術】周知のように、従来の基準電圧発生回路
は、バイポーラトランジスタで構成されるワイドラー・
バンドギャップリファレンス回路が一般的であり、ＭＯ
Ｓトランジスタだけで構成した実用的な基準電圧発生回
路は知られていない。
は、バイポーラトランジスタで構成されるワイドラー・
バンドギャップリファレンス回路が一般的であり、ＭＯ
Ｓトランジスタだけで構成した実用的な基準電圧発生回
路は知られていない。
【０００３】
【発明が解決しようとする課題】しかし、ＭＯＳトラン
ジスタにも種々の利点があり、ＣＭＯＳ集積回路上に実
現できる基準電圧発生回路の開発が望まれている。その
際に注意すべきことは、温度特性が良好でなければなら
ないが、ＭＯＳトランジスタでは、製造偏差が大きく、
且つ、温度特性がバイポーラのように直線的ではなく曲
線的であるので、これらの特性をいかに制御するかが問
題となる。
ジスタにも種々の利点があり、ＣＭＯＳ集積回路上に実
現できる基準電圧発生回路の開発が望まれている。その
際に注意すべきことは、温度特性が良好でなければなら
ないが、ＭＯＳトランジスタでは、製造偏差が大きく、
且つ、温度特性がバイポーラのように直線的ではなく曲
線的であるので、これらの特性をいかに制御するかが問
題となる。
【０００４】本発明の目的は、ＣＭＯＳ集積回路化に好
適な構成の基準電圧発生回路を提供するとにある。
適な構成の基準電圧発生回路を提供するとにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に、本発明の基準電圧発生回路は次の如き構成を有す
る。即ち、本発明の基準電圧発生回路は、ＣＭＯＳ集積
回路上に構成される基準電圧発生回路であって； この
基準電圧発生回路は、第１及び第２の電流源と；ソース
が直接接地され、ゲートが第１の抵抗を介して前記第１
の電流源に接続され、ドレインが直接又は第２の抵抗を
介して前記第１の抵抗に接続される第１のトランジスタ
と； ソースが直接又は第３の抵抗を介して接地され、
ゲートが前記第１のトランジスタのドレインに接続さ
れ、ドレインが第４の抵抗を介して前記第２の電流源に
接続される第２のトランジスタと； 前記第１の電流源
と前記第１の抵抗との接続端に生ずる第１の電圧と、前
記第２の電流源と前記第４の抵抗との接続端に生ずる第
２の電圧とが等しくなるように第１及び第２の電流源を
制御する回路と； 前記第２のトランジスタのドレイン
電流の特性と前記第２の電圧の特性とが逆の関係となら
ないように前記第２のトランジスタを制御する回路と；
を備えたことを特徴とするものである。
に、本発明の基準電圧発生回路は次の如き構成を有す
る。即ち、本発明の基準電圧発生回路は、ＣＭＯＳ集積
回路上に構成される基準電圧発生回路であって； この
基準電圧発生回路は、第１及び第２の電流源と；ソース
が直接接地され、ゲートが第１の抵抗を介して前記第１
の電流源に接続され、ドレインが直接又は第２の抵抗を
介して前記第１の抵抗に接続される第１のトランジスタ
と； ソースが直接又は第３の抵抗を介して接地され、
ゲートが前記第１のトランジスタのドレインに接続さ
れ、ドレインが第４の抵抗を介して前記第２の電流源に
接続される第２のトランジスタと； 前記第１の電流源
と前記第１の抵抗との接続端に生ずる第１の電圧と、前
記第２の電流源と前記第４の抵抗との接続端に生ずる第
２の電圧とが等しくなるように第１及び第２の電流源を
制御する回路と； 前記第２のトランジスタのドレイン
電流の特性と前記第２の電圧の特性とが逆の関係となら
ないように前記第２のトランジスタを制御する回路と；
を備えたことを特徴とするものである。
【０００６】
【作用】次に、前記の如く構成される本発明の基準電圧
発生回路の作用を説明する。本発明では、第２のトラン
ジスタのドレイン電流の特性と第２の電圧の特性とが逆
の関係とならないようにし、確実に第１の電圧と第２の
電圧とが等しくなるようにする。その結果、当該回路の
出力電圧たる基準電圧を与える第１または第２の電圧が
コンダクタンスに反比例する電圧とスレッショルド電圧
との和となり、温度特性を正にも負にも零にも任意に設
定できることになる。
発生回路の作用を説明する。本発明では、第２のトラン
ジスタのドレイン電流の特性と第２の電圧の特性とが逆
の関係とならないようにし、確実に第１の電圧と第２の
電圧とが等しくなるようにする。その結果、当該回路の
出力電圧たる基準電圧を与える第１または第２の電圧が
コンダクタンスに反比例する電圧とスレッショルド電圧
との和となり、温度特性を正にも負にも零にも任意に設
定できることになる。
【０００７】従って、本発明によれば、ＣＭＯＳ集積回
路上に実現するのに好適な構成の基準電圧発生回路を提
供できる。
路上に実現するのに好適な構成の基準電圧発生回路を提
供できる。
【０００８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１実施例に係る基準電圧発生
回路を示す。図１において、この基準電圧発生回路は、
直流電源ＶDD側に設けられる４個のｐチャネルＭＯＳト
ランジスタ（Ｍ５、Ｍ６、Ｍ７、Ｍ８）と、接地側に設
けられる３個のｎチャネルＭＯＳトランジスタ（Ｍ１、
Ｍ２、Ｍ３、Ｍ４）と、ＭＯＳトランジスタで構成され
る演算増幅器１とで基本的に構成される。
する。図１は、本発明の第１実施例に係る基準電圧発生
回路を示す。図１において、この基準電圧発生回路は、
直流電源ＶDD側に設けられる４個のｐチャネルＭＯＳト
ランジスタ（Ｍ５、Ｍ６、Ｍ７、Ｍ８）と、接地側に設
けられる３個のｎチャネルＭＯＳトランジスタ（Ｍ１、
Ｍ２、Ｍ３、Ｍ４）と、ＭＯＳトランジスタで構成され
る演算増幅器１とで基本的に構成される。
【０００９】Ｍ５は第１の電流源を構成し、Ｍ６は第２
の電流源を構成する。両者はドレインが直流電源ＶDDに
接続され、ゲートが共通に演算増幅器１の出力端に接続
される。Ｍ５はソースが演算増幅器１の反転入力端子に
接続されると共に、（第１の）抵抗Ｒ１の一端に接続さ
れる。またＭ６はソースが演算増幅器１の非反転入力端
子に接続されると共に、（第４の）抵抗Ｒ２の一端に接
続される。要するに、演算増幅器１はＭ５のソースと抵
抗Ｒ１との接続端に生ずる（第１の）電圧Ｖ1と、Ｍ６
のソースと抵抗Ｒ２との接続端に生ずる（第２の）電圧
Ｖ2 とが等しくなるようにＭ５とＭ６のゲート電圧を制
御している。
の電流源を構成する。両者はドレインが直流電源ＶDDに
接続され、ゲートが共通に演算増幅器１の出力端に接続
される。Ｍ５はソースが演算増幅器１の反転入力端子に
接続されると共に、（第１の）抵抗Ｒ１の一端に接続さ
れる。またＭ６はソースが演算増幅器１の非反転入力端
子に接続されると共に、（第４の）抵抗Ｒ２の一端に接
続される。要するに、演算増幅器１はＭ５のソースと抵
抗Ｒ１との接続端に生ずる（第１の）電圧Ｖ1と、Ｍ６
のソースと抵抗Ｒ２との接続端に生ずる（第２の）電圧
Ｖ2 とが等しくなるようにＭ５とＭ６のゲート電圧を制
御している。
【００１０】（第１の）トランジスタＭ１は、ソースが
直接接地され、ゲートが抵抗Ｒ１の他端に接続され（つ
まり、抵抗Ｒ１を介してＭ５のソース接続され）、ドレ
インが（第２の）抵抗Ｒ３を介して抵抗Ｒ１の他端に接
続される。つまり、本実施例では、ドレインは直列接続
した抵抗Ｒ３及び同Ｒ１を介して電流源たるＭ５のソー
スに接続される。
直接接地され、ゲートが抵抗Ｒ１の他端に接続され（つ
まり、抵抗Ｒ１を介してＭ５のソース接続され）、ドレ
インが（第２の）抵抗Ｒ３を介して抵抗Ｒ１の他端に接
続される。つまり、本実施例では、ドレインは直列接続
した抵抗Ｒ３及び同Ｒ１を介して電流源たるＭ５のソー
スに接続される。
【００１１】（第２の）トランジスタＭ２は、ソースが
直接接地され、ゲートがＭ１のドレインに接続され、ド
レインが抵抗Ｒ２を介して電流源たるＭ６のソースに接
続される。
直接接地され、ゲートがＭ１のドレインに接続され、ド
レインが抵抗Ｒ２を介して電流源たるＭ６のソースに接
続される。
【００１２】そして、Ｍ１とＭ２間の能力比は、Ｍ１：
Ｍ２＝１：Ｋ1 となっている。
Ｍ２＝１：Ｋ1 となっている。
【００１３】次にＭ３は、ソースが直接接地され、ゲー
トがＭ２のドレインに接続され、ドレインがＭ７のソー
スに接続される。またＭ４は、ソースが直接接地され、
ゲートがＭ１のドレインに接続され、ドレインがＭ８の
ソースに接続される。Ｍ７とＭ８はドレインが直流電源
ＶDDに接続されカレントミラー回路を構成している。要
するに、Ｍ３とＭ４とＭ７とＭ８とは、Ｍ２のドレイン
電流Ｉ2 の特性と演算増幅器１の入力電圧Ｖ2 の特性と
が逆の関係とならないようにＭ２を制御する回路であ
る。これにより、演算増幅器１の制御動作の確実性が確
保される。なお、「逆の関係とならない」とは、ドレイ
ン電流Ｉ2 の増加に対し入力電圧Ｖ2 は減少せず、増加
又は一定となることを意味する。従って、この回路の代
わりに、例えばＭ２のドレインに一定電圧を与える回路
でも良い。
トがＭ２のドレインに接続され、ドレインがＭ７のソー
スに接続される。またＭ４は、ソースが直接接地され、
ゲートがＭ１のドレインに接続され、ドレインがＭ８の
ソースに接続される。Ｍ７とＭ８はドレインが直流電源
ＶDDに接続されカレントミラー回路を構成している。要
するに、Ｍ３とＭ４とＭ７とＭ８とは、Ｍ２のドレイン
電流Ｉ2 の特性と演算増幅器１の入力電圧Ｖ2 の特性と
が逆の関係とならないようにＭ２を制御する回路であ
る。これにより、演算増幅器１の制御動作の確実性が確
保される。なお、「逆の関係とならない」とは、ドレイ
ン電流Ｉ2 の増加に対し入力電圧Ｖ2 は減少せず、増加
又は一定となることを意味する。従って、この回路の代
わりに、例えばＭ２のドレインに一定電圧を与える回路
でも良い。
【００１４】以上の構成において、Ｍ１のドレイン電流
Ｉ1 は、コンダクタンスβとゲート・ソース間電圧Ｖ
GS1 とスレッショルド電圧ＶTHとを用いて数式１と表さ
れる。またＭ２のドレイン電流Ｉ2 は、コンダクタンス
Ｋ1 βとゲート・ソース間電圧ＶGS2 とスレッショルド
電圧ＶTHとを用いて数式２と表される。そして、Ｍ５と
Ｍ６のゲート電圧は演算増幅器１の出力で制御されるの
で、Ｉ1 とＩ2 は等しい（数式３）。
Ｉ1 は、コンダクタンスβとゲート・ソース間電圧Ｖ
GS1 とスレッショルド電圧ＶTHとを用いて数式１と表さ
れる。またＭ２のドレイン電流Ｉ2 は、コンダクタンス
Ｋ1 βとゲート・ソース間電圧ＶGS2 とスレッショルド
電圧ＶTHとを用いて数式２と表される。そして、Ｍ５と
Ｍ６のゲート電圧は演算増幅器１の出力で制御されるの
で、Ｉ1 とＩ2 は等しい（数式３）。
【００１５】
【数１】
【００１６】
【数２】
【００１７】
【数３】
【００１８】ここで、Ｍ２をＭ１のＫ1 倍としているの
で、Ｒ１とＲ２を等しい（数式４）としても一般性を失
わない。そこで、演算増幅器１の一方の入力電圧Ｖ1 は
Ｍ５のドレイン電圧であり、他方の入力電圧Ｖ2 はＭ６
のドレイン電圧であるが、Ｍ５のドレイン電圧Ｖ1 は数
式５となり、これからドレイン電流Ｉ1 は数式６と求ま
り、従ってドレイン電圧Ｖ1 は数式７と求まる。
で、Ｒ１とＲ２を等しい（数式４）としても一般性を失
わない。そこで、演算増幅器１の一方の入力電圧Ｖ1 は
Ｍ５のドレイン電圧であり、他方の入力電圧Ｖ2 はＭ６
のドレイン電圧であるが、Ｍ５のドレイン電圧Ｖ1 は数
式５となり、これからドレイン電流Ｉ1 は数式６と求ま
り、従ってドレイン電圧Ｖ1 は数式７と求まる。
【００１９】
【数４】
【００２０】
【数５】
【００２１】
【数６】
【００２２】
【数７】
【００２３】次に、数式１からＶGS1 −ＶTHは数式８と
なり、数式２からＶGS2 −ＶTHは数式９となるので、数
式６に数式３と同８と同９を代入すると、ＶGS1 −Ｖ
GS2 が求まり（数式１０）、これを整理して数式１１を
得られるが、Ｉ1 ＞０であるので、結局数式１２とな
る。
なり、数式２からＶGS2 −ＶTHは数式９となるので、数
式６に数式３と同８と同９を代入すると、ＶGS1 −Ｖ
GS2 が求まり（数式１０）、これを整理して数式１１を
得られるが、Ｉ1 ＞０であるので、結局数式１２とな
る。
【００２４】
【数８】
【００２５】
【数９】
【００２６】
【数１０】
【００２７】
【数１１】
【００２８】
【数１２】
【００２９】また、数式１２を数式８に代入すると、Ｖ
GS1 −ＶTHは数式１３となるが、これに数式６を代入す
ると数式１４が得られるので、この数式１３と同１４を
数式７に代入すれば、ドレイン電圧Ｖ1 が、コンダクタ
ンスβに反比例する電圧項とスレッショルド電圧ＶTHと
の和の形で求まる（数式１５）。
GS1 −ＶTHは数式１３となるが、これに数式６を代入す
ると数式１４が得られるので、この数式１３と同１４を
数式７に代入すれば、ドレイン電圧Ｖ1 が、コンダクタ
ンスβに反比例する電圧項とスレッショルド電圧ＶTHと
の和の形で求まる（数式１５）。
【００３０】
【数１３】
【００３１】
【数１４】
【００３２】
【数１５】
【００３３】そして、コンダクタンスβは、モビリティ
μn 、単位面積当たりのゲート酸化膜容量ＣOX、ゲート
幅Ｗ及びゲート長Ｌを用いて数式１６と表され、その温
度特性はモビリティμn の温度特性で規定されるが、モ
ビリティμn の温度特性は１次近似として数式１７と表
されるので、１／βは数式１８と表される。なおβ0は
β（Ｔ0)を示す。
μn 、単位面積当たりのゲート酸化膜容量ＣOX、ゲート
幅Ｗ及びゲート長Ｌを用いて数式１６と表され、その温
度特性はモビリティμn の温度特性で規定されるが、モ
ビリティμn の温度特性は１次近似として数式１７と表
されるので、１／βは数式１８と表される。なおβ0は
β（Ｔ0)を示す。
【００３４】
【数１６】
【００３５】
【数１７】
【００３６】
【数１８】
【００３７】そこで、数式１８を数式１５に代入すれ
ば、ドレイン電圧Ｖ1 は数式１９となるので、これを温
度Ｔで微分した温度特性は数式２０となる。従って、Ｔ
＝Ｔ0での温度特性は数式２１なり、Ｔ＝３００°Ｋで
は数式２２となる。
ば、ドレイン電圧Ｖ1 は数式１９となるので、これを温
度Ｔで微分した温度特性は数式２０となる。従って、Ｔ
＝Ｔ0での温度特性は数式２１なり、Ｔ＝３００°Ｋで
は数式２２となる。
【００３８】
【数１９】
【００３９】
【数２０】
【００４０】
【数２１】
【００４１】
【数２２】
【００４２】ここで、スレッショルド電圧ＶTHは、文献
「MOS Integrated Circuits」（W.M.Penney and L.Lau，
共著、VAN NOSTRAND COMPANY）によれば、約−２．７ｍ
Ｖ／deg 、即ち数式２３である。
「MOS Integrated Circuits」（W.M.Penney and L.Lau，
共著、VAN NOSTRAND COMPANY）によれば、約−２．７ｍ
Ｖ／deg 、即ち数式２３である。
【００４３】
【数２３】
【００４４】従って、例えば数式２２において抵抗Ｒ３
の温度特性を数式２４とおくと、数式２５であれば、Ｔ
＝３００°Ｋにおいて（ｄＶ1 ／ｄＴ）＝０が成り立
つ。
の温度特性を数式２４とおくと、数式２５であれば、Ｔ
＝３００°Ｋにおいて（ｄＶ1 ／ｄＴ）＝０が成り立
つ。
【００４５】
【数２４】
【００４６】
【数２５】
【００４７】つまり、Ｔ＝３００°Ｋの時に、ＶTH＝
０．７Ｖとすれば、Ｖ1 ＝1.314 Ｖと求まり、Ｖ1 の温
度特性は零となるのである。
０．７Ｖとすれば、Ｖ1 ＝1.314 Ｖと求まり、Ｖ1 の温
度特性は零となるのである。
【００４８】一般に、Ｔ＝３００°Ｋでのドレイン電圧
Ｖ1 の温度特性（ｄＶ1 ／ｄＴ）は、数式１９から解る
ように、数式２５において、左辺の式の大きさが、0.61
4 Ｖよりも大きい場合は正の特性（数式２６）、0.614
Ｖよりも小さい場合は負の特性（数式２７）となる。
Ｖ1 の温度特性（ｄＶ1 ／ｄＴ）は、数式１９から解る
ように、数式２５において、左辺の式の大きさが、0.61
4 Ｖよりも大きい場合は正の特性（数式２６）、0.614
Ｖよりも小さい場合は負の特性（数式２７）となる。
【００４９】
【数２６】
【００５０】
【数２７】
【００５１】実際には、プロセスの違いによって抵抗Ｒ
３の温度特性は、数式２４で示される値になるとは限ら
ず、±数1,000ppm／deg 程度まで大きくなるが、一般に
数式２０に示される次の数式２８が成り立ち、スレッシ
ョルド電圧ＶTHの温度特性は、ｄＶTH／ｄＴ＜０である
ので、ドレイン電圧Ｖ1 の温度特性（ｄＶ1 ／ｄＴ）は
正にも零にも負にも設定できるのである。
３の温度特性は、数式２４で示される値になるとは限ら
ず、±数1,000ppm／deg 程度まで大きくなるが、一般に
数式２０に示される次の数式２８が成り立ち、スレッシ
ョルド電圧ＶTHの温度特性は、ｄＶTH／ｄＴ＜０である
ので、ドレイン電圧Ｖ1 の温度特性（ｄＶ1 ／ｄＴ）は
正にも零にも負にも設定できるのである。
【００５２】
【数２８】
【００５３】なお、Ｖ1 ＝Ｖ2 であるので、Ｖ1 とＶ2
の何れも出力基準電圧として用いることができる。
の何れも出力基準電圧として用いることができる。
【００５４】次に、図２は、本発明の第２実施例に係る
基準電圧発生回路を示す。この第２実施例回路は、第１
実施例回路において、Ｍ１のゲート・ドレイン間を接続
していた抵抗Ｒ３を省略して直結し、代わりにその抵抗
Ｒ３をＭ２のソース・接地間に挿入し、またＭ４のソー
ス・接地間に抵抗Ｒ４を挿入したものである。
基準電圧発生回路を示す。この第２実施例回路は、第１
実施例回路において、Ｍ１のゲート・ドレイン間を接続
していた抵抗Ｒ３を省略して直結し、代わりにその抵抗
Ｒ３をＭ２のソース・接地間に挿入し、またＭ４のソー
ス・接地間に抵抗Ｒ４を挿入したものである。
【００５５】また、図３は、本発明の第３実施例に係る
基準電圧発生回路を示す。この第３実施例回路は、第１
実施例回路において、ｐチャネルとｎチャネルとを入れ
替えて構成したものである。
基準電圧発生回路を示す。この第３実施例回路は、第１
実施例回路において、ｐチャネルとｎチャネルとを入れ
替えて構成したものである。
【００５６】第２及び第３の実施例回路も第１実施例回
路と同様に動作するが、その説明は省略する。
路と同様に動作するが、その説明は省略する。
【００５７】
【発明の効果】以上説明したように、本発明の基準電圧
発生回路によれば、第２のトランジスタのドレイン電流
の特性と第２の電圧の特性とが逆の関係とならないよう
にし、確実に第１の電圧と第２の電圧とが等しくなるよ
うにする。その結果、当該回路の出力電圧たる基準電圧
を与える第１または第２の電圧がコンダクタンスに反比
例する電圧とスレッショルド電圧との和となり、温度特
性を正にも負にも零にも任意に設定できることになる。
従って、本発明によれば、ＣＭＯＳ集積回路上に実現す
るのに好適な構成の基準電圧発生回路を提供できる効果
がある。
発生回路によれば、第２のトランジスタのドレイン電流
の特性と第２の電圧の特性とが逆の関係とならないよう
にし、確実に第１の電圧と第２の電圧とが等しくなるよ
うにする。その結果、当該回路の出力電圧たる基準電圧
を与える第１または第２の電圧がコンダクタンスに反比
例する電圧とスレッショルド電圧との和となり、温度特
性を正にも負にも零にも任意に設定できることになる。
従って、本発明によれば、ＣＭＯＳ集積回路上に実現す
るのに好適な構成の基準電圧発生回路を提供できる効果
がある。
【図１】本発明の第１実施例に係る基準電圧発生回路の
回路図である。
回路図である。
【図２】本発明の第２実施例に係る基準電圧発生回路の
回路図である。
回路図である。
【図３】本発明の第３実施例に係る基準電圧発生回路の
回路図である。
回路図である。
１ 演算増幅器 Ｋ1 能力比 Ｍ１〜Ｍ８ ＭＯＳトランジスタ Ｒ１〜Ｒ４ 抵抗 Ｖ1 ドレイン電圧（出力基準電圧） Ｖ2 ドレイン電圧（出力基準電圧） ＶDD 直流電源
Claims (1)
- 【請求項１】 ＣＭＯＳ集積回路上に構成される基準電
圧発生回路であって； この基準電圧発生回路は、第１
及び第２の電流源と； ソースが直接接地され、ゲート
が第１の抵抗を介して前記第１の電流源に接続され、ド
レインが直接又は第２の抵抗を介して前記第１の抵抗に
接続される第１のトランジスタと；ソースが直接又は第
３の抵抗を介して接地され、ゲートが前記第１のトラン
ジスタのドレインに接続され、ドレインが第４の抵抗を
介して前記第２の電流源に接続される第２のトランジス
タと； 前記第１の電流源と前記第１の抵抗との接続端
に生ずる第１の電圧と、前記第２の電流源と前記第４の
抵抗との接続端に生ずる第２の電圧とが等しくなるよう
に第１及び第２の電流源を制御する回路と；前記第２の
トランジスタのドレイン電流の特性と前記第２の電圧の
特性とが逆の関係とならないように前記第２のトランジ
スタを制御する回路と； を備えたことを特徴とする基
準電圧発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038519A JPH05206754A (ja) | 1992-01-29 | 1992-01-29 | 基準電圧発生回路 |
| US07/974,709 US5373226A (en) | 1991-11-15 | 1992-11-12 | Constant voltage circuit formed of FETs and reference voltage generating circuit to be used therefor |
| GB9608050A GB2298724B (en) | 1991-11-15 | 1992-11-13 | Constant voltage circuit |
| GB9223807A GB2261535B (en) | 1991-11-15 | 1992-11-13 | Constant voltage circuit and reference voltage generating circuit to be used therefor |
| GB9518407A GB2291512B (en) | 1991-11-15 | 1992-11-13 | Reference voltage generating circuit to be used for a constant voltage circuit formed of fets |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038519A JPH05206754A (ja) | 1992-01-29 | 1992-01-29 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206754A true JPH05206754A (ja) | 1993-08-13 |
Family
ID=12527523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4038519A Pending JPH05206754A (ja) | 1991-11-15 | 1992-01-29 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206754A (ja) |
-
1992
- 1992-01-29 JP JP4038519A patent/JPH05206754A/ja active Pending
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