JP2002124865A - ドライバ回路および信号伝送システム - Google Patents

Abstract

(57)【要約】 【課題】 従来、ドライバ回路を用いて双方向伝送や多
値伝送を行うと、その出力インピーダンスの非線型性に
より、受信信号の判別を十分に行えないことがあった。 【解決手段】 出力信号線４に接続された第１の端子、
第１の電源線Ｖddに接続された第２の端子および制御端
子を有する第１のトランジスタ１と、該第１のトランジ
スタと並列に接続された第１の端子並びに第２の端子お
よび制御端子を有する第２のトランジスタ２と、前記出
力信号線の電位に応じて前記第２のトランジスタの制御
端子に印加する電圧を制御する制御回路３とを備えるよ
うに構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数のＬＳＩチップ
間や１つのチップ内における複数の素子や回路ブロック
間の信号伝送、或いは、複数のボード間や複数の匡体間
の信号伝送を高速に行うための信号伝送技術に関し、特
に、双方向信号伝送を行うためのドライバ回路および信
号伝送システムに関する。

【０００２】近年、コンピュータやその他の情報処理機
器を構成する部品の性能は大きく向上しており、例え
ば、ＤＲＡＭ（Dynamic Random Access Memory）等の半
導体記憶装置やプロセッサ等の性能向上は目を見張るも
のがある。そして、この半導体記憶装置やプロセッサ等
の性能向上に伴って、各部品或いは要素間の信号伝送速
度を向上させなければ、システムの性能を向上させるこ
とができないという事態になって来ている。具体的に、
例えば、ＤＲＡＭ等の主記憶装置とプロセッサとの間
（ＬＳＩ間）の信号伝送速度がコンピュータ全体の性能
向上の妨げになりつつある。さらに、サーバと主記憶装
置或いはネットワークを介したサーバ間といった匡体や
ボード（プリント配線基板）間の信号伝送だけでなく、
半導体チップの高集積化並びに大型化、および、電源電
圧の低電圧化（信号振幅の低レベル化）等により、チッ
プ間の信号伝送やチップ内における素子や回路ブロック
間での信号伝送においても信号伝送速度の向上が必要に
なって来ている。そこで、信号伝送路の使用効率を増加
し、或いは、より少ない本数の信号線で同等の信号伝送
速度を得ることのできる双方向伝送または多値伝送に適
した線型性の出力インピーダンスを有するドライバ回路
および信号伝送システムの提供が要望されている。

【０００３】

【従来の技術】近年、ＬＳＩやボード間、或いは、匡体
間のデータ伝送量の増加に対応するために、１ピン当た
りの信号伝送速度を増大させる必要がある。これは、ピ
ン数を増やすことによるパッケージ等のコストの増大を
避けるためでもある。その結果、最近では、ＬＳＩ間の
信号伝送速度が１Ｇｂｐｓを超え、将来（３年から８年
程度先）には、４Ｇｂｐｓ或いは１０Ｇｂｐｓといった
極めて高い値（高速の信号伝送）になることが予想され
ている。

【０００４】このように高い信号周波数では、信号の伝
送路がその高い信号周波数に対して表皮効果による損失
を与え、さらに、寄生インダクタや寄生容量の影響で高
周波成分が反射される等の原因により伝送路の帯域に制
限が生じることになる。これらの制限は、例えば、芯線
の太いケーブルを使うことで緩和することができるが、
大容量のデータ伝送で多数の信号線を並列に束ねる必要
がある場合にはケーブル束の太さにも限界がある。この
ように、伝送周波数が増加すると伝送路自体が信号伝送
のボトルネックになる事態が発生する。

【０００５】高速の信号伝送において、整合されない線
路終端では信号の反射により信号波形が乱れるため、信
号線の終端を線路の特性インピーダンスに合わせる（整
合させる）ことが行われる。このインピーダンス整合
は、信号線の受信端だけでなく送信端でも必要になる。
それは、コネクタやパッケージ等のインピーダンス不整
合点からの反射を送信端でも吸収するためである。

【０００６】ところで、信号線の本数を減らす方法とし
て双方向伝送技術や１シンボルで複数のビットを送る多
値伝送が知られているが、これらの方法では線路終端の
値が線路インピーダンスに整合しているだけでなく、そ
の非線型性が小さいことが必要である。それは、双方向
伝送では受信信号から自分自身のドライバ回路による寄
与を差し引く場合に非線型性があると誤差を生じ、多値
伝送でも非線型性によりシンボル当たりのビット数が制
限されるからである。

【０００７】

【発明が解決しようとする課題】図１は従来のドライバ
回路の一例を説明するための図であり、図１（ａ）はド
ライバ回路の一例としてのインバータを示し、図１
（ｂ）はｐチャネル型ＭＯＳ（ｐＭＯＳ）トランジスタ
がオンした場合を示し、そして、図１（ｃ）はｎチャネ
ル型ＭＯＳ（ｎＭＯＳ）トランジスタがオンした場合を
示している。図１（ａ）において、参照符号１００はド
ライバ回路（ＣＭＯＳインバータ）、１０１はｐＭＯＳ
トランジスタ、そして、１０２はｎＭＯＳトランジスタ
を示している。

【０００８】従来の信号ドライバ（ドライバ回路１０
０）は、例えば、図１（ａ）に示されるように、プッシ
ュ・プル（ｐｕｓｈ−ｐｕｌｌ）のインバータ形式のも
のが広く使われている。このインバータ形式のドライバ
回路１００のインピーダンスは、トランジスタのＩ−Ｖ
特性が飽和特性であるため、出力トランジスタ１０１お
よび１０２のドレイン・ソース間電圧が高くなるに従っ
て高くなってしまう。

【０００９】すなわち、図１（ｂ）および図１（ｃ）に
示されるように、出力トランジスタ１０１および１０２
を流れる電流（Ｉout,−Ｉout)は、端子電圧（Ｖout)に
対して非線型に変化し、理想直線より数１０％もずれた
特性を示す。そのため、このようなドライバ回路１００
を用いて双方向信号伝送を行うと、そのインピーダンス
の非線型性により、例えば、送信出力の数１０％の誤差
が生じ、特に、受信信号が減衰している場合には、殆ど
受信信号の判別ができないという事態も生じかねない。

【００１０】本発明は、上述した従来の信号伝送技術に
おける課題に鑑み、ドライバ回路のインピーダンスに線
型性を持たせて伝送路の帯域を有効利用できる双方向伝
送或いは多値伝送を可能にすることを目的とする。

【００１１】

【課題を解決するための手段】本発明の第１の形態は、
第１のトランジスタ、第２のトランジスタ、および、制
御回路を備えるドライバ回路であり、第１のトランジス
タは、出力信号線に接続された第１の端子、第１の電源
線に接続された第２の端子および制御端子を有し、ま
た、第２のトランジスタは、第１のトランジスタと並列
に接続された第１の端子並びに第２の端子および制御端
子を有する。制御回路は、出力信号線の電位に応じて第
２のトランジスタの制御端子に印加する電圧を制御す
る。

【００１２】本発明の第２の形態は、第１のトランジス
タおよび制御回路を備え、第１のトランジスタは、出力
信号線に接続された第１の端子、第１の電源線に接続さ
れた第２の端子および制御端子を有し、また、制御回路
は、出力信号線の電位および制御信号に応じて第１のト
ランジスタの制御端子に印加する電圧を制御する。さら
に、本発明によれば、上記ドライバ回路を信号伝送路の
両端に配置し、互いのドライバ回路が相手の信号の受信
終端を兼ねるようにして双方向の信号伝送を行う信号伝
送システムが提供される。

【００１３】図２は本発明の第１の形態に係るドライバ
回路の原理構成を示す図である。ここで、図２（ａ）は
ドレイン電圧をＶｄ、ソース電圧をＶｓおよびゲート電
圧をＶｇとしたときにトランジスタＴｒを流れる電流
（ドレイン電流）Ｉｄを示し、図２（ｂ）はソース電圧
Ｖｓを０Ｖとし且つゲート電圧Ｖｇを一定としたときに
トランジスタＴｒ１を流れる電流Ｉ１を示し、図２
（ｃ）はソース電圧Ｖｓを０Ｖとし且つゲート電圧Ｖｇ
をドレイン電圧Ｖｄから所定電圧（Ｖｔｈ）だけシフタ
ＳＦＴでシフトした電圧としたときにトランジスタＴｒ
２を流れる電流Ｉ２を示す。なお、図２（ｄ）は、図２
（ｂ）の電流Ｉ１、図２（ｃ）の電流Ｉ２、並びに、こ
れらの電流Ｉ１およびＩ２を合成したもの（Ｉ１＋Ｉ
２）を示している。

【００１４】本発明の第１の形態に係るドライバ回路
は、第１のトランジスタＴｒ１と第２のトランジスタＴ
ｒ２を並列に接続し、第１のトランジスタＴｒ１の飽和
特性を第２のトランジスタを流れる電流でキャンセルす
ることにより線型性の高い出力インピーダンスを得るよ
うになっている。ここで、第１のトランジスタＴｒ１と
第２のトランジスタＴｒ２の特性は等しく、次のような
２乗特性である場合の解析を以下に示す。なお、ｎＭＯ
Ｓトランジスタを用いたプルアップデバイスの場合を説
明するが、ｐＭＯＳトランジスタのプルダウンデバイス
の場合も同様の解析が成り立つ。

【００１５】まず、トランジスタ特性は、 Ｉｄ＝β〔（Ｖｇ−Ｖｔｈ−Ｖｓ）・（Ｖｄ−Ｖｓ）−
（Ｖｄ−Ｖｓ)²／２〕 で与えられる。ここで、参照符号Ｖｄ、ＶｓおよびＶｇ
は、それぞれドレイン電位、ソース電位およびゲート電
位を示し、また、Ｖｔｈは、閾値電圧を示している。な
お、プルダウンであるため、ソース電位Ｖｓは０ボルト
（Ｖｓ＝０）となっている。

【００１６】トランジスタのゲート電位Ｖｇが一定（Ｖ
ｇ＝ｃｏｎｓｔ）の場合、ドレインのコンダクタンスＧ
ｄは、δＩ／δＶｄで与えられ、 Ｇｄ＝β〔Ｖｇ−Ｖｔｈ−Ｖｄ〕 となる。電流−電圧特性が上に凸であることを反映し
て、Ｖｄと共にコンダクタンスＧｄが減少している。

【００１７】次に、トランジスタのゲート電位Ｖｇが、
Ｖｇ＝Ｖｔｈ＋Ｖｄの場合、つまり、ドライバ回路の出
力電圧Ｖｄに依存してゲート電圧を変化させた場合、ド
レインのコンダクタンスは、Ｖｇ＝Ｖｔｈ＋Ｖｄを電流
の式に代入した上でＶｄにより微分することで、 Ｇｄ’＝β〔Ｖｄ−Ｖｓ〕＝βＶｄ となる。すなわち、電流−電圧特性が下に凸であるた
め、コンダクタンスはドライバ回路の出力電圧Ｖｄと共
に増加する特性となる。

【００１８】従って、これら２つのトランジスタを並列
に繋ぐと、全コンダクタンスは、ＧｄとＧｄ’の和にな
り、 Ｇｄ＋Ｇｄ’＝β〔Ｖｇ−Ｖｔｈ〕 となる。ここで、Ｖｇは、ゲート電圧一定の素子のゲー
ト電圧である。上述したように、２つのトランジスタ
(第１および第２のトランジスタ）を並列に接続するこ
とにより、ドレイン電圧Ｖｄ（信号電圧：ドライバ回路
の出力電圧）に対するコンダクタンスの依存性を無くす
ことができる。

【００１９】本発明によれば、トランジスタの持つ飽和
特性を並列素子の持つ下に凸の電流−電圧特性で補償す
ることができ、電圧に対する線型性の優れた内部インピ
ーダンスを実現することができる。すなわち、トランジ
スタの電流−電圧特性が有する非線型性を補償して線型
性の優れた内部インピーダンスを実現することができ、
この内部インピーダンスをドライバ回路の負荷デバイス
とすることにより出力インピーダンスの電圧依存性の小
さいドライバ回路が実現することが可能になる。

【００２０】

【発明の実施の形態】以下、本発明に係るドライバ回路
および信号伝送システムの実施例を添付図面に従って詳
述する。図３は本発明のドライバ回路の第１実施例を示
す回路図である。図３において、参照符号１および２は
ｐＭＯＳトランジスタ、３はゲート電圧発生回路(電圧
シフト回路）、４は出力信号線、そして、５および６は
ｎＭＯＳトランジスタを示している。

【００２１】図３に示されるように、本第１実施例のド
ライバ回路において、第１のトランジスタ１は、ソース
が高電位電源線Ｖddに接続され、ドレインが出力信号線
４に接続され、そして、ゲートが低電位電源線Ｖssに接
続されている。また、第２のトランジスタ２は第１のト
ランジスタ１と並列に接続され、また、第２のトランジ
スタ２のゲートにはゲート電圧発生回路３の出力が印加
されている。トランジスタ１および２のドレインは共通
接続されて、出力信号線４に接続されると共に、トラン
ジスタ５のドレインに接続され、トランジスタ５のソー
スは、ゲートにバイアス電圧Ｖcnが印加されたトランジ
スタ６を介して低電位電源線Ｖssに接続されている。こ
こで、トランジスタ５のゲートには、入力信号（ＩＮ）
が供給されている。

【００２２】ゲート電圧発生回路３は、トランジスタ２
のゲート電圧を制御するもので、ｐＭＯＳトランジスタ
３１，３２、および、ｎＭＯＳトランジスタ３３，３
４，３５を備えて構成され、出力信号線４の電圧をシフ
トしてトランジスタ２のゲートに印加する。すなわち、
本第１実施例のドライバ回路において、ゲート電圧発生
回路３は、信号線４の電圧をゲイン１のバッファで受
け、その出力電圧でトランジスタ２のゲートを駆動する
ようになっている。本第１実施例では、ｎＭＯＳトラン
ジスタ５および６で構成される定電流ドライバから供給
される電流がｐＭＯＳ負荷（トランジスタ１および２）
に印加され、出力電圧を発生する。ここで、トランジス
タ２のゲート電圧は信号電圧につれて変化するため、ト
ランジスタ２の電流−電圧特性はトランジスタ１の飽和
特性を補償するような下に凸の曲線となり、その結果、
負荷デバイス（トランジスタ１および２の並列素子）の
インピーダンスは電圧への依存性が小さくなり良好な線
型性を示すことになる。

【００２３】図４は本発明のドライバ回路の第２実施例
を示す回路図である。本第２実施例が上記の第１実施例
と異なる点は、負荷デバイス１１２，１１３および１１
４，１１５が定電流ドライバではなく電圧モードドライ
バの出力に直列に入っていることである。なお、参照符
号１１７および１１８は、それぞれゲイン１のバッファ
（ゲート電圧発生回路）を示している。

【００２４】図４に示されるように、負荷デバイスは、
ｐＭＯＳトランジスタ１１２，１１３およびｎＭＯＳト
ランジスタ１１４，１１５であり、各トランジスタ１１
３および１１５のゲートに信号線電圧（ＯＵＴ）に依存
した電圧を印加するようになっている。本第２実施例で
は、信号線電圧（ＩＮ）がそのまま各トランジスタ１１
１および１１６のゲートに印加されており、ｐＭＯＳト
ランジスタ１１１がオンのときにはｎＭＯＳトランジス
タ１１６がオフとなって、プルアップ用負荷デバイス
（トランジスタ１１２および１１３）を流れる負荷電流
は全て信号電流としてドライバ回路の外に取り出され、
一方、ｐＭＯＳトランジスタ１１１がオフのときにはｎ
ＭＯＳトランジスタ１１６がオンとなって、プルダウン
用負荷デバイス（トランジスタ１１４および１１５）を
流れる負荷電流は全て信号電流としてドライバ回路の外
に取り出される（信号電流が全てプルダウン用負荷デバ
イスを流れる）ことになり、第１の実施例と比較して消
費電流を低減（半減）することができる。

【００２５】図５は本発明のドライバ回路の第３実施例
を示す回路図である。図５において、参照符号２０１、
２０２；３０１、３０２はｐＭＯＳトランジスタで構成
された負荷デバイス、２０３，３０３はｎＭＯＳの差動
対トランジスタ、２００は電流制限トランジスタ（ｎＭ
ＯＳバイアストランジスタ）、そして、２０６および３
０６はバッファ（ゲート電圧発生回路）を示している。

【００２６】図５に示されるように、本第３実施例は、
電流ドライバがｎＭＯＳ差動対として構成され、その電
流がｐＭＯＳ負荷デバイス２０１，２０２および３０
１，３０２に加えられるようになっている。本第３実施
例においては、定電流ドライバで定電流を発生する電流
制限トランジスタ２００のドレイン電圧がほぼ一定に保
持されるのでスイッチング時間が早くなると共に、入力
のコモンモード電圧に対する除去特性が向上して耐ノイ
ズ性が高くなるという利点がある。

【００２７】図６は本発明のドライバ回路の第４実施例
を示す回路図である。本第４実施例は、全体的な構成は
図３に示す第１実施例と同様であり、ゲート電圧発生回
路(電圧シフト回路）３０の構成が異なっている。すな
わち、本第４実施例におけるゲート電圧発生回路３０
は、単なるゲイン１のバッファではなく、その入力電圧
（Ｖｉ）から一定値だけシフトした電圧（Ｖｏ）を出力
するようになっている。

【００２８】このゲート電圧発生回路３０は、ｎＭＯＳ
トランジスタ差動対３７，３８を入力とした電圧シフト
回路で実現され、電圧シフト量は、ｐＭＯＳトランジス
タ３６の閾値電圧（Ｖth）に等しい値となっている。な
お、ｐＭＯＳトランジスタ３６およびｎＭＯＳトランジ
スタ３９のゲートには、それぞれバイアス電圧Ｖcpおよ
びＶcnが印加されている。

【００２９】すなわち、トランジスタ３８を流れる電流
をＩ31とし、トランジスタ３６（３７）を流れる電流を
Ｉ32とすると、トランジスタ３９には、Ｉ31＋Ｉ32の電
流が流れる。ここで、トランジスタ３７および３８とト
ランジスタ３９との接続ノードの電圧をＶｓとすると、
電流Ｉ31およびＩ32は、Ｉ31＝β（Ｖｉ−Ｖｓ−Ｖt
h)²、Ｉ32＝β（Ｖｏ−Ｖｓ−Ｖth)²となり、Ｖｉ＝
（Ｉ31／β)^1/2＋Ｖｓ＋Ｖth、Ｖｏ（Ｉ32／β)^1/2＋Ｖ
ｓ＋Ｖthとなる。従って、Ｖｉ−Ｖｏ＝（Ｉ31／β)^{1 /2}
−（Ｉ32／β)^1/2となる。このように電圧シフト量を選
ぶことで、負荷デバイス（トランジスタ２１および２２
の並列素子）のインピーダンスの線型性をさらに良好な
ものとすることができる。

【００３０】図７は本発明のドライバ回路の第５実施例
を示す回路図である。図７に示されるように、本第５実
施例は、ゲート電圧発生回路がダイオード接続されたｐ
ＭＯＳトランジスタ８１およびそれに電流を流すための
定電流源８２により構成されている。これにより、本第
５実施例では、発生する電圧シフト量がｐＭＯＳトラン
ジスタ８１の閾値電圧となって、負荷デバイス（ｐＭＯ
Ｓトランジスタ１および２）の閾値電圧と一致するた
め、たとえプロセス変動によりトランジスタの閾値電圧
が変化したとしても、それを補償するような電圧（トラ
ンジスタ２のゲート電圧）が発生されることになる。そ
の結果、半導体製造プロセスに変動が生じても負荷デバ
イスの線型性に影響が無いという利点がある。

【００３１】図８は本発明のドライバ回路の第６実施例
を示す回路図である。図８に示されるように、本第６実
施例は、図４に示す第２実施例と同様に、プルアップ用
の負荷デバイス（ｐＭＯＳトランジスタ１１および１
２）とプルダウン用の負荷デバイス（ｎＭＯＳトランジ
スタ２１および２２）を用いた構成とされ、各トランジ
スタ１２および２２のゲートには信号線電圧（ＯＵＴ）
に依存した電圧が印加される。トランジスタ１１および
２１のゲートには、入力信号が印加されて前段から直接
駆動されるが、トランジスタ１２および２２のゲートは
各負荷デバイスがオンのときは信号電圧に依存して変化
する必要があるため、ゲート電圧発生回路（６１，６
２）とゲートとの間にスイッチ用トランジスタ（５１、
５２）が設けられている。

【００３２】入力信号（ＩＮ）が低レベル「Ｌ」のと
き、プルアップ用負荷１１がオンでプルダウン用負荷２
１がオフとなり、このとき、インバータ７１を介して高
レベル「Ｈ」の電圧が印加されたプルアップ・トランジ
スタ４１はオフでプルダウン・トランジスタ４２はオン
となる。さらに、インバータ７１および７２を介して低
レベル「Ｌ」の電圧が印加されたゲートトランジスタ５
１はオンでゲートトランジスタ５２はオフとなる。従っ
て、プルアップ用負荷１２のゲートにはバッファ６１の
出力が供給されて、負荷デバイス（トランジスタ１１お
よび１２の並列素子）のインピーダンスは良好な線型性
を示し、さらに、負荷デバイス（トランジスタ１１，１
２）を流れる負荷電流の全てを信号電流としてドライバ
回路の外に取り出すことで消費電流の低減が可能にな
る。

【００３３】また、入力信号（ＩＮ）が高レベル「Ｈ」
のとき、プルアップ用負荷１１がオフでプルダウン用負
荷２１がオンとなり、さらに、プルアップ・トランジス
タ４１がオンでプルダウン・トランジスタ４２がオフと
なる。そして、ゲートトランジスタ５１がオフでゲート
トランジスタ５２がオンとなり、プルダウン用負荷２２
のゲートにはバッファ６２の出力が供給されて、負荷デ
バイス（トランジスタ２１および２２の並列素子）のイ
ンピーダンスは良好な線型性を示し、さらに、負荷デバ
イス（トランジスタ２１，２２）を流れる負荷電流の全
てを信号電流としてドライバ回路の外に取り出す（信号
電流の全てを負荷デバイスに流す）ことで消費電流の低
減が可能になる。

【００３４】このように、本第６実施例は、前述した第
２実施例のような負荷デバイスそのものがオン／オフす
るためのサイズの大きなスイッチ用トランジスタ（図４
におけるトランジスタ１１１および１１６）が不用とな
り、前段を駆動するプリドライバの消費電力が小さくす
ることができるという利点がある。図９は本発明のドラ
イバ回路の第７実施例を示す回路図である。図９におい
て、参照符号２１１および２１２は負荷デバイス（ｎＭ
ＯＳトランジスタ）、２１３はスイッチ（ｎＭＯＳトラ
ンジスタ）、２１４は電流源（ｐＭＯＳトランジス
タ）、２１５は抵抗、そして、２１６はゲート電圧発生
回路（シフタ）を示している。

【００３５】図９に示されるように、本第９実施例で
は、負荷デバイス（トランジスタ２１１）がオフからオ
ンに遷移するときのスイッチング時間を短縮するため
に、過渡的にゲート電圧の変化を早くするための電流注
入機構を持っている。ここで用いている電流注入機構
は、容量結合によるものであり、トランジスタ（負荷デ
バイス）２１１のゲートからトランジスタ２１３のゲー
トへ容量２１７により結合するようになっている。

【００３６】この容量結合により、トランジスタ２１１
のゲート電圧が低レベル「Ｌ」から高レベル「Ｈ」に遷
移するとき（すなわち、負荷デバイスがオフからオンに
変化するとき）、トランジスタ（負荷デバイス）２１２
のゲート電圧を一時的に高レベル側に駆動して、遷移速
度を高速化させている。また、負荷デバイス（２１１）
がオンからオフに遷移する場合も同様に容量結合により
遷移速度が高速化される。

【００３７】図１０は本発明のドライバ回路の第８実施
例を示す回路図である。図１０から明らかなように、本
第８実施例では、負荷デバイス２２１，２２２および２
２３，２２４、並びに、負荷デバイスのゲート電圧発生
回路におけるシフト電圧を発生する部分（トランジスタ
２２５〜２２７）が全て同一のチャネル導電性のトラン
ジスタ（ここでは、ｎＭＯＳトランジスタ）で構成され
るようになっている。

【００３８】このように、本第８実施例は、負荷デバイ
スおよびシフト電圧発生用のトランジスタを同一の導電
性トランジスタ（ｎＭＯＳトランジスタ）で構成するこ
とで、非線型性を決定するトランジスタが同一導電性と
なり、プロセス変動があったとしても線型性が影響を受
けにくいという利点を有する。さらに、ｎＭＯＳトラン
ジスタを使用することにより、駆動トランジスタがｐＭ
ＯＳトランジスタを使う場合に比べて小さくて済むとい
う利点もある。

【００３９】図１１は本発明のドライバ回路の第９実施
例を示す回路図である。図１１に示されるように、本発
明は、２組ドライバ回路２３１および２３２を対向して
接続し、互いの出力が相手の終端となるような信号伝送
システムに適用される。すなわち、本発明のドライバ回
路は、１つの信号線で双方向に信号を送る双方向信号伝
送システムに適用することができ、ドライバ回路の出力
インピーダンスが電圧に依存しない線型性を持つため
に、ドライバ回路の出力状態や入力電圧の大きさに依存
することなく、インピーダンス整合を行うことができ、
非線型エラーの小さな信号伝送が可能になる。

【００４０】以上のように、本発明の第１の形態によれ
ば、信号伝送路の使用効率を増加して、より少ない信号
線本数で同等の信号伝送速度を得ることのできる双方向
信号伝送或いは多値伝送のための出力インピーダンスの
線型性に優れたドライバ回路および信号伝送システムを
提供することが可能になる。図１２は本発明の第２の形
態に係るドライバ回路の原理構成を示す図である。な
お、ここでは、ｎＭＯＳトランジスタを例として説明す
るが、ｐＭＯＳトランジスタ、或いは、ＭＯＳトランジ
スタ以外の他のトランジスタに関しても同様である。

【００４１】図１２（ａ）に示されるように、ｎＭＯＳ
トランジスタ４００のゲート電圧（ゲート・ソース間電
圧）をＶgs とし、ドレイン電圧（ドレイン・ソース間
電圧）をＶdsとし、このトランジスタを流れる電流をＩ
ｄとする。なお、トランジスタの閾値電圧はＶthで示
す。図１２（ｂ）および図１２（ｃ）に示されるよう
に、本発明の第２の形態に係るドライバ回路は、線型性
の高い出力インピーダンスを得るために、ドライバ回路
における出力トランジスタのゲート電圧を制御信号ＣＳ
およびドライバ出力電圧（出力信号線の電位）Ｖout の
双方に依存させて制御するようになっている。ここで、
図１２（ｂ）はｎＭＯＳトランジスタ４０１をプルアッ
プ素子として使用した様子を示し、また、図１２（ｃ）
はｎＭＯＳトランジスタ４１２をプルダウン素子として
使用した様子を示している。

【００４２】以下に、ドライバ回路の出力段トランジス
タが次のような２乗特性である場合の解析を示す。解析
には、次式を使用する。 Ｉｄ＝β((Ｖgs-Ｖth)Ｖds−(1/2)Ｖds²))・・・ Ｖgs＞Ｖds＋Ｖth (1a) ＝(β/2)(Ｖgs-Ｖth)²・・・ Ｖgs＜Ｖds＋Ｖth (1b) まず、図１２（ｂ）に示されるようなプルアップのｎＭ
ＯＳトランジスタ４０１の場合、ドレイン電圧を一定
（Ｖｄ＝Ｖｒ）としてソース側から出力電流Ｉout＝Ｉ
ｄを取り出す。Ｖdsは、Ｖｄ−Ｖｓで、Ｖｓ＝Ｖout
（出力電圧）であるから、 Ｖｇ＝（Ｖout＋ＶgO)/2＋Ｖth＋Ｖｒ/2 ＶgO＞Ｖｒ−Ｖout (2a) ＝SQRT(ＶgO*(Ｖr-Ｖs)) gO＜Ｖｒ−Ｖout (2b) Ｉout＝（β/2)ＶgO*(Ｖｒ−Ｖout) (2c) となる。従って、ゲート電圧発生回路４０３が上記のよ
うなゲート電圧Ｖｇをトランジスタ４０１のゲートに印
加することにより、リニアな特性とすることができる。

【００４３】次に、図１２（ｃ）に示されるようなプル
ダウンのｎＭＯＳトランジスタ４１１の場合、Ｖds＝Ｖ
out、且つ、Ｖgs＝Ｖｇとすると、 Ｖｇ＝（Ｖout＋ＶgO)/2＋Ｖth ＶgO＞Ｖout (3a) ＝SQRT(ＶgO*Ｖout) ＶgO＜Ｖout (3b) Ｉout＝（β/2)ＶgO*Ｖout (3c) となる。従って、ゲート電圧発生回路４１３が上記のよ
うなゲート電圧Ｖｇをトランジスタ４１１のゲートに印
加することにより、やはりリニアな特性とすることがで
きる。

【００４４】このように、本発明の第２の形態に係るド
ライバ回路によれば、トランジスタの電流−電圧特性が
有する非線型性を補償し、線型性の優れた内部インピー
ダンスを実現することができる。そして、この内部イン
ピーダンスをドライバの負荷デバイスとすることによっ
て、出力インピーダンスの電圧依存性の小さなドライバ
回路を実現することが可能になる。

【００４５】図１３は本発明のドライバ回路の第１０実
施例を示す回路図である。図１３において、参照符号４
２１および４２２はｐＭＯＳトランジスタ、４２３〜４
２５はｎＭＯＳトランジスタ、そして、４２６および４
２７はゲート電圧発生回路を示している。図１３（ａ）
に示されるように、ゲート電圧発生回路４２６は、制御
信号ＣＳ１およびドライバ回路の出力ノードＮ４１から
の信号（出力信号線の電位：ドラバ回路の出力電圧）を
受け取り、ゲート電圧Ｖg1を発生してトランジスタ４２
１のゲートに印加する。また、ゲート電圧発生回路４２
７は、制御信号ＣＳ２およびドライバ回路の出力ノード
Ｎ４２からの信号（ドライバ回路の出力電圧）を受け取
り、ゲート電圧Ｖg2を発生してトランジスタ４２２のゲ
ートに印加する。

【００４６】ここで、図１３（ｂ）に示されるように、
各ゲート電圧発生回路４２６（４２７）は、入力された
制御信号ＣＳ１（ＣＳ２）およびドライバ回路の出力電
圧を受け取り、抵抗４２８および４２９による抵抗分割
でゲート電圧Ｖg1（Ｖg2）を発生させている。なお、ト
ランジスタ４２３および４２４はｎＭＯＳ差動対を構成
し、また、トランジスタ４２５のゲートにはバイアス電
圧Ｖcnが印加されている。

【００４７】本第１０実施例では、ｎＭＯＳ差動対４２
３および４２４で構成された定電流ドライバから供給さ
れる電流がｐＭＯＳ負荷（ｐＭＯＳトランジスタ）４２
１および４２２に印加されて出力電圧（／ＯＵＴ，ＯＵ
Ｔ）を発生する。ｐＭＯＳトランジスタ４２１および４
２２のゲート電圧は、信号電圧（ＩＮ，／ＩＮ）につれ
て変化するため負荷デバイス（４２１，４２２）のイン
ピーダンスは電圧への依存性が小さくなり良好な線型性
を示す。

【００４８】図１４は本発明のドライバ回路の第１１実
施例を示す回路図であり、参照符号４３１および４３２
はｎＭＯＳトランジスタ、また、４３３および４３４は
ゲート電圧発生回路を示している。図１４に示されるよ
うに、本第１１実施例のドライバ回路は、高電位の電源
線Ｖddに接続されたプルアップ用ｎＭＯＳトランジスタ
４３１および低電位の電源線Ｖssに接続されたプルダウ
ン用ｎＭＯＳトランジスタ４３２を備えている。

【００４９】ここで、一方のプルアップ用トランジスタ
４３１は、他方のプルダウン用トランジスタ４３２がオ
ンのときはオフとなり、また、他方のプルダウン用トラ
ンジスタ４３２がオフのときはオンとなる。すなわち、
本第１１実施例は、常にどちらかの負荷デバイスがオフ
となるため、負荷電流のすべてが信号電流としてドライ
バの外に取り出され、消費電流を低減（例えば、第１０
実施例よりも半減）することができる。

【００５０】図１５は本発明のドライバ回路の第１２実
施例を示す回路図である。図１５において、参照符号４
４１は負荷、４４２はｎＭＯＳトランジスタ(制御トラ
ンジスタ）、そして、４４０はゲート電圧発生回路（制
御回路）を示している。ゲート電圧発生回路４４０は、
ゲート電圧発生部４４３並びに４４４で構成され、ゲー
ト電圧発生部４４３はスイッチ４４３１，４４３２およ
び抵抗４４３３，４４３４を備え、また、ゲート電圧発
生部４４４はスイッチ４４４１，４４４２および抵抗４
４４３，４４４４を備える。ここで、参照符号Ｖｃおよ
び／Ｖｃは制御電圧（制御信号）を示し、／ＶｃはＶｃ
を反転したものである。なお、各スイッチ４４３１，４
４３２；４４４１，４４４２は、例えば、ＣＭＯＳトラ
ンスファゲートにより構成される。

【００５１】本第１２実施例は、ゲート電圧発生回路４
４０が抵抗分割によりドライバ出力電圧（ＯＵＴ）およ
び制御電圧からゲート電圧（Ｖｇ）を決定するのは上述
の実施例と同様であるが、相補の制御電圧（Ｖｃ，／Ｖ
ｃ）によって制御されるトランジスタスイッチ（トラン
スファゲート）によりドライバがオンの場合とオフの場
合とで抵抗分割比を変えるようになっている。

【００５２】すなわち、制御電圧Ｖｃが高レベル「Ｈ」
（制御電圧／Ｖｃが低レベル「Ｌ」）のとき、スイッチ
４４３１および４４４１がオフでスイッチ４４３２およ
び４４４２がオンとなって、制御電圧Ｖｃと出力電圧
（ＯＵＴ）を抵抗４４３４および４４４４で抵抗分割し
た電圧（Ｖｇ）がトランジスタ４４２のゲートに印加さ
れる。一方、制御電圧Ｖｃが低レベル「Ｌ」（制御電圧
／Ｖｃが高レベル「Ｈ」）のとき、スイッチ４４３１お
よび４４４１がオンでスイッチ４４３２および４４４２
がオフとなって、抵抗４４３３および４４４３で抵抗分
割した電圧（Ｖｇ）がトランジスタ４４２のゲートに印
加される。ここで、抵抗４４３４および４４４４による
分圧と抵抗４４３３および４４４３による分圧比とは所
定の異なる比率に設定されており、出力電圧（ＯＵＴ）
に対するインピーダンスの線型性だけでなく制御電圧
（Ｖｃ，／Ｖｃ）に対する出力インピーダンスの線型性
を改善するようになっている。

【００５３】従って、例えば、制御電圧Ｖｃが高電位の
電源電圧Ｖddのときの出力インピーダンスをＺo、制御
電圧ＶｃがＶdd／２のときの出力インピーダンスを２Ｚ
oとなるように抵抗４４３３，４４３４；４４４３，４
４４４の値を設定することにより、ドライバの出力コン
ダクタンスが制御電圧に対してほぼ比例するように調整
することができる。なお、本第１２実施例は、ドライバ
出力が変化している遷移期間においてもプッシュ・プル
用ドライバの出力インピーダンスがほぼ一定に保持する
ことができるという利点がある。

【００５４】図１６は本発明のドライバ回路の第１３実
施例を示す回路図であり、上述した第１２実施例を変形
したものである。図１６において、参照符号４５１は負
荷、４５２はｎＭＯＳトランジスタ(制御トランジス
タ）、４５０はゲート電圧発生回路（制御回路）、そし
て、４５５１および４５５２は遅延回路を示している。
ゲート電圧発生回路４５０は、ゲート電圧発生部４５３
並びに４５４で構成され、ゲート電圧発生部４５３はス
イッチ４５３１〜４５３６および抵抗４４３７〜４４３
９を備え、また、ゲート電圧発生部４５４はスイッチ４
５４１〜４５４６および抵抗４５４７〜４５４９を備え
る。なお、各スイッチ４５３１〜４５３６；４５４１〜
４５４６は、例えば、ＣＭＯＳトランスファゲートで構
成されるのは前述の通りである。

【００５５】本第１３実施例では、スイッチ（トランス
ファゲート）４５３１〜４５３６；４５４１〜４５４６
によりゲート電圧発生回路４５０に用いる分圧回路の抵
抗値を３通りの値に切り替えるようになっている。すな
わち、各分圧抵抗は２つのトランスファゲートを直列に
したスイッチで切り替えられ、各スイッチは異なる位相
の制御クロックφ１，φ２，φ３（／φ１，／φ２，／
φ３）により制御される。

【００５６】具体的に、第１の分圧抵抗の組（抵抗４５
３７および４５４７）は制御クロックφ１および／φ２
が共に高レベル「Ｈ」になる期間に有効となり、第２の
分圧抵抗の組（抵抗４５３８および４５４８）は制御ク
ロックφ２および／φ３が共に高レベル「Ｈ」になる期
間に有効となり、そして、第３の分圧抵抗の組（抵抗４
５３９および４５４９）は制御クロックφ３および／φ
１が共に高レベル「Ｈ」になる期間に有効となる。ここ
で、制御クロック（φ１）φ２，φ３は、遅延回路４５
５１、４５５２によって順次生成される。

【００５７】本第１３実施例によれば、例えば、ドライ
バ回路がオンのとき、コンダクタンスがオン時の半分の
とき、および、ドライバ回路がオフの時ときといった３
通りの場合についての制御回路の入出力特性を設定する
ことができるため、ドライバ回路の出力コンダクタンス
は制御信号に対してほぼ線型に依存させることができ
る。

【００５８】図１７は本発明のドライバ回路の第１４実
施例を示す回路図である。本第１４実施例は、全体的に
は上述の第１２および第１３実施例と同様であるが、ゲ
ート電圧発生回路４６０が複数組のダイオード接続され
たトランジスタおよび抵抗（４６１１，４６１２；４６
２１，４６２２；４６３１，４６３２）から構成された
いわゆる折れ線近似回路となっていることを特徴とす
る。なお、参照符号４６３は制御信号が入力されたｐＭ
ＯＳトランジスタであり、４６４は抵抗分割の基準とな
る一方の抵抗である。

【００５９】折れ線近似回路は、出力電圧が基準電圧値
を超える毎に電圧分割回路の分割比が変化することによ
り複数の折れ曲がり点をもつ折れ線の特性を示すもので
あり、図１７に示す第１４実施例の場合には、理想的な
入出力特性を３つの折れ曲がり点をもつ直線で近似する
ことができる。なお、ダイオード接続されたトランジス
タおよび抵抗の組は、３組に限定されないのはもちろん
である。また、実際には、ダイオード特性は急峻でない
ため折れ線ではなく曲線が得られ、理想的な特性により
近いたものとなる。

【００６０】図１８は本発明のドライバ回路の第１５実
施例を示す回路図である。本第１５実施例は、前述した
第１２実施例において、抵抗分割回路の抵抗素子（４７
１２，４７２２）に対して並列に容量（４７１１，４７
２１）を設けたものである。ここで、容量４７１１およ
び４７２１の値は、容量分割によって決まるゲート電圧
対制御電圧特性がドライバ回路の出力インピーダンスが
オン時の半分のコンダクタンスとなるように選ばれる。

【００６１】例えば、制御電圧がＶdd／２の場合、ドラ
イバ回路の出力インピーダンスは、静的にはオン時の半
分に近い値が得られるが、実際には制御電圧は過渡的な
変化をしているため誤差が生じる。そこで、本第１５実
施例では、容量４７１１および４７２１の容量分割を導
入することにより高い周波数での分割比を容量で決定す
ることで、過渡的な誤差を小さくするようになってい
る。

【００６２】図１９は本発明のドライバ回路の第１６実
施例を示す回路図である。本第１６実施例では、ドライ
バ回路の出力ノード（ＯＵＴ）からトランジスタ４８
１，４８２のゲートに帰還を行う素子が、ドライバ段の
トランジスタ（４８１，４８２）と同一キャリアを用い
たトランジスタ（本実施例では、ｎＭＯＳトランジス
タ）４８５，４８６をダイオード接続したものとなって
おり、その負荷デバイスとして制御信号Ｖｃ，／Ｖｃが
入力されたｐＭＯＳトランジスタ４８３，４８４を使用
するようになっている。

【００６３】本第１６実施例によれば、例えば、ドライ
バ回路の出力段トランジスタ（４８１，４８２）の閾値
電圧Ｖｔｈがプロセス変動等により高くなれば、そのゲ
ート電圧もそれに応じて高くなるため、そのようなプロ
セス変動の影響を受け難くすることができる。図２０は
本発明のドライバ回路の第１７実施例を示す回路図であ
る。

【００６４】図２０および図１９の比較から明らかなよ
うに、本第１７実施例におけるトランジスタ４９１〜４
９６は、上述の第１６実施例におけるトランジスタ４８
１〜４８６に対応する。本第１７実施例では、第１６実
施例におけるｐＭＯＳ負荷トランジスタ４８３および４
８４を、それぞれ直列接続された２個のｐＭＯＳトラン
ジスタ４９３０，４９３および４９４０，４９４に置き
換え、各一方のトランジスタ４９３０および４９４０の
ゲートにコンダクタンスを一定に保つためのゲート電圧
が印加されている。

【００６５】すなわち、バイアス発生回路４９７は、ｐ
ＭＯＳトランジスタ４９７１，４９７２、ｎＭＯＳトラ
ンジスタ４９７３，４９７４、および、抵抗（外部基準
抵抗）４９７５を備え、この外部基準抵抗４９７５に比
例したコンダクタンスとなるようなゲートバイアス電圧
を発生する。本第１７実施例によれば、ｐＭＯＳトラン
ジスタのプロセス変動も補償することができるため、上
述した第１６実施例よりもさらにプロセス依存性を小さ
くすることができる。

【００６６】図２１は本発明のドライバ回路の第１８実
施例を示す回路図である。図２１に示されるように、本
第１８実施例は、ドライバ段の高電位側のトランジスタ
５０１を駆動する制御回路（ゲート電圧発生回路）５０
３と、低電位側のトランジスタ５０２を駆動する制御回
路（ゲート電圧発生回路）５０４とをそれぞれの電圧に
応じて非対称的に構成している。なお、例えば、電圧Ｖ
ddは１．８ボルト、Ｖｒは０．９ボルト、そして、Ｖss
は０ボルトとされている。

【００６７】まず、ゲート電圧発生回路５０３は、ｐＭ
ＯＳトランジスタ５３１〜５３３およびｎＭＯＳトラン
ジスタ５３４〜５３６を備え、プリドライバとしてのイ
ンバータ（トランジスタ５３１，５３４）を有してい
る。そして、前述した図１９の第１６実施例のように、
ダイオード接続されたトランジスタ５３６を介して出力
電圧（ＯＵＴ）をトランジスタ５０１のゲートに帰還す
るようになっている。ここで、トランジスタ５３６は、
プロセス変動の影響を受け難くするために出力トランジ
スタ５０１と同じｎＭＯＳトランジスタとして構成され
ている。

【００６８】一方、ゲート電圧発生回路５０４は、ｐＭ
ＯＳトランジスタ５４１〜５４４およびｎＭＯＳトラン
ジスタ５４５〜５４９を備えて構成されている。ここ
で、ｎＭＯＳトランジスタ５４９およびｐＭＯＳトラン
ジスタ５４３は、前述した図１５の第１２実施例のよう
に、制御信号Ｖｃおよび／Ｖｃによりスイッチング制御
されるようになっている。なお、これらのトランジスタ
５４９および５４３は、スイッチング素子だけでなく、
抵抗素子としても機能するようになっている。これによ
り、制御信号Ｖｃ，／Ｖｃのレベルに応じてトランジス
タ５０２のゲート電圧を制御し、出力インピーダンスの
線型性を改善するようになっている。

【００６９】以上の説明では、トランジスタとしてＭＯ
Ｓ（ＣＭＯＳ）トランジスタを例として説明したが、本
発明はこれに限定されるものではない。 （付記１） 出力信号線に接続された第１の端子、第１
の電源線に接続された第２の端子および制御端子を有す
る第１のトランジスタと、該第１のトランジスタと並列
に接続された第１の端子並びに第２の端子および制御端
子を有する第２のトランジスタと、前記出力信号線の電
位に応じて前記第２のトランジスタの制御端子に印加す
る電圧を制御する制御回路とを備えることを特徴とする
ドライバ回路。

【００７０】（付記２） 付記１に記載のドライバ回路
において、前記第１の電源線は高電位の電源線であり、
且つ、前記第１のトランジスタは前記出力信号線をプル
アップすることを特徴とするドライバ回路。 （付記３） 付記１に記載のドライバ回路において、前
記第１の電源線は低電位の電源線であり、且つ、前記第
１のトランジスタは前記出力信号線をプルダウンするこ
とを特徴とするドライバ回路。

【００７１】（付記４） 付記１に記載のドライバ回路
において、前記制御回路は、前記出力信号線の電圧を近
似的に一定値だけシフトしたシフト電圧を前記第２のト
ランジスタの制御端子に印加する電圧シフト回路である
ことを特徴とするドライバ回路。 （付記５） 付記４に記載のドライバ回路において、前
記電圧シフト回路は、前記出力信号線に接続された電圧
シフト用負荷デバイスに電流を流すことで前記シフト電
圧を発生するようになっていることを特徴とするドライ
バ回路。

【００７２】（付記６） 付記５に記載のドライバ回路
において、前記電圧シフト用負荷デバイスと前記第１お
よび第２のトランジスタとが同一のチャネル導電性を有
することを特徴とするドライバ回路。 （付記７） 付記１に記載のドライバ回路において、さ
らに、前記第２のトランジスタをオフ状態からオン状態
に切り替える際に、該第２のトランジスタの制御端子に
印加する電圧をそのオフ電圧からオン電圧への変化を加
速するための電荷または電流の注入手段を備えることを
特徴とするドライバ回路。

【００７３】（付記８） 出力信号線に接続された第１
の端子、高電位の電源線に接続された第２の端子および
制御端子を有し、該出力信号線をプルアップする第１の
トランジスタと、該第１のトランジスタと並列に接続さ
れた第１の端子並びに第２の端子および制御端子を有す
る第２のトランジスタと、前記出力信号線の電位に応じ
て前記第２のトランジスタの制御端子に印加する電圧を
制御する第１の制御回路と、前記出力信号線に接続され
た第１の端子、低電位の電源線に接続された第２の端子
および制御端子を有し、該出力信号線をプルダウンする
第３のトランジスタと、該第３のトランジスタと並列に
接続された第１の端子並びに第２の端子および制御端子
を有する第４のトランジスタと、前記出力信号線の電位
に応じて前記第４のトランジスタの制御端子に印加する
電圧を制御する第２の制御回路とを備えることを特徴と
するドライバ回路。

【００７４】（付記９） 付記８に記載のドライバ回路
において、該ドライバ回路は差動定電流ドライバ回路で
あり、前記並列接続された第１および第２のトランジス
タと前記並列接続された第３および第４のトランジスタ
とを該差動定電流ドライバ回路の負荷としたことを特徴
とするドライバ回路。 （付記１０） 付記８に記載のドライバ回路において、
前記第１の制御回路は、前記ドライバの出力信号線の電
圧を近似的に一定値だけシフトした第１のシフト電圧を
前記第２のトランジスタの制御端子に印加する第１シフ
ト電圧回路であり、前記第２の制御回路は、前記ドライ
バの出力信号線の電圧を近似的に一定値だけシフトした
第２のシフト電圧を前記第４のトランジスタの制御端子
に印加する第２のシフト電圧回路であることを特徴とす
るドライバ回路。

【００７５】（付記１１） 付記１０に記載のドライバ
回路において、前記各第１および第２の電圧シフト回路
は、前記出力信号線に接続された電圧シフト用負荷デバ
イスに電流を流すことで前記各第１および第２のシフト
電圧をそれぞれ発生するようになっていることを特徴と
するドライバ回路。 （付記１２） 付記１１に記載のドライバ回路におい
て、前記電圧シフト用負荷デバイスと前記第１〜第４の
トランジスタとが同一のチャネル導電性を有することを
特徴とするドライバ回路。

【００７６】（付記１３） 付記８に記載のドライバ回
路において、さらに、前記第１の制御回路と前記第２の
トランジスタの制御端子との間に設けられた第１のスイ
ッチ手段と、前記第２の制御回路と前記第４のトランジ
スタの制御端子との間に設けられた第２のスイッチ手段
とを備え、前記第１および第２のトランジスタを有する
プルアップ用負荷デバイスと前記第３および第４のトラ
ンジスタを有するプルダウン用負荷デバイスの一方をオ
ンさせるとき、前記第１および第２のスイッチ手段の対
応する一方のスイッチ手段をオンすると共に他方のスイ
ッチ手段をオフするようにしたことを特徴とするドライ
バ回路。

【００７７】（付記１４） 付記１３に記載のドライバ
回路において、さらに、前記第２のトランジスタの制御
端子をプルアップするプルアップ手段と、前記第４のト
ランジスタの制御端子をプルダウンするプルダウン手段
とを備え、前記プルアップ手段は、前記第１のスイッチ
手段がオフするときに前記第２のトランジスタの制御端
子をプルアップし、且つ、前記プルダウン手段は、前記
第２のスイッチ手段がオフするときに前記第４のトラン
ジスタの制御端子をプルダウンするようにしたことを特
徴とするドライバ回路。

【００７８】（付記１５） 出力信号線に接続された第
１の端子、第１の電源線に接続された第２の端子および
制御端子を有する第１のトランジスタと、前記出力信号
線の電位および制御信号に応じて前記第１のトランジス
タの制御端子に印加する電圧を制御する制御回路とを備
えることを特徴とするドライバ回路。

【００７９】（付記１６） 付記１５に記載のドライバ
回路において、前記第１の電源線は高電位の電源線であ
り、且つ、前記第１のトランジスタは前記出力信号線を
プルアップすることを特徴とするドライバ回路。 （付記１７） 付記１５に記載のドライバ回路におい
て、前記第１の電源線は低電位の電源線であり、且つ、
前記第１のトランジスタは前記出力信号線をプルダウン
することを特徴とするドライバ回路。

【００８０】（付記１８） 付記１５に記載のドライバ
回路において、前記制御回路は、前記出力信号線と前記
第１のトランジスタの制御端子を接続する抵抗性のデバ
イスと、該抵抗性デバイスの抵抗を電圧で制御する抵抗
性デバイス制御手段とを備えることを特徴とするドライ
バ回路。 （付記１９） 付記１５に記載のドライバ回路におい
て、前記制御回路は、抵抗性素子とスイッチ素子とを組
み合わせた回路であることを特徴とするドライバ回路。

【００８１】（付記２０） 付記１９に記載のドライバ
回路において、前記スイッチ素子はトランジスタまたは
ダイオードであり、前記制御回路の出力電圧は、前記出
力信号線の電位および前記制御信号に対する依存性がい
わゆる折れ線近似回路により得られることを特徴とする
ドライバ回路。 （付記２１） 付記１５に記載のドライバ回路におい
て、前記制御回路は、前記出力信号線と前記第１のトラ
ンジスタの制御端子との間を接続する容量を備えること
を特徴とするドライバ回路。

【００８２】（付記２２） 付記１５に記載のドライバ
回路において、前記制御回路は、前記出力信号線と前記
第１のトランジスタの制御端子との間を接続するダイオ
ード接続されたトランジスタを備えることを特徴とする
ドライバ回路。 （付記２３） 付記１５に記載のドライバ回路におい
て、前記出力信号線と前記第１のトランジスタの制御端
子とを接続するデバイスは、前記第１のトランジスタと
同じ導電型を有し、前記制御回路にバイアス電流を与え
る回路は、前記第１のトランジスタのインピーダンスレ
ベルにスケールしたインピーダンスを持つように制御さ
れることを特徴とするドライバ回路。

【００８３】（付記２４） 出力信号線に接続された第
１の端子、高電位の電源線に接続された第２の端子およ
び制御端子を有し、該出力信号線をプルアップする第１
のトランジスタと、前記出力信号線の電位および第１の
制御信号に応じて前記第１のトランジスタの制御端子に
印加する電圧を制御する第１の制御回路と、前記出力信
号線に接続された第１の端子、低電位の電源線に接続さ
れた第２の端子および制御端子を有し、該出力信号線を
プルダウンする第２のトランジスタと、前記出力信号線
の電位および第２の制御信号に応じて前記第２のトラン
ジスタの制御端子に印加する電圧を制御する第２の制御
回路とを備えることを特徴とするドライバ回路。

【００８４】（付記２５） 付記２４に記載のドライバ
回路において、前記各第１および第２の制御回路は、前
記出力信号線と対応する前記各第１および第２のトラン
ジスタの制御端子を接続する抵抗性のデバイスと、該抵
抗性デバイスの抵抗を電圧で制御する抵抗性デバイス制
御手段とを備えることを特徴とするドライバ回路。 （付記２６） 付記２４に記載のドライバ回路におい
て、前記各第１および第２制御回路は、抵抗性素子とス
イッチ素子とを組み合わせた回路であることを特徴とす
るドライバ回路。

【００８５】（付記２７） 付記２６に記載のドライバ
回路において、前記スイッチ素子はトランジスタまたは
ダイオードであり、前記各第１および第２の制御回路の
出力電圧は、前記出力信号線の電位および前記各第１お
よび第２の制御信号に対する依存性がいわゆる折れ線近
似回路により得られることを特徴とするドライバ回路。

【００８６】（付記２８） 付記２４に記載のドライバ
回路において、前記各第１および第２の制御回路は、前
記出力信号線と前記第１のトランジスタの制御端子との
間を接続する容量を備えることを特徴とするドライバ回
路。 （付記２９） 付記２４に記載のドライバ回路におい
て、前記各第１および第２の制御回路は、前記出力信号
線と対応する前記各第１および第２のトランジスタの制
御端子との間を接続するダイオード接続されたトランジ
スタを備えることを特徴とするドライバ回路。

【００８７】（付記３０） 付記２４に記載のドライバ
回路において、前記出力信号線と対応する前記各第１お
よび第２のトランジスタの制御端子とを接続するデバイ
スは、前記各第１および第２のトランジスタと同じ導電
型を有し、前記各第１および第２の制御回路にバイアス
電流を与える回路は、前記各第１および第２のトランジ
スタのインピーダンスレベルにスケールしたインピーダ
ンスを持つように制御されることを特徴とするドライバ
回路。

【００８８】（付記３１） 付記１〜３０のいずれか１
項に記載のドライバ回路を信号伝送路の両端に配置し、
互いのドライバ回路が相手の信号の受信終端を兼ねるよ
うにして双方向の信号伝送を行うことを特徴とする信号
伝送システム。

【００８９】

【発明の効果】以上、詳述したように、本発明によれ
ば、信号伝送路の使用効率を増加して、より少ない信号
線本数で同等の信号伝送速度を得ることのできる双方向
信号伝送或いは多値伝送のための出力インピーダンスの
線型性に優れたドライバ回路および信号伝送システムを
提供することが可能になる。

【図面の簡単な説明】

【図１】従来のドライバ回路の一例を説明するための図
である。

【図２】本発明の第１の形態に係るドライバ回路の原理
構成を示す図である。

【図３】本発明のドライバ回路の第１実施例を示す回路
図である。

【図４】本発明のドライバ回路の第２実施例を示す回路
図である。

【図５】本発明のドライバ回路の第３実施例を示す回路
図である。

【図６】本発明のドライバ回路の第４実施例を示す回路
図である。

【図７】本発明のドライバ回路の第５実施例を示す回路
図である。

【図８】本発明のドライバ回路の第６実施例を示す回路
図である。

【図９】本発明のドライバ回路の第７実施例を示す回路
図である。

【図１０】本発明のドライバ回路の第８実施例を示す回
路図である。

【図１１】本発明のドライバ回路の第９実施例を示す回
路図である。

【図１２】本発明の第２の形態に係るドライバ回路の原
理構成を示す図である。

【図１３】本発明のドライバ回路の第１０実施例を示す
回路図である。

【図１４】本発明のドライバ回路の第１１実施例を示す
回路図である。

【図１５】本発明のドライバ回路の第１２実施例を示す
回路図である。

【図１６】本発明のドライバ回路の第１３実施例を示す
回路図である。

【図１７】本発明のドライバ回路の第１４実施例を示す
回路図である。

【図１８】本発明のドライバ回路の第１５実施例を示す
回路図である。

【図１９】本発明のドライバ回路の第１６実施例を示す
回路図である。

【図２０】本発明のドライバ回路の第１７実施例を示す
回路図である。

【図２１】本発明のドライバ回路の第１８実施例を示す
回路図である。

【符号の説明】

１…第１のトランジスタ ２…第２のトランジスタ ３；４０３，４１３…ゲート電圧発生回路 ４…出力信号線 ４０１…プルアップ素子 ４０２，４１２…負荷 ４１１…プルダウン素子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 土肥 義康 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA15 BA29 CA07 5J056 AA05 AA40 BB21 CC02 CC21 DD13 DD29 EE03 EE07 EE11 FF07 FF08 5K029 AA03 DD04 GG07 JJ08

Claims (8)

【特許請求の範囲】
1. 【請求項１】 出力信号線に接続された第１の端子、第
   １の電源線に接続された第２の端子および制御端子を有
   する第１のトランジスタと、 該第１のトランジスタと並列に接続された第１の端子並
   びに第２の端子および制御端子を有する第２のトランジ
   スタと、 前記出力信号線の電位に応じて前記第２のトランジスタ
   の制御端子に印加する電圧を制御する制御回路とを備え
   ることを特徴とするドライバ回路。
2. 【請求項２】 請求項１に記載のドライバ回路におい
   て、前記制御回路は、前記出力信号線の電圧を近似的に
   一定値だけシフトしたシフト電圧を前記第２のトランジ
   スタの制御端子に印加する電圧シフト回路であることを
   特徴とするドライバ回路。
3. 【請求項３】 請求項１に記載のドライバ回路におい
   て、さらに、前記第２のトランジスタをオフ状態からオ
   ン状態に切り替える際に、該第２のトランジスタの制御
   端子に印加する電圧をそのオフ電圧からオン電圧への変
   化を加速するための電荷または電流の注入手段を備える
   ことを特徴とするドライバ回路。
4. 【請求項４】 出力信号線に接続された第１の端子、高
   電位の電源線に接続された第２の端子および制御端子を
   有し、該出力信号線をプルアップする第１のトランジス
   タと、 該第１のトランジスタと並列に接続された第１の端子並
   びに第２の端子および制御端子を有する第２のトランジ
   スタと、 前記出力信号線の電位に応じて前記第２のトランジスタ
   の制御端子に印加する電圧を制御する第１の制御回路
   と、 前記出力信号線に接続された第１の端子、低電位の電源
   線に接続された第２の端子および制御端子を有し、該出
   力信号線をプルダウンする第３のトランジスタと、 該第３のトランジスタと並列に接続された第１の端子並
   びに第２の端子および制御端子を有する第４のトランジ
   スタと、 前記出力信号線の電位に応じて前記第４のトランジスタ
   の制御端子に印加する電圧を制御する第２の制御回路と
   を備えることを特徴とするドライバ回路。
5. 【請求項５】 出力信号線に接続された第１の端子、第
   １の電源線に接続された第２の端子および制御端子を有
   する第１のトランジスタと、 前記出力信号線の電位および制御信号に応じて前記第１
   のトランジスタの制御端子に印加する電圧を制御する制
   御回路とを備えることを特徴とするドライバ回路。
6. 【請求項６】 請求項５に記載のドライバ回路におい
   て、前記制御回路は、前記出力信号線と前記第１のトラ
   ンジスタの制御端子を接続する抵抗性のデバイスと、該
   抵抗性デバイスの抵抗を電圧で制御する抵抗性デバイス
   制御手段とを備えることを特徴とするドライバ回路。
7. 【請求項７】 出力信号線に接続された第１の端子、高
   電位の電源線に接続された第２の端子および制御端子を
   有し、該出力信号線をプルアップする第１のトランジス
   タと、 前記出力信号線の電位および第１の制御信号に応じて前
   記第１のトランジスタの制御端子に印加する電圧を制御
   する第１の制御回路と、 前記出力信号線に接続された第１の端子、低電位の電源
   線に接続された第２の端子および制御端子を有し、該出
   力信号線をプルダウンする第２のトランジスタと、 前記出力信号線の電位および第２の制御信号に応じて前
   記第２のトランジスタの制御端子に印加する電圧を制御
   する第２の制御回路とを備えることを特徴とするドライ
   バ回路。
8. 【請求項８】 請求項１〜７のいずれか１項に記載のド
   ライバ回路を信号伝送路の両端に配置し、互いのドライ
   バ回路が相手の信号の受信終端を兼ねるようにして双方
   向の信号伝送を行うことを特徴とする信号伝送システ
   ム。