TWI536357B - 平面顯示面板 - Google Patents

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Description

平面顯示面板
本發明是有關於一種平面顯示面板，尤其是有關於一種適於窄邊框設計的平面顯示面板。
隨著平面顯示器技術的快速發展，為了增加可視面積而朝向減少平面顯示器外框寬度的技術也不斷的推陳出新。請參照圖1，其為先前技術所採用的像素內循閘線(Tracking Gate Line in Pixel)的電路圖。此技術的電路在面板的兩側完全不需要提供扇出(Fan out)連接電路，也不需要在面板的兩側設置移位暫存器，因此可以使面板兩側的邊框寬度降到最低。
然而，如圖1所示，為了控制像素電路P1、P2與P3，必須分別控制閘極線G1、G2與G3的電位。對此，閘極引導線TG1電性耦接至閘極線G1以導入控制閘極線G1的電位，閘極引導線TG2電性耦接至閘極線G2以導入控制閘極線G2的電位，閘極引導線TG3電性耦接至閘極線G3以導入控制閘極線G3的電位。為了對像素電路P1進行充電，像素電路P1、P2與P3都必須處於導通的狀態；而在這些像素電路P1、P2與P3的開關電晶體都為N型電晶體的狀況下，為了使像素電路P1、P2與P3導通，閘極線G1、G2與G3都 會處於高電位。接下來，閘極線G3會率先被下拉至低電位，而閘極線G1與G2則仍保持在高電位。這一個過程會在閘極線G3到像素電路P3之間產生一次饋穿(Feed through)效應，而且這一次的饋穿效應是由三個像素電路P1、P2與P3共同承擔，所以對於像素電路P1中儲存的電位影響大約是饋穿效應對單一像素電路所造成的資料電位變化的三分之一。
再接下來，閘極線G3會維持在低電位，閘極線G1仍維持在高電位，而閘極線G2則會被下拉至低電位。這一個過程會在閘極線G2到像素電路P2之間產生一次饋穿效應，而且這一次的饋穿效應是由兩個像素電路P1與P2共同承擔，所以對於像素電路P1中儲存的電位影響大約是饋穿效應對單一像素電路所造成的資料電位變化的二分之一。最後，閘極線G1也被下拉至低電位，於是資料被鎖存在像素電路P1之中，而這一個過程會在閘極線G1到像素電路P1之間產生一次饋穿效應，而且這一次的饋穿效僅由像素電路P1獨力承擔，其對於像素電路P1所儲存的電位影響就是饋穿效應對單一像素電路所造成的資料電位變化。
根據前述，對於像素電路P1而言，前後總共發生了三次足以影響其所儲存的資料電位的饋穿效應。而藉由同樣的分析，對於像素電路P4而言，前後總共會發生兩次足以影響其所儲存的資料電位的饋穿效應；相對的，對於像素電路P5而言，前後只會發生一次足以影響其所儲存的資料電位的饋穿效應。
由於一般而言，像素電路P5、P4與P1將分別用於顯示同一個像素中的紅、綠、藍三原色，因此在前述的操作下，想要正確的顯示出原始影像的顏色，就必須適當地補償 由饋穿效應所帶來的資料電位的影響。但由於像素電路P5、P4與P1分別受到不同程度的饋穿效應的影響，所以即使想對儲存的資料電位做出補償，也無法簡單的達到目的。
本發明的實施例提出一種平面顯示面板，其能降低饋穿效應所帶來的影響差異。
本發明之一實施例提供的平面顯示面板包括多條閘極線、多條資料線、多條閘極引導線以及一個顯示區。所提及的閘極線平行於第一方向而設置，資料線則平行於第二方向而設置。閘極引導線與資料線同樣平行於第二方向而設置，且每一條閘極引導線電性耦接至一條對應的閘極線。顯示區包括了多個像素模組，而每一個像素模組則包括一個第一像素單元以及一個第二像素單元。其中，第一像素單元電性耦接至一條第一預設資料線以及一條第一預設閘極線，並且根據第一預設閘極線的電位而決定是否接收在第一預設資料線中傳遞的資料。第二像素單元電性耦接至前述的第一預設閘極線以及與第一預設閘極線不同的一條第二預設閘極線，此外還經過第一像素單元而電性耦接至前述的第一預設資料線。第二像素單元根據第一預設閘極線之電位決定是否接收在第二預設閘極線中傳遞的電位，並且根據從第二預設閘極線接收之電位而決定是否從第一像素單元接收資料。
本發明之實施例改變了像素電路的排列方式，降低了不同饋穿效應的影響差異，故若需要對饋穿效應做出補償時，可以使用如調整共同電位等簡單的方式即可達到不錯的補償效果。
20‧‧‧平面顯示器
22‧‧‧顯示區
30、40、42、44、50、200、210、220、230、240、250‧‧‧像素模組
202、212、310、400、510‧‧‧第一像素單元
204、214、330、410、530‧‧‧第二像素單元
312、332、342、512、532、542、552、562‧‧‧控制端
314、316、334、336、344、346、514、516、534、536、544、546、554、556、564、566‧‧‧通路端
420、550‧‧‧第三像素單元
C1~C5‧‧‧電容
D1、D2‧‧‧資料線
G1~G4、G1’‧‧‧閘極線
M1~M8‧‧‧N型電晶體
P1~P5‧‧‧像素電路
t1~t7‧‧‧時間點
TG1~TG4‧‧‧閘極引導線
X、Y‧‧‧座標軸
圖1為先前技術所採用的像素內循閘線的電路圖。
圖2為根據本發明一實施例之平面顯示器的電路方塊圖。
圖3為根據本發明一實施例之像素模組的電路圖。
圖4為根據本發明另一實施例之平面顯示器的電路方塊圖。
圖5為根據本發明另一實施例之像素模組的電路圖。
圖6為根據本發明一實施例之開關元件的電路圖。
圖7為根據圖5所示實施例之操作時序圖。
請參照圖2，其為根據本發明一實施例之平面顯示器的電路方塊圖。在本實施例中，平面顯示器20包括了資料線D1、D2，閘極線G1、G2、G3、G4，閘極引導線TG1、TG2、TG3、TG4以及顯示區22。如圖所示，閘極線G1~G4沿著座標軸X的方向延伸，而資料線D1與D2以及閘極引導線TG1~TG4則沿著座標軸Y的方向延伸。再者，每一條閘極引導線TG1、TG2、TG3與TG4分別電性耦接到一條對應的閘極線G1、G2、G3與G4，以使閘極引導線TG1、TG2、TG3與TG4得以分別控制在對應的閘極線G1、G2、G3與G4中傳遞之訊號的電位。此外，為了方便控制顯示的結果，在本實施例中的閘極線G1~G4，資料線D1、D2，以及閘極引導線TG1~TG4穿越了顯示區22，以求適當地提供控制訊號以及顯示所需的資料。必須說明的是，此處提到的穿越是指從顯示區22的第一側 之外往顯示區22的內部延伸，並一直延伸往顯示區22的第二側，但不一定到達第二側的邊緣或穿出顯示區22的第二側。
在顯示區22中，除了存在上述的閘極線G1、G2、G3、G4，資料線D1、D2，以及閘極引導線TG1、TG2、TG3與TG4之外，主要包括了像素模組200、210、220、230、240與250。各像素模組200~250各包括一個第一像素單元以及一個第二像素單元。例如：像素模組200包括了第一像素單元202與第二像素單元204，而像素模組210包括了第一像素單元212與第二像素單元214。由於各像素模組200~250對外及內部的電路耦接關係相類似，以下就以像素模組200為例來加以說明。
如圖所示，第一像素單元202電性耦接到閘極線G1以及資料線D1，並且第一像素單元202可以根據閘極線G1的電位而決定是否接收傳遞在資料線D1中的資料；第二像素單元204電性耦接到閘極線G1、閘極線G2以及第一像素單元202，而且還進一步透過第一像素單元202而電性耦接到資料線D1。其中，第二像素單元204可以根據閘極線G1之電位來決定是否接收在閘極線G2中傳遞的電位，而且第二像素單元204還可以根據自閘極線G2接收之電位來決定是否從第一像素單元202接收資料。藉由適當的時序設計，第二像素單元204從第一像素單元202接收的資料可以是當下正在資料線D1中傳遞的資料；而在此種狀況中，第一像素單元202中儲存的資料也會是當下正在資料線D1中傳遞的資料。
接下來將藉由舉例來提供更為詳細的電路圖。在此要先說明的是，雖然在以下的實施例中都是以N型電晶體為實施方式，但由於這些N型電晶體在各實施例中是做為開 關之用，所以實際上也可以改用其他類型的開關元件來取代，其並非用以限制本案的實施內容。類似的，在以下的實施例中是以電容為儲存電荷的元件，但實際上也可以改用其他類型的電荷儲存元件來取代。
請參照圖3，其為根據本發明一實施例之像素模組的電路圖。在本實施例中，像素模組30包括了第一像素單元310與第二像素單元330，而且像素模組30電性耦接到閘極線G1、G2以及資料線D1。此外，閘極線G1電性耦接到閘極引導線TG1，藉此由閘極引導線TG1控制在閘極線G1中傳遞之訊號的電位；同樣的，閘極線G2電性耦接到閘極引導線TG2，藉此由閘極引導線TG2控制在閘極線G2中傳遞之訊號的電位。
如圖所示，第一像素單元310包括了一個N型電晶體M1以及一個電容C1。N型電晶體M1的控制端312電性耦接至閘極線G1，其通路端314電性耦接至資料線D1，通路端316電性耦接至電容C1的一端；電容C1除了一端電性耦接至通路端316之外，另一端則接收預設電位。其中，電容C1所接收的預設電位一般就是平面顯示器中的共同電位(common voltage)。在第一像素單元310中，N型電晶體M1根據控制端312的電位，決定是否導通通路端314與316之間的電性通路，以將在資料線D1中傳遞的資料透過通路端314傳遞到通路端316，並儲存到電容C1中。
在本實施例中，第二像素單元320包括了兩個N型電晶體M2與M3以及一個電容C2。N型電晶體M2的控制端332電性耦接至閘極線G1，其通路端334電性耦接至閘極線G2，而通路端336則電性耦接至N型電晶體M3的控制端 342。N型電晶體M3除了控制端342電性耦接至N型電晶體M2的通路端336之外，其通路端344電性耦接至N型電晶體M1的通路端316，而通路端346則電性耦接至電容C2的一端。電容C2除了一端電性耦接至N型電晶體M3的通路端346之外，另一端則接收預設電位。藉此，N型電晶體M2根據控制端332的電位，決定是否導通通路端334與336之間的電性通路，以將閘極線G2的電位傳遞至N型電晶體M3的控制端342。N型電晶體M3則根據控制端342的電位，決定是否導通通路端344與346之間的電性通路，以將N型電晶體M1之通路端316的電位透過N型電晶體M3的通路端344傳遞至通路端346，並儲存到電容C2中。
上述實施例僅是本提案技術中的一個特定實施例。事實上，本提案技術可以藉由以一條閘極線(如前述的閘極線G1)來控制是否讓其他閘極線電位進入像素單元，而達到不使饋穿(feed through)效應影響到其他像素單元，也不受到其他像素單元之饋穿效應影響的技術目的。
請參照圖4，其為根據本發明另一實施例之平面顯示器的電路方塊圖。如圖所示，閘極線G1、G2、G3與G4分別電性耦接至閘極引導線TG1、TG2、TG3與TG4；而像素模組40則電性耦接至閘極線G1、G2與G3以及資料線D1，像素模組42電性耦接至閘極線G2、G3與G4以及資料線D1，像素模組44則電性耦接至閘極線G3、G4與G5(圖未示)以及資料線D1。顯示模組40包括第一像素單元400、第二像素單元410以及第三像素單元420。其中的第一像素單元400與第二像素單元410的電性耦接方式及操作功能與圖2所示之實施例相同，在此不再重述。第三像素單元420電性耦接至閘 極線G1與閘極線G3，另外還電性耦接至第二像素單元410，並透過第二像素單元410與第一像素單元400而電性耦接至資料線D1。藉此，第三像素單元420可以根據閘極線G1之電位來決定是否接收在閘極線G3中傳遞之訊號的電位，並且可以根據所接收之閘極線G3之電位來決定是否接收第二像素單元410傳來的資料。
請參照圖5，其為根據本發明另一實施例之像素模組的電路圖。在本實施例中，像素模組50包括了第一像素單元510、第二像素單元530與第三像素單元550。第一像素單元510包括了一個N型電晶體M4以及一個電容C3。N型電晶體M4的控制端512電性耦接至閘極線G1，其通路端514電性耦接至資料線D1，通路端516電性耦接至電容C3的一端；電容C3除了一端電性耦接至通路端516之外，另一端則接收預設電位。在第一像素單元510中，N型電晶體M3根據控制端512的電位，決定是否導通通路端514與516之間的電性通路，以將在資料線D1中傳遞的資料透過通路端514傳遞到通路端516，並儲存到電容C3中。
在本實施例中，第二像素單元530包括了兩個N型電晶體M5與M6以及一個電容C4。N型電晶體M5的控制端532電性耦接至閘極線G1，其通路端534電性耦接至閘極線G2，而通路端536則電性耦接至N型電晶體M6的控制端542。N型電晶體M6除了控制端542電性耦接至N型電晶體M5的通路端536之外，其通路端544電性耦接至N型電晶體M4的通路端516，而通路端546則電性耦接至電容C4的一端。電容C4除了一端電性耦接至N型電晶體M6的通路端546之外，另一端則接收預設電位。藉此，N型電晶體M5可 以根據控制端532的電位，決定是否導通通路端534與536之間的電性通路，以將閘極線G2的電位傳遞至N型電晶體M6的控制端542。N型電晶體M6則根據控制端542的電位，決定是否導通通路端544與546之間的電性通路，以將N型電晶體M4之通路端516的電位透過N型電晶體M6的通路端544傳遞至通路端546，並儲存到電容C4中。
再者，第三像素單元550包括了兩個N型電晶體M7與M8以及一個電容C5。N型電晶體M7的控制端552電性耦接至閘極線G1，其通路端554電性耦接至閘極線G3，而通路端556則電性耦接至N型電晶體M8的控制端562。N型電晶體M8除了控制端562電性耦接至N型電晶體M7的通路端556之外，其通路端564電性耦接至N型電晶體M6的通路端546，而通路端566則電性耦接至電容C5的一端。電容C5除了一端電性耦接至N型電晶體M8的通路端566之外，另一端則接收預設電位。藉此，N型電晶體M7可以根據控制端552的電位，決定是否導通通路端554與556之間的電性通路，以將閘極線G3的電位傳遞至N型電晶體M8的控制端562。N型電晶體M8則根據控制端562的電位，決定是否導通通路端564與566之間的電性通路，以將N型電晶體M6之通路端546的電位透過N型電晶體M8的通路端564傳遞至通路端566，並儲存到電容C5中。
如圖4與圖5所示之包含有三個像素單元的像素模組，極適合運用在以三原色(R、G、B)為顯示基礎的平面顯示器中。若有其他的設計考量，還可以擴充像素模組中所包含的像素單元的數量，並且所額外擴充的像素單元可以採用如第二像素單元或第三像素單元的電路設計，均以特定的閘 極線(例如閘極線G1)為主要控制訊號，並利用此特定的閘極線來決定其他閘極線(例如閘極線G2、G3等等)的電位是否能進入對應的像素單元，最後再以所接收之其他閘極線的電位來決定是否接收資料線上的電位，如此就可以達到所想要的技術目的。
另外，在第二像素單元536中扮演決定是否接收閘極線G2電位的開關元件，亦即N型電晶體M5也可以改用其他的電路來完成。請一併參照圖5與圖6，其中圖6為根據本發明一實施例之開關元件的電路圖。以取代N型電晶體M5之開關元件為例，本實施例中的開關元件包含了由一個N型電晶體與一個P型電晶體所組成的傳輸閘。此傳輸閘的N型電晶體部分的控制端電性耦接至閘極線G1，而P型電晶體部分的控制端則電性耦接至閘極線G1’(後亦稱反相閘極線)，而傳輸閘的一個通路端電性耦接至閘極線G2，另一個通路端則電性耦接至N型電晶體M6的控制端542。其中，閘極線G1’的電位與閘極線G1的電位正好相反。換句話說，當閘極線G1為高電位時，閘極線G1’就為低電位；而當閘極線G1為低電位時，閘極線G1’就為高電位。
類似的，若以取代N型電晶體M7之開關元件為例，則本實施例中的傳輸閘的N型電晶體部分的控制端同樣電性耦接至閘極線G1，P型電晶體部分的控制端同樣電性耦接至閘極線G1’(後亦稱反相閘極線)，但傳輸閘的一個通路端則改為電性耦接至閘極線G3，另一個通路端就改為電性耦接至N型電晶體M8的控制端562。
以下將搭配圖5與圖7詳細解說電路的運作方式。其中，圖7為根據圖5所示實施例之操作時序圖。在運 作之初，於時間點t1時，閘極線G1、G2與G3的電位同時被轉為高電位，以使N型電晶體M4、M5、M6、M7與M8同時轉為導通狀態。於是，在時間點t1到t2的這一段期間內，在資料線D1中傳遞的資料將會經由N型電晶體M4而被導通至通路端516並儲存在電容C3之中，同時還經由N型電晶體M6而被導通至通路端546並儲存在電容C4之中，並且進一步經由N型電晶體M8而被導通至通路端566並儲存在電容C5之中。
接下來，在時間點t2時，閘極線G1與G2的電位仍維持在高電位，但閘極線G3的電位會下降至低電位。於是，N型電晶體M4、M5、M6與M7仍保持導通狀態，但N型電晶體M8會轉為不導通狀態。由於此時的電晶體M4與M6都還處於導通狀態，於是此次的饋穿效應將會由三個像素電路510、530與550分擔。因此，儲存在電容C5之中的資料會受到一次饋穿效應的影響，而且其影響幅度約為饋穿效應對單一像素電路之儲存資料電位影響的三分之一。而儲存在電容C3與C4之中的資料雖然在這個時間點也會到饋穿效應的影響，但由於電容C3與C4仍持續接收資料線D1中的資料，所以此次的饋穿效應對於最終儲存於電容C3與C4中的資料實際上是沒有影響的。
接下來，在時間點t3時，閘極線G2也會被下拉至低電位。於是，N型電晶體M4、M5與M7仍保持導通狀態，但N型電晶體M6會轉為不導通狀態。由於此時的電晶體M4還處於導通狀態，於是此次的饋穿效應將會由兩個像素電路510與530分擔。因此，儲存在電容C4之中的資料會受到一次饋穿效應的影響，而且其影響幅度約為饋穿效應對單一像素電路之儲存資料電位影響的二分之一。而儲存在電容C3之 中的資料雖然在這個時間點也會到饋穿效應的影響，但由於電容C3仍持續接收資料線D1中的資料，所以此次的饋穿效應對於最終儲存於電容C3中的資料實際上是沒有影響的。
接下來，在時間點t4時，閘極線G1也會被下拉至低電位。如此一來，N型電晶體M4、M5與M7都會轉為不導通狀態，而此次的饋穿效應將會由像素電路510獨力分擔。因此，儲存在電容C3之中的資料會受到一次饋穿效應的影響，而且其影響幅度即為饋穿效應對單一像素電路之儲存資料電位影響的幅度。
所以，在經過上述的操作之後，像素電路510、530與550受到的饋穿效應的影響幅度之間的比例大約分別為6：3：2(從1：0.5：0.3而來)。相較於習知技術受到影響幅度的比例2：5：11(從1/3：(1/3+1/2)：(1/3+1/2+1)而來)來說，已經大幅度的減少了饋穿效應影響的差異值。而由於饋穿效應影響的差異變小了，要補償饋穿效應時就可以採用較為單純的方式，例如改變共同電位，來達到相對於習知技術採用同樣補償方式而得的更好的效果。
由於考慮到充電路徑的長度以及其他因素，圖7所示之實施例中的時間點t3到t4之間的時間區間與時間點t2到t3之間的時間區間之間的比例約為1：2，而時間點t3到t4之間的時間區間與時間點t1到t2之間的時間區間之間的比例則約為1：3。但這並非是絕對必要的。在其他的實施例中，時間點t3到t4之間的時間區間與時間點t2到t3之間的時間區間之間的比例，以及時間點t3到t4之間的時間區間與時間點t1到t2之間的時間區間之間的比例，都可以是1：1或其他適合的比例。
前述時間點t1~t4之間所完成的，是如圖4中的像 素模組40的完整充電。而接下來對圖4中的像素模組42的完整充電，則由閘極線G2、G3與G4在時間點t4~t7之間的波形所控制完成。如圖所示，閘極線G2、G3與G4在時間點t4~t7之間的波形實際上與閘極線G1、G2與G3在時間點t1~t4之間的波形是相同的。後續的其他像素模組所對應的閘極線的驅動波形可以依此類推而得，在此不再進一步說明。
綜上所述，本發明的實施例改變了像素電路的排列方式，並藉此降低了不同饋穿效應的影響差異。而若需要對饋穿效應做出補償時，可以使用如調整共同電位等簡單的方式即可達到不錯的補償效果。
50‧‧‧像素模組
510‧‧‧第一像素單元
512、532、542、552、562‧‧‧控制端
514、516、534、536、544、546、554、556、564、566‧‧‧通路端
530‧‧‧第二像素單元
550‧‧‧第三像素單元
C3~C5‧‧‧電容
D1‧‧‧資料線
G1~G3‧‧‧閘極線
M4~M8‧‧‧N型電晶體
TG1~TG3‧‧‧閘極引導線

Claims (10)

  1. 一種平面顯示面板，包括：多條閘極線，平行於一第一方向而設置；多條資料線，平行於一第二方向而設置；多條閘極引導線，平行於該第二方向而設置，每一該些閘極引導線電性耦接至該些閘極線的其中之一；以及一顯示區，該顯示區中設置多個像素模組，每一該些像素模組包括：一第一像素單元，電性耦接至該些資料線中之一第一預設資料線以及該些閘極線中之一第一預設閘極線，並根據該第一預設閘極線之電位決定是否接收傳遞在該第一預設資料線中的資料；以及一第二像素單元，電性耦接至該第一預設閘極線以及該些閘極線中不同於該第一預設閘極線之一第二預設閘極線，並經過該第一像素單元而電性耦接至該第一預設資料線，該第二像素單元根據該第一預設閘極線之電位決定是否接收該第二預設閘極線中的電位，並根據自該第二預設閘極線接收之電位決定是否從該第一像素單元接收資料。
  2. 如申請專利範圍第1項所述之平面顯示面板，其中該第一像素單元包括：一第一開關元件，具有控制端、第一通路端與第二通路端，該第一開關元件的控制端電性耦接至該第一預設閘極線，其第一通路端電性耦接至該第一預設資料線，並根據該 第一開關元件的控制端的電位決定是否導通其第一通路端與第二通路端之間的電性通路；以及一第一儲存元件，具有第一端與第二端，該第一儲存元件的第一端電性耦接至該第一開關元件的第二通路端，其第二端接收一預設電位。
  3. 如申請專利範圍第2項所述之平面顯示面板，其中該第二像素單元包括：一第二開關元件，具有控制端、第一通路端與第二通路端，該第二開關元件的控制端電性耦接至該第一預設閘極線，其第一通路端電性耦接至該第二預設閘極線，並根據該第二開關元件的控制端的電位決定是否導通其第一通路端與第二通路端之間的電性通路；一第三開關元件，具有控制端、第一通路端與第二通路端，該第三開關元件的控制端電性耦接至該第二開關元件的第二通路端，其第一通路端電性耦接至該第一開關元件的第二通路端，並根據該第三開關元件的控制端的電位決定是否導通其第一通路端與第二通路端之間的電性通路；以及一第二儲存元件，具有第一端與第二端，該第二儲存元件的第一端電性耦接至該第三開關元件的第二通路端，其第二端接收該預設電位。
  4. 如申請專利範圍第1項所述之平面顯示面板，其中該第二像素單元包括：一第一開關元件，具有控制端、第一通路端與第二通路端，該第一開關元件的控制端電性耦接至該第一預設閘極 線，其第一通路端電性耦接至該第二預設閘極線，並根據該第一開關元件的控制端的電位決定是否導通其第一通路端與第二通路端之間的電性通路；一第二開關元件，具有控制端、第一通路端與第二通路端，該第二開關元件的控制端電性耦接至該第一開關元件的第二通路端，其第一通路端電性耦接至該第一像素單元，並根據該第二開關元件的控制端的電位決定是否導通其第一通路端與第二通路端之間的電性通路，以藉此決定是否將從其第一通路端所接收之自該第一像素單元傳來的資料傳遞至其第二通路端；以及一儲存元件，具有第一端與第二端，該儲存元件的第一端電性耦接至該第二開關元件的第二通路端，其第二端接收一預設電位。
  5. 如申請專利範圍第1項所述之平面顯示面板，其中每一該些像素模組更包括：一第三像素單元，電性耦接至該第一預設閘極線以及該些閘極線中不同於該第一預設閘極線與該第二預設閘極線之一第三閘極線，並經過該第二像素單元及該第一像素單元而電性耦接至該第一預設資料線，該第三像素單元根據該第一預設閘極線之電位決定是否接收該第三閘極線之電位，並根據所接收之該第三閘極線之電位決定是否接收從該第二像素單元傳來的資料。
  6. 如申請專利範圍第5項所述之平面顯示面板，其中該第三像素單元包括： 一第一開關元件，具有控制端、第一通路端與第二通路端，該第一開關元件的控制端電性耦接至該第一預設閘極線，其第一通路端電性耦接至該第三閘極線，並根據該第一開關元件的控制端的電位決定是否導通其第一通路端與第二通路端之間的電性通路；一第二開關元件，具有控制端、第一通路端與第二通路端，該第二開關元件的控制端電性耦接至該第一開關元件的第二通路端，其第一通路端電性耦接至該第二像素單元，並根據該第二開關元件的控制端的電位決定是否導通其第一通路端與第二通路端之間的電性通路，以藉此決定是否將從其第一通路端所接收之自該第二像素單元傳來的資料傳遞至其第二通路端；以及一儲存元件，具有第一端與第二端，該儲存元件的第一端電性耦接至該第二開關元件的第二通路端，其第二端接收一預設電位。
  7. 如申請專利範圍第5項所述之平面顯示面板，其中該第三像素單元更電性耦接至一第一反相閘極線，以使該第三像素單元同時根據該第一預設閘極線之電位以及該第一反相閘極線之電位而決定是否接收該第三閘極線之電位，其中，該第一預設閘極線中所傳遞的訊號與該第一反相閘極線中所傳遞的訊號互為反相訊號。
  8. 如申請專利範圍第7項所述之平面顯示面板，其中該第三像素單元包括：一傳輸閘，具有第一控制端、第二控制端、第一通路端 與第二通路端，該傳輸閘的第一控制端電性耦接至該第一預設閘極線，其第二控制端電性耦接至該第一反相閘極線，其第一通路端電性耦接至該第三閘極線；一開關元件，具有控制端、第一通路端與第二通路端，該開關元件的控制端電性耦接至該傳輸閘的第二通路端，其第一通路端電性耦接至該第二像素單元，並根據該開關元件的控制端的電位決定是否導通其第一通路端與第二通路端之間的電性通路，以藉此決定是否將從其第一通路端所接收之自該第二像素單元傳來的資料傳遞至其第二通路端；以及一儲存元件，具有第一端與第二端，該儲存元件的第一端電性耦接至該開關元件的第二通路端，其第二端接收一預設電位。
  9. 如申請專利範圍第1項所述之平面顯示面板，其中該第二像素單元更電性耦接至一第一反相閘極線，以使該第二像素單元同時根據該第一預設閘極線之電位以及該第一反相閘極線之電位而決定是否接收該第二預設閘極線之電位，其中，該第一預設閘極線中所傳遞的訊號與該第一反相閘極線中所傳遞的訊號互為反相訊號。
  10. 如申請專利範圍第9項所述之平面顯示面板，其中該第二像素單元包括：一傳輸閘，具有第一控制端、第二控制端、第一通路端與第二通路端，該傳輸閘的第一控制端電性耦接至該第一預設閘極線，其第二控制端電性耦接至該第一反相閘極線，其第一通路端電性耦接至該第二預設閘極線； 一開關元件，具有控制端、第一通路端與第二通路端，該開關元件的控制端電性耦接至該傳輸閘的第二通路端，其第一通路端電性耦接至該第一像素單元，並根據該開關元件的控制端的電位決定是否導通其第一通路端與第二通路端之間的電性通路，以藉此決定是否將從其第一通路端所接收之自該第一像素單元傳來的資料傳遞至其第二通路端；以及一儲存元件，具有第一端與第二端，該儲存元件的第一端電性耦接至該開關元件的第二通路端，其第二端接收一預設電位。
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