JP2008158189A - アクティブマトリクス基板、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】サブフレーム期間の長さに適した電圧書き込み動作及び電圧保持を実現し、正確な階調表示を行う。
【解決手段】第１〜第ｋのトランジスタは、それぞれに対応する第１〜第ｋの走査線と電気的に接続され、第１のトランジスタの一方の端子はデータ線と電気的に接続されると共に第１のトランジスタの他方の端子は第１の保持容量の一方の端子及び画素電極に電気的に接続され、第２〜第ｋのトランジスタの一方の端子はそれぞれの前段トランジスタである第１〜第（ｋ−１）のトランジスタの他方の端子に電気的に接続されると共に第２〜第ｋのトランジスタの他方の端子はそれぞれに対応する第２〜第ｋの保持容量の一端に電気的に接続され、第１〜第ｋの保持容量の他方の端子は電位線に電気的に接続される。
【選択図】図１

Description

本発明は、アクティブマトリクス基板、電気光学装置及び電子機器に関する。

電気光学装置として、例えば電気光学材料に液晶を用いた液晶装置がある。液晶装置は、各種の情報処理機器の表示部として、あるいはプロジェクタの光学エンジンなどに広く利用されている。この液晶装置は、マトリクス状に配列された画素電極や、この画素電極と接続されたＴＦＴ（Thin Film Transistor）などのスイッチング素子をはじめとする各種回路素子が形成されたアクティブマトリクス基板と、画素電極に対向する対向電極が形成された対向基板と、これら基板間に充填された電気光学材料である液晶とから構成される。

このような液晶装置の駆動方式の１つとして、デジタル駆動方式が採用されている。このデジタル駆動方式とは、オン電圧とオフ電圧の２値の電圧信号を用い、画素電極への電圧パルスの印加時間、つまり点灯時間によって階調表示を行う方式である。一般的なデジタル駆動方式として時分割階調方式があり、この方式では１画面分の画像を表示する期間である１フレーム期間を重み付けされた複数のサブフレーム期間に分割し、各サブフレーム期間の点灯／非点灯を制御することで階調表示を行う（例えば下記特許文献１参照）。最大ビット数をＮとすると、各サブフレーム期間は、２^ｎ（ｎ＝０、１、２、・・・、Ｎ−１）の値で重み付けされている。すなわち、例えば最大ビット数が８ビットである場合、１フレーム期間は、１、２、４、８、１６、３２、６４、１２８というサブフレーム期間に分割される。ここで、最小のサブフレーム期間は、１フレーム期間×１／２５６となり、最大のサブフレーム期間は、１フレーム期間×１２８／２５６となる。

また、各サブフレーム期間の先頭には走査線選択期間が設けられている。この走査線選択期間とは、シフトレジスタ回路によって走査線を順次選択して走査信号（ゲート信号）をＴＦＴのゲート電極に出力することで、１画面分の全画素にデータ電圧（オン・オフ電圧）を書き込む期間である。つまり、１走査線（１画素）当たりの電圧書き込み時間は、走査線選択期間／走査線数となる。時分割階調方式によって正確な階調表示を行うには、この走査線選択期間を少なくとも最小サブフレーム期間以下とする必要があるが、上述したように最小サブフレーム期間は最大ビット数（階調数）が増えるほど短くなるため、１画素当たりの電圧書き込み時間は階調数及び走査線数が増加するほど短くなり、非常に高速な電圧書き込み動作が要求されることになる。
特開２００２−３２０５７号公報

上述したように、従来の時分割階調方式では、最小サブフレーム期間に律速される走査線選択期間内に全ての画素の電圧書き込みが終了するよう、非常に高速な書き込み動作が要求される。一方、最大サブフレーム期間は、１フレーム期間×１２８／２５６であるので、最小サブフレーム期間の１２８倍もの長さがある。正確な階調表示を行うためには、最大サブフレーム期間において液晶や保持容量に書き込んだ電圧を一定に保持する必要があるが、ＴＦＴの特性としてゲート電圧が０Ｖの場合でもリーク電流が発生するため、保持電圧が徐々に低下してしまう。つまり、最大サブフレーム期間では、長い時間電圧を保持できる電圧保持性能が要求される。また、最大サブフレーム期間では、十分な時間があるため高速な電圧書き込み動作は要求されないが、走査線選択期間は全てのサブフレーム期間で共通であるため、結局電圧書き込み時間は最小サブフレーム期間に律速される。

従来では、上記の高速な電圧書き込み動作と高い電圧保持性能との両方の条件を、１Ｔ１Ｃ（ＴＦＴ及び保持容量共に１つ）の画素回路で実現する必要があった。高速な書き込み動作を実現するには、ＴＦＴの駆動能力を高くし、保持容量を小さくすることが好ましいが、高い電圧保持性能を実現するには、ＴＦＴの駆動能力を小さくし、保持容量を大きくすることが好ましい。つまり、高速な書き込み動作と高い電圧保持性能という相反する条件を両立するように、１Ｔ１Ｃの画素回路を設計しなければならず、最小サブフレーム期間における電圧保持性能及び最大サブフレーム期間における電圧書き込み動作に対してオーバースペックとなっていた。このため、特に１走査線選択時間が短い高精細・高階調パネルにおいて、１画素当たりの電圧書き込み時間が、１走査線選択時間よりも長くなり、正確な階調表示を行うことが困難であった。

本発明は、このような事情に鑑みてなされたものであり、サブフレーム期間の長さに適した電圧書き込み動作及び電圧保持を実現し、正確な階調表示を行うことが可能なアクティブマトリクス基板、電気光学装置及び電子機器を提供することを目的とする。

上記目的を達成するために、本発明に係るアクティブマトリクス基板は、１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間の各々における画素の点灯／非点灯を制御することで階調表示を行う電気光学装置に使用される、アクティブマトリクス基板であって、データ線と、前記データ線と交差する第１〜第ｋの走査線（ｋは２以上の整数）と、前記第１〜第ｋの走査線と１対１に対応して設けられた第１〜第ｋのトランジスタと、前記第１〜第ｋのトランジスタと１対１に対応して設けられた第１〜第ｋの保持容量と、画素電極と、電位線とを有し、前記第１〜第ｋのトランジスタの各々は、それぞれに対応する前記第１〜第ｋの走査線の各々と電気的に接続され、前記第１のトランジスタの一方の端子は前記データ線と電気的に接続されると共に、前記第１のトランジスタの他方の端子は前記第１の保持容量の一方の端子及び前記画素電極に電気的に接続され、前記第２〜第ｋのトランジスタの各々の一方の端子は、前記第１のトランジスタの位置する側に隣接する前記第１〜第（ｋ−１）のトランジスタのいずれかの他方の端子に電気的に接続されると共に、前記第２〜第ｋのトランジスタの各々の他方の端子はそれぞれに対応する第２〜第ｋの保持容量の各々の一端に電気的に接続され、前記第１〜第ｋの保持容量の各々の他方の端子は前記電位線に電気的に接続されることを特徴とする。

このような構成のアクティブマトリクス基板によれば、ｋ個のトランジスタをそれぞれ独立してオン状態／オフ状態に制御することができ、これにより画素への電圧書き込み動作及び電圧保持に使用するトランジスタと保持容量とを任意に切り替えることができる。
すなわち、高速書き込み動作に適したトランジスタ及び保持容量と、電圧保持に適したトランジスタ及び保持容量をサブフレーム期間に応じて切り替えることにより、高速な電圧書き込み動作が要求される最小のサブフレーム期間において、従来の問題点であった書き込み動作速度の低下を防止することができると共に、電圧保持能力が重視される最大のサブフレーム期間において書き込み電圧の低下を防止することができ、正確な階調表示を行うことが可能となる。

また、本発明に係るアクティブマトリクス基板において、前記複数のサブフレーム期間をｋ個のグループに区分し、ｉ番目（ｉ＝１、２、…、ｋ）の前記グループと、ｉ番目の前記走査線、ｉ番目の前記トランジスタ及びｉ番目の前記保持容量とが対応付けられており、ｉ番目の前記グループにおける最小のサブフレーム期間内に画素への電圧書き込みを完了できるように、且つ、前記グループにおける最大のサブフレーム期間は画素の書き込み電圧を保持できるように、ｉ番目の前記トランジスタ及びｉ番目の前記保持容量は設定されていることが好ましい。
このように各トランジスタ及び保持容量を設定することにより、サブフレーム期間の各グループ毎に高速な書き込み動作と高い電圧保持性能との相反する条件を両立することができる。

また、本発明に係るアクティブマトリクス基板において、前記データ線と交差する第１の走査線及び第２の走査線と、前記第１の走査線に対応して設けられた第１のトランジスタと、前記第２の走査線に対応して設けられた第２のトランジスタと、前記第１のトランジスタに対応して設けられた第１の保持容量と、前記第２のトランジスタに対応して設けられた第２の保持容量とを有し、前記第１のトランジスタは前記第１の走査線と電気的に接続され、前記第２のトランジスタは前記第２の走査線と電気的に接続され、前記第１のトランジスタの一方の端子は前記データ線に電気的に接続され、前記第１のトランジスタの他方の端子は前記第２トランジスタの一方の端子と、前記第１の保持容量の一方の端子と、前記画素電極とに電気的に接続され、前記第２のトランジスタの他方の端子が前記第２の保持容量の一方の端子と電気的に接続され、前記第１の保持容量の他方の端子及び前記第２の保持容量の他方の端子が前記電位線に電気的に接続されることが好ましい。
例えば、高精細が要求されるアクティブマトリクス基板では、画素内に設けるトランジスタの数は可能な限り削減する必要がある。このような高精細が要求される場合であれば、上記のように最低２個のトランジスタを設けることにより、正確な階調表示を行うことが可能という効果が得られる。

また、この場合、前記複数のサブフレーム期間を２個のグループに区分し、１番目の前記グループと、前記第１の走査線、前記第１のトランジスタ及び前記第１の保持容量とが対応付けられ、２番目の前記グループと、前記第２の走査線、前記第２のトランジスタ及び前記第２の保持容量とが対応付けられおり、前記１番目のグループにおける最小のサブフレーム期間内に画素への電圧書き込みを完了できるように、且つ、前記１番目のグループにおける最大のサブフレーム期間は画素の書き込み電圧を保持できるように、前記第１のトランジスタ及び前記第１の保持容量は設定され、前記２番目のグループにおける最小のサブフレーム期間内に画素への電圧書き込みを完了できるように、且つ、前記２番目のグループにおける最大のサブフレーム期間は画素の書き込み電圧を保持できるように、前記第２のトランジスタ及び前記第２の保持容量は設定されていることが好ましい。

また、本発明に係るアクティブマトリクス基板において、前記データ線と交差する第３の走査線と、前記第３の走査線に対応して設けられた第３のトランジスタと、前記第３のトランジスタに対応して設けられた第３の保持容量とをさらに有し、第３のトランジスタは前記第３の走査線と電気的に接続され、前記第３トランジスタの一方の端子は前記第２のトランジスタの他方の端子及び第２の保持容量の一方の端子に電気的に接続され、前記第３トランジスタの他方の端子は前記第３の保持容量の一方の端子に電気的に接続され、
前記第３の保持容量の他方の端子は前記電位線に電気的に接続されることが好ましい。
それほど高精細が要求されないアクティブマトリクス基板では、上記のように３つのトランジスタを設けても良い。これにより、上記の２つのトランジスタを設けた場合と比較して、より効果的に高速な電圧書き込み動作と電圧保持性能との両立を実現することができ、より正確な階調表示を行うことが可能となる。

また、この場合、前記複数のサブフレーム期間を３個のグループに区分し、１番目の前記グループと、前記第１の走査線、前記第１のトランジスタ及び前記第１の保持容量とが対応付けられ、２番目の前記グループと、前記第２の走査線、前記第２のトランジスタ及び前記第２の保持容量とが対応付けられ、３番目の前記グループと、前記第３の走査線、前記第３のトランジスタ及び前記第３の保持容量とが対応付けられ、前記１番目のグループにおける最小のサブフレーム期間内に画素への電圧書き込みを完了できるように、且つ、前記１番目のグループにおける最大のサブフレーム期間は画素の書き込み電圧を保持できるように、前記第１のトランジスタ及び前記第１の保持容量は設定され、前記２番目のグループにおける最小のサブフレーム期間内に画素への電圧書き込みを完了できるように、且つ、前記２番目のグループにおける最大のサブフレーム期間は画素の書き込み電圧を保持できるように、前記第２のトランジスタ及び前記第２の保持容量は設定され、前記３番目のグループにおける最小のサブフレーム期間内に画素への電圧書き込みを完了できるように、且つ、前記３番目のグループにおける最大のサブフレーム期間は画素の書き込み電圧を保持できるように、前記第３のトランジスタ及び前記第３の保持容量は設定されていることが好ましい。

また、本発明に係るアクティブマトリクス基板は、データ線と、前記データ線と交差する第１の走査線と、前記データ線と交差する第２の走査線と、前記第１の走査線の電位によりキャリアの移動が制御される第１のトランジスタと、前記第２の走査線の電位によりキャリアの移動が制御される第２のトランジスタと、前記第１のトランジスタにより電圧書き込みが制御される画素電極と、前記画素電極への電圧書き込み時間を制御できる第１の保持容量と、前記画素電極への電圧書き込み時間を制御できる第２の保持容量と、電位線と、を含み、前記第１のトランジスタの一方の電極が前記データ線に電気的に接続され、かつ、前記第１のトランジスタの他方の電極が前記第１の保持容量の一方の電極に電気的に接続され、前記第２のトランジスタの一方の電極が前記第１のトランジスタの他方の電極に電気的に接続され、かつ、前記第２のトランジスタの他方の電極が前記第２の保持容量の一方の電極に電気的に接続され、前記第１の保持容量の他方の電極および前記第２の保持容量の他方の電極が前記電位線に電気的に接続されている、ことを特徴とするものであってもよい。

一方、本発明に係る電気光学装置は、上述したアクティブマトリクス基板と、前記画素電極に対向する対向電極が設けられた対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された電気光学材料とから構成される表示部と、各サブフレーム期間における画素の点灯／非点灯を規定するデータ信号を前記データ線に供給するデータ線駆動回路と、ｉ番目の前記グループに含まれるサブフレーム期間に応じて、画素への電圧書き込み時間を規定する走査信号を１〜ｉ番目の前記走査線に供給する走査線駆動回路とを備え、前記走査信号は、ｉ番目の前記グループに含まれる最小のサブフレーム期間内に画素への電圧書き込みを完了できるように設定されていることを特徴とする。
このような構成の電気光学装置によれば、高速な電圧書き込み動作と電圧保持性能との両立を実現することができ、正確な階調表示を行うことが可能となる。

また、本発明に係る電気光学装置において、前記電気光学材料は液晶であることが好ましい。つまり、正確な階調表示を行うことが可能な液晶装置を得ることができる。

さらに、本発明に係る電子機器は、上述した電気光学装置を備えることを特徴とする。
つまり、正確な階調表示を行うことが可能な電子機器を得ることができる。

以下、本発明に係るアクティブマトリクス基板、電気光学装置、電気光学装置の駆動方法及び電子機器の一実施形態について図面を参照しながら説明する。なお、本実施形態では、アクティブマトリクス基板として液晶装置用のアクティブマトリクス基板を例示し、電気光学装置として２５６階調（つまり８ビット）対応の液晶装置を例示して説明する。

〔アクティブマトリクス基板〕
図１は、本発明の一実施形態に係るアクティブマトリクス基板１０の回路構成図である。図１に示すように、アクティブマトリクス基板１０には、所定の間隔で並列配置されたデータ線Ｄ１〜Ｄｎと、これらデータ線Ｄ１〜Ｄｎと交差し、所定の間隔で並列配置された走査線群Ｇ１〜Ｇｍと、共通電位線（以下、コモン線と称す）ｃｏｍと、ｍ行×ｎ列のマトリクス状に配列された画素回路２０とが形成されている。また、各走査線群Ｇ１〜Ｇｍは、それぞれ２本の走査線（第１走査線及び第２走査線）からなり、例えば、走査線群Ｇ１の第１走査線をＧ１ａ、第２走査線をＧ１ｂとし、以下同様に、走査線群Ｇｍの第１走査線をＧｍａ、第２走査線をＧｍｂとする。

データ線Ｄ１〜Ｄｎは、画素電極に印加する電圧信号であるデータ信号ｄ１〜ｄｎを各画素回路２０に供給するための配線である。走査線群Ｇ１〜Ｇｍは、マトリクス状に配列された画素回路２０の１行目（走査線群Ｇ１に接続された画素回路２０）からｍ行目（走査線群Ｇｍに接続された画素回路２０）までを順次選択して、各画素回路２０に対してデータ信号ｄ１〜ｄｎの印加タイミングを規定する走査信号を供給するための配線である。なお、走査線群Ｇ１の第１走査線Ｇ１ａを介して供給される第１走査信号をｇ１ａ、第２走査線Ｇ１ｂを介して供給される第２走査信号をｇ１ｂとし、以下同様に、走査線群Ｇｍの第１走査線Ｇｍａを介して供給される第１走査信号をｇｍａ、第２走査線Ｇｍｂを介して供給される第２走査信号をｇｍｂとする。

図２は、画素回路２０の詳細な回路構成図である。なお、画素回路２０の回路構成は、アクティブマトリクス基板１０上において全て同一であるため、図２ではデータ線Ｄ１及び走査線群Ｇ１に対応する画素回路２０を代表的に用いて説明する。図２に示すように、画素回路２０は、第１選択トランジスタ２０a、第２選択トランジスタ２０b、第１保持容量２０c、画素電極２０d及び第２保持容量２０eから構成されている。

第１選択トランジスタ２０aは、ＴＦＴ（Thin Film Transistor）であり、ゲート端子が第１走査線Ｇ１ａに電気的に接続され、ソース端子がデータ線Ｄ１に電気的に接続され、ドレイン端子が第２選択トランジスタ２０bのソース端子、第１保持容量２０cの一端及び画素電極２０dに電気的に接続されている。第２選択トランジスタ２０bは、ＴＦＴであり、ゲート端子が第２走査線Ｇ１ｂに電気的に接続され、ソース端子が第１選択トランジスタ２０aのドレイン端子、第１保持容量２０cの一端及び画素電極２０dに電気的に接続され、ドレイン端子が第２保持容量２０eの一端に電気的に接続されている。

第１保持容量２０cは、液晶による電圧保持を補助するために設けられた容量であり、一端が第１選択トランジスタ２０aのドレイン端子、第２選択トランジスタ２０bのソース端子及び画素電極２０dと電気的に接続され、他端はコモン線ｃｏｍに電気的に接続されている。画素電極２０dは、ＩＴＯやＩＺＯなどから形成された、液晶への電圧印加用の透明電極であり、第１選択トランジスタ２０aのドレイン端子、第２選択トランジスタ２０bのソース端子及び第１保持容量２０cの一端と電気的に接続されている。第２保持容量２０eは、液晶による電圧保持を補助するために設けられた容量であり、一端が第２選択トランジスタ２０bのドレイン端子に電気的に接続され、他端はコモン線ｃｏｍに電気的に接続されている。

第１走査線Ｇ１ａを介して第１走査信号ｇ１ａが供給された場合、第１選択トランジスタ２０aはオン状態となり、データ線Ｄ１を介してデータ信号ｄ１が第１保持容量２０c及び画素電極２０dに供給される。また、第１走査信号ｇ１ａと共に第２走査線Ｇ１ｂを介して第２走査信号ｇ１ｂが供給された場合、第１選択トランジスタ２０a及び第２選択トランジスタ２０bがオン状態となり、データ信号ｄ１は第１保持容量２０c及び画素電極２０dに加えて第２保持容量２０eにも供給される。つまり、第１走査信号ｇ１ａのみが供給される場合、画素回路２０は１Ｔ１Ｃ回路（ＴＦＴ及び保持容量共に１つ）として機能し、第１走査信号ｇ１ａと共に第２走査信号ｇ１ｂが供給される場合、画素回路２０は２Ｔ２Ｃ回路（ＴＦＴ及び保持容量共に２つ）として機能する。

〔電気光学装置〕
次に、上記のように構成されたアクティブマトリクス基板１０を備えた液晶装置（電気光学装置）について説明する。図３は、本発明の一実施形態による液晶装置ＬＤの構成を示すブロック図である。本液晶装置ＬＤは、表示部４０、クロック発生回路５０、タイミング信号生成回路６０、データ変換回路７０、駆動電圧生成回路８０、走査線駆動回路９０及びデータ線駆動回路１００から構成されている。

図４（a）は、図３における表示部４０のＡ−Ａ矢視断面図である。図４に示すように、表示部４０は、図１に示す走査線群Ｇ１〜Ｇｍ、データ線Ｄ１〜Ｄｎ、画素回路２０が形成されたアクティブマトリクス基板１０と対向基板３０とが、電気光学材料である液晶１１を狭持するようにシール材１２によって貼り合わされた構成となっている。また、対向基板３０には、画素電極２０dの対向電極３１が面一に形成されており、アクティブマトリクス基板１０上に形成されたコモン線ｃｏｍと対向電極３１とは、図示しないＡｕ（金）などの導電性材料によって電気的に接続されている。このような構成の表示部４０おける画素回路２０の等価回路は、図４（b）のように表される。つまり、画素電極２０d及び対向電極３１に狭持された液晶１１は、容量成分（液晶容量２０f）として機能する。
なお、図３及び図４では図示を省略しているが、表示部４０にはバックライトや偏光板などの光学系も含まれている。

第１走査信号ｇ１ａが供給された場合、データ信号ｄ１とコモン線ｃｏｍのコモン電圧との電位差が、第１保持容量２０c及び液晶容量２０fに書き込まれ、保持される。また、第１走査信号ｇ１ａ及び第２走査信号ｇ１ｂが供給された場合、データ信号ｄ１とコモン線ｃｏｍのコモン電圧との電位差は、第１保持容量２０c、液晶容量２０f及び第２保持容量２０eに書き込まれ、保持される。

本液晶装置ＬＤでは、上記の表示部４０を駆動する方式として、時分割階調方式を用いる。つまり、１画面分の画像を表示する期間である１フレーム期間を重み付けされた複数のサブフレーム期間に分割し、各サブフレーム期間の点灯・非点灯を制御することで階調表示を行う。例えば、最大ビット数が８ビットである場合、図５に示すように、１フレーム期間は、１、２、４、８、１６、３２、６４、１２８というサブフレーム期間に分割される。なお、図５において、横軸は時間軸であり、縦軸は走査方向を示している。また、最小のサブフレーム期間をＳＦ１、次のサブフレーム期間をＳＦ２、以下同様に、最大のサブフレーム期間をＳＦ８とする。ここで、最小のサブフレーム期間ＳＦ１は、１フレーム期間×１／２５６となり、最大のサブフレーム期間ＳＦ８は、１フレーム期間×１２８／２５６となる。

本実施形態では、サブフレーム期間ＳＦ１を第１グループ、サブフレーム期間ＳＦ２〜ＳＦ８を第２グループとしてグループ分けし、画素回路２０が１Ｔ１Ｃ回路として機能する場合に第１グループで要求される電圧書き込み時間及び電圧保持性能を満たすように、第１選択トランジスタ２０a及び第１保持容量２０cは設計され、また、画素回路２０が２Ｔ２Ｃ回路として機能する場合に第２グループで要求される電圧書き込み時間及び電圧保持性能を満たすように、第２選択トランジスタ２０b及び第２保持容量２０eは設計されている。

以下、具体的に説明する。第１グループ（つまりサブフレーム期間ＳＦ１）で要求される走査線選択期間は、サブフレーム期間ＳＦ１以下である必要がある。ここでは、説明の簡略化のため、走査線選択期間＝サブフレーム期間ＳＦ１とすると、第１グループで要求される走査線選択期間は、１フレーム期間×１／２５６となる。つまり、第１グループにおいて、１走査当たり（１画素当たり）に要求される電圧書き込み時間は、走査線選択期間／ｍ＝１フレーム期間×１／（２５６・ｍ）となる。なお、ｍは、走査線群Ｇ１〜Ｇｍの数である。一方、第１グループで要求される電圧保持時間は、サブフレーム期間ＳＦ１と同一なので１フレーム期間×１／２５６となる。すなわち、画素回路２０が１Ｔ１Ｃ回路として機能する場合に、上述した第１グループで要求される電圧書き込み時間及び電圧保持時間を満足するような駆動能力を有する第１選択トランジスタ２０aと、容量値を有する第１保持容量２０cとを設計し、アクティブマトリクス基板１０上に形成する。

続いて、第２グループ（つまりサブフレームＳＦ２〜ＳＦ８）で要求される走査線選択期間は、サブフレーム期間ＳＦ２以下である必要がある。ここでは、説明の簡略化のため、走査線選択期間＝サブフレーム期間ＳＦ２とすると、第２グループで要求される走査線選択期間は、１フレーム期間×２／２５６となる。つまり、第２グループにおいて、１走査当たり（１画素当たり）に要求される電圧書き込み時間は、走査線選択期間／ｍ＝１フレーム期間×２／（２５６・ｍ）となる。一方、第２グループで要求される電圧保持時間は、サブフレーム期間ＳＦ８と同一なので１フレーム期間×１２８／２５６となる。すなわち、画素回路２０が２Ｔ２Ｃ回路として機能する場合に、上述した第２グループで要求される電圧書き込み時間及び電圧保持時間を満足するような駆動能力を有する第２選択トランジスタ２０bと、容量値を有する第２保持容量２０eとを設計し、アクティブマトリクス基板１０上に形成する。

従来の全サブフレーム期間を１単位として考え、最小のサブフレーム期間の電圧書き込み時間と最大のサブフレーム期間の電圧保持時間とを１Ｔ１Ｃの画素回路で両立する場合と比較すると、第１グループ（サブフレーム期間ＳＦ１）で要求される電圧書き込み時間は従来と同じであるが、電圧保持時間は従来の１／１２８と大きく短縮される。つまり、本実施形態の画素回路２０における１Ｔ１Ｃ回路は、高速な電圧書き込み動作を重視して設計すれば良いので、高速な電圧書き込み動作が要求される最小サブフレーム期間ＳＦ１において、従来のような１画素当たりの電圧書き込み時間が長くなることを防ぐことができ、正確な階調表示を行うことが可能となる。一方、第２グループ（サブフレーム期間ＳＦ２〜ＳＦ８）で要求される電圧保持時間は従来と同じであるが、電圧書き込み時間は従来の２倍となる。つまり、本実施形態の画素回路２０における２Ｔ２Ｃ回路は、電圧保持能力を重視して設計すれば良いので、電圧保持能力が重視されるサブフレーム期間ＳＦ８における保持電圧の低下を防止し、正確な階調表示を行うことが可能となる。

上記の説明からわかるように、本実施形態では、第１グループ（サブフレーム期間ＳＦ１）の期間において画素回路２０を１Ｔ１Ｃ回路として機能させ（第１走査信号のみを供給する）、また、第２グループ（サブフレーム期間ＳＦ２〜ＳＦ８）の期間において画素回路２０を２Ｔ２Ｃ回路として機能させる（第１走査信号及び第２走査信号を供給する）必要がある。以下、図３に戻って、このように表示部４０を駆動するためのクロック発生回路５０、タイミング信号生成回路６０、データ変換回路７０、駆動電圧生成回路８０、走査線駆動回路９０及びデータ線駆動回路１００について説明する。

クロック発生回路５０は、本液晶装置ＬＤの動作タイミングの基準となるクロック信号ＣＬＫを発生してタイミング信号生成回路６０に出力する。タイミング信号生成回路６０は、クロック発生回路５０から入力されるクロック信号ＣＬＫと、図示しない他の回路から供給される垂直走査信号Ｖｓ、水平走査信号Ｈｓ及びドットクロック信号ＤＣＬＫに従って、交流化信号ＦＲ、スタートパルス信号ＤＹ、走査側転送クロックＣＬＹ、ラッチパルス信号ＬＰ及びデータ転送クロックＣＬＸを生成する。

ここで、交流化信号ＦＲは、１フレーム期間毎にデータ書き込み（液晶容量２０fへの電圧の印加）の極性を反転させるための信号であり、以下に説明するデータ線駆動回路１００は、この交流化信号ＦＲに従った極性でデータ信号ｄ１〜ｄｎを出力することになる。交流化信号ＦＲは、データ変換回路７０及びデータ線駆動回路１００に出力される。走査側転送クロックＣＬＹは、各走査線群Ｇ１〜Ｇｍに走査信号を供給するタイミングを規定する信号であり、走査線駆動回路９０に出力される。ラッチパルス信号ＬＰは、データ線駆動回路１００における階調指示信号Ｄｓのラッチ、およびデータ線駆動回路１００からデータ線Ｄ１〜Ｄｎへのデータ信号ｄ１〜ｄｎの供給を開始させるタイミングを規定する信号であり、データ変換回路７０及びデータ線駆動回路１００に出力される。データ転送クロックＣＬＸは、データ線駆動回路１００においてラッチ信号（Ｓ１、Ｓ２、…Ｓｎ）を生成するタイミングを規定する信号であり、データ線駆動回路１００ではこのラッチ信号のタイミングに従って、データ変換回路７０から送られる階調指示信号Ｄｓを取得する。

スタートパルス信号ＤＹは、各サブフレーム期間ＳＦ１〜ＳＦ８の開始タイミングを規定する信号であり、タイミング信号生成回路６０内のスタートパルス生成回路２１０によって生成される。以下、スタートパルス生成回路２１０の詳細を説明する。図６は、スタートパルス生成回路２１０の回路構成図を示したものである。スタートパルス生成回路２１０は、カウンタ２１１、コンパレータ２１２、マルチプレクサ２１３、リングカウンタ２１４、Ｄフリップフロップ２１５及びＯＲ回路２１６から構成されている。

カウンタ２１１にはクロック信号ＣＬＫが入力され、カウンタ２１１は入力されたクロック信号ＣＬＫをカウントする。カウントは、各サブフレーム期間毎に行われ、カウント値は各サブフレーム期間の開始時点でリセットされる。そのために、ＯＲ回路２１６の出力がカウンタ２１１に戻されるようになっている。なお、ＯＲ回路２１６の一方の入力端子にはフレーム開始時にのみハイレベルを示すリセット信号ＲＳＥＴが供給され、各フレームの開始時にはカウンタ２１１のカウント値がリセットされる。

マルチプレクサ２１３には、各サブフレーム期間の長さを定義するサブフレーム期間指定データＤ_ＳＦ１〜Ｄ_ＳＦ８が入力される。マルチプレクサ２１３は、スタートパルス生成回路２１０から出力されるスタートパルス信号ＤＹの数をカウントするリングカウンタ２１４の出力に基づいて、次のサブフレームに対応するサブフレーム期間指定データをＤ_ＳＦ１〜Ｄ_ＳＦ８から選択し、コンパレータ２１２へ出力する。例えば、リングカウンタ２１４によるスタートパルス信号ＤＹのカウント数が“２”であれば、現在は２番目のサブフレーム期間（ＳＦ２）ということになり、マルチプレクサ２１３は、３番目のサブフレーム（ＳＦ３）に対応するサブフレーム期間指定データ、すなわちＤ_ＳＦ３を出力する。

コンパレータ２１２は、カウンタ２１１から入力されるクロック信号ＣＬＫのカウント値と、マルチプレクサ２１３からのサブフレーム期間指定データとを比較し、両者が一致したら、ハイレベルの一致信号を出力する。すなわち、コンパレータ２１２からは、サブフレーム期間指定データＤ_ＳＦ１〜Ｄ_ＳＦ８によって順次指定される期間毎に、一致信号が出力されることになる。一致信号は、ＯＲ回路２１６を介してＤフリップフロップ２１５へ入力される。Ｄフリップフロップ２１５は、一致信号が入力されると、走査側転送クロックＣＬＹに同期させてスタートパルス信号ＤＹを出力する。なお、ＯＲ回路２１６の一方の入力端子に上記一致信号が入力されるため、カウンタ２１１のカウント値は、一致信号の入力すなわちサブフレーム期間毎にリセットされることになる。

このように、スタートパルス生成回路２１０は、サブフレーム期間指定データＤ_ＳＦ１〜Ｄ_ＳＦ８を適宜調整することで１フレーム期間における各サブフレーム期間ＳＦ１〜ＳＦ８を所望の長さに設定することができるように構成されている。

続いて、図３に戻って説明すると、データ変換回路７０は、１フレーム期間において表示部４０の各画素（画素回路２０）が表示すべき階調を指定した階調デジタルデータＢ０〜Ｂ７を階調指示信号Ｄｓに変換して、データ線駆動回路１００へ出力する。階調指示信号Ｄｓは、サブフレーム期間毎に、各画素回路２０の液晶容量２０fに電圧を印加するか（点灯）、否か（非点灯）を指定する情報である。したがって、各サブフレーム期間の階調指示信号Ｄｓは、階調デジタルデータと全サブフレーム期間を与えることによって決定することができる。より詳しくは、データ変換回路７０は、垂直走査信号Ｖｓ、水平走査信号Ｈｓ、およびドットクロック信号ＤＣＬＫに同期して動作するように構成され、図示しない所定の外部回路から入力される各画素回路２０毎の８ビット（２５６階調）の階調デジタルデータＢ０〜Ｂ７をフィールドメモリに書き込み、スタートパルス信号ＤＹが入力されるとフィールドメモリから各画素回路２０の階調デジタルデータＢ０〜Ｂ７を読み出すとともに、スタートパルス信号ＤＹをカウントしてそのカウント数から現在のサブフレーム期間を求める。

ここで、階調指示信号Ｄｓは、上述したように各画素回路２０の液晶容量２０fに電圧を印加するか（点灯）、否か（非点灯）を指定する２値情報であり、電圧印加をハイレベルの信号に、電圧非印加をローレベルの信号にそれぞれ対応させるものとする。例えば、２５６階調（最大の明るさ）を表示する場合、全てのサブフレーム期間で各画素回路２０の液晶容量２０fに電圧を印加する（点灯させる）必要があるので、階調指示信号Ｄｓは、全てのサブフレーム期間でハイレベル信号となる。

駆動電圧生成回路８０は、データ信号を生成するための電圧Ｖ１、−Ｖ１、Ｖ０を生成してデータ線駆動回路１００へ出力するとともに、走査信号を生成するための電圧Ｖ２を生成して走査線駆動回路９０に出力し、さらに、コモン電圧Ｖcomを生成して表示部４０のコモン配線ｃｏｍに出力する。

走査線駆動回路９０は、スタートパルス信号ＤＹによって規定される各サブフレーム期間の開始時点において、走査側転送クロックＣＬＹに従って各走査線群Ｇ１〜Ｇｍに走査信号を順次供給する。より具体的には、走査線駆動回路９０は、サブフレーム期間ＳＦ１（第１グループ）の間は、各走査線群Ｇ１〜Ｇｍの第１走査線Ｇ１ａ〜Ｇｍａに、１フレーム期間×１／（２５６・ｍ）の電圧書き込み時間を確保できるパルス幅Ｔsの第１走査信号ｇ１ａ〜ｇｍａを出力し、また、サブフレーム期間ＳＦ２〜ＳＦ８（第２グループ）の間は、各走査線群Ｇ１〜Ｇｍの第１走査線Ｇ１ａ〜Ｇｍａ及び第２走査線Ｇ１ｂ〜Ｇｍｂに、１フレーム期間×２／（２５６・ｍ）、つまりサブフレーム期間ＳＦ１の２倍の電圧書き込み時間を確保できるパルス幅（２×Ｔs）の第１走査信号ｇ１ａ〜ｇｍａ及び第２走査信号ｇ１ｂ〜ｇｍｂを出力する。なお、走査線駆動回路９０は、スタートパルス信号ＤＹをカウントするカウンタ回路を備えており、当該カウンタ回路のカウント値から現在のサブフレーム期間が第２グループであると判定した場合に、第１走査信号ｇ１ａ〜ｇｍａと共に第２走査信号ｇ１ｂ〜ｇｍｂを出力する。

データ線駆動回路１００は、ある水平走査期間において階調指示信号Ｄｓをデータ線Ｄ１〜Ｄｎの本数に相当するｎ個順次ラッチした後、ラッチしたｎ個の階調指示信号Ｄｓを、次の水平走査期間において、それぞれ対応するデータ線Ｄ１〜Ｄｎにデータ信号ｄ１〜ｄｎとして一斉に供給するものである。ここで、データ線駆動回路１００の具体的な構成は、図７に示される通りである。すなわち、データ線駆動回路１００は、Ｘシフトレジスタ１０１と、第１のラッチ回路１０２と、第２のラッチ回路１０３と、電圧選択回路１０４とから構成されている。

Ｘシフトレジスタ１０１は、水平走査期間の最初に供給されるラッチパルス信号ＬＰをデータ転送クロックＣＬＸにしたがって転送し、ラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎとして順次排他的に供給するものである。第１のラッチ回路１０２は、階調指示信号Ｄｓをラッチ信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎの立ち下がりにおいて順次ラッチするものである。第２のラッチ回路１０３は、第１のラッチ回路１０２によりラッチされた階調指示信号Ｄｓの各々をラッチパルス信号ＬＰの立ち下がりにおいて一斉にラッチするとともに、電圧選択回路１０４を介して、データ線Ｄ１〜Ｄｎの各々にデータ信号ｄ１〜ｄｎとして供給するものである。

電圧選択回路１０４では、交流化信号ＦＲのレベルに応じてデータ信号ｄ１〜ｄｎに対応する電圧が選択される。すなわち、交流化信号ＦＲがハイレベルである場合、ある画素回路２０の液晶容量２０fに電圧を印加する（点灯する）ためのデータ信号には電圧Ｖ１が選択され、非点灯のデータ信号には電圧Ｖ０が選択される。また、交流化信号ＦＲがローレベルである場合、ある画素を点灯するためのデータ信号には電圧−Ｖ１が選択され、非点灯のデータ信号には電圧Ｖ０が選択される。

次に、上記のように構成された液晶装置ＬＤの動作について、図８〜図１０に示すタイミングチャートを用いて説明する。
まず、時刻Ｔ１において、サブフレーム期間ＳＦ１の開始を示すスタートパルス信号ＤＹが走査線駆動回路９０に入力されたと想定する。走査線駆動回路９０は、スタートパルス信号ＤＹが入力されると、走査側転送クロックＣＬＹのタイミングに従って、各第１走査線Ｇ１ａ〜Ｇｍａにパルス幅Ｔs＝１フレーム期間×１／（２５６・ｍ）の第１走査信号ｇ１ａ〜ｇｍａを順次出力する。

なお、第１走査線Ｇ１ａに対応する第１走査信号ｇ１ａは、スタートパルス信号ＤＹが入力された後、走査側転送クロックＣＬＹが最初に立ち上がってから、少なくとも走査側転送クロックＣＬＹの半周期だけ遅延して出力される。よって、スタートパルス信号ＤＹが入力されてから、第１走査信号ｇ１ａが出力されるまでに、ラッチパルス信号ＬＰの１パルス分（Ｌ０）がデータ線駆動回路１００に入力されることになる。

このラッチパルス信号ＬＰの１パルス分（Ｌ０）が入力されると、データ線駆動回路１００のＸシフトレジスタ１０１は、データ転送クロックＣＬＸに従った転送によって、ラッチ信号Ｓ１〜Ｓｎを水平走査期間（１Ｈ）内に順次排他的に出力する。なお、ラッチ信号Ｓ１〜Ｓｎは、それぞれデータ転送クロックＣＬＸの半周期に相当するパルス幅を有している。

この時、データ線駆動回路１００の第１のラッチ回路１０２は、ラッチ信号Ｓ１の立ち下がりにおいて、１行目１列目の画素回路２０（走査線群Ｇ１とデータ線Ｄ１とが交差する領域の画素回路２０）に対応する階調指示信号Ｄｓをラッチし、次に、ラッチ信号Ｓ２の立ち下がりにおいて、１行目２列目の画素回路２０（走査線群Ｇ１とデータ線Ｄ２とが交差する領域の画素回路２０）に対応する階調指示信号Ｄｓをラッチし、以下同様に、ラッチ信号Ｓｎの立ち下がりにおいて、１行目ｎ列目の画素回路２０（走査線群Ｇ１とデータ線Ｄｎとが交差する領域の画素回路２０）に対応する階調指示信号Ｄｓをラッチする。

これにより、まず、走査線群Ｇ１と接続された１行分の画素回路２０に対応する階調指示信号Ｄｓが、第１のラッチ回路１０２により点順次的にラッチされることになる。なお、データ変換回路７０は、第１のラッチ回路１０２によるラッチのタイミングに合わせて、各画素の階調デジタルデータＢ０〜Ｂ７から順次、各サブフレーム期間に対応する階調指示信号Ｄｓを生成して出力することはいうまでもない。

次に、走査側転送クロックＣＬＹが立ち下がって、第１走査信号ｇ１ａが出力されると、第１走査線Ｇ１ａが選択される結果、当該第１走査線Ｇ１ａに接続された各画素回路２０における第１選択トランジスタ２０aが全てオン状態となる。つまり、各画素回路２０は１Ｔ１Ｃ回路として機能する。一方、走査側転送クロックＣＬＹの立ち下がりによってラッチパルス信号ＬＰ（Ｌ１）が出力される。そして、このラッチパルス信号ＬＰ（Ｌ１）の立ち下がりタイミングにおいて、第２のラッチ回路１０３は、第１のラッチ回路１０２によって点順次的にラッチされた階調指示信号Ｄｓを、対応するデータ線Ｄ１〜Ｄｎの各々に電圧選択回路１０４を介してデータ信号ｄ１〜ｄｎとして一斉に供給する。これにより、第１走査線Ｇ１ａに接続された各画素回路２０における第１保持容量２０c及び液晶容量２０fに、点灯・非点灯を規定する電圧が第１走査信号ｇ１ａの パルス幅Ｔsの時間分だけ書き込まれることになる。

以下同様に、サブフレーム期間ＳＦ１の間に、第１走査線Ｇ２ａ〜Ｇｍａまでが順次選択され、それぞれの走査線に接続された各画素回路２０における第１保持容量２０c及び液晶容量２０fに、点灯・非点灯を規定する電圧がパルス幅Ｔsの時間分だけ書き込まれる。また、このサブフレーム期間ＳＦ１（第１グループ）では、走査線選択期間はサブフレーム期間ＳＦ１と同一であるため、最終行目の第１走査線Ｇｍａに接続された各画素回路２０における第１保持容量２０c及び液晶容量２０fに対する電圧書き込みが終了すると、次のサブフレーム期間ＳＦ２に移行する。

続いて、図９に示すように、時刻Ｔ２において、サブフレーム期間ＳＦ２の開始を示すスタートパルス信号ＤＹが走査線駆動回路９０に入力されたと想定する。走査線駆動回路９０は、スタートパルス信号ＤＹのカウント値から現在のサブフレーム期間が第２グループ（サブフレーム期間ＳＦ２）と判定すると、走査側転送クロックＣＬＹのタイミングに従って、各走査線群Ｇ１〜Ｇｍの第１走査線Ｇ１ａ〜Ｇｍａ及び第２走査線Ｇ１ｂ〜Ｇｍｂに、１フレーム期間×２／（２５６・ｍ）、つまりサブフレーム期間ＳＦ１の２倍の電圧書き込み時間を確保できるパルス幅（２×Ｔs）の第１走査信号ｇ１ａ〜ｇｍａ及び第２走査信号ｇ１ｂ〜ｇｍｂを順次出力する。つまり、サブフレーム期間ＳＦ２において各画素回路２０の第１選択トランジスタ２０a及び第２選択トランジスタ２０bは共にオン状態となり、各画素回路２０は２Ｔ２Ｃ回路として機能する。なお、データ線駆動回路１００の動作は図８と同様なので説明を省略する。

これにより、サブフレーム期間ＳＦ２の間に、各画素回路２０における第１保持容量２０c、第２保持容量２０ｅ及び液晶容量２０fに、点灯・非点灯を規定する電圧が第１走査信号及び第２走査信号のパルス幅（２×Ｔs）の時間分だけ書き込まれることになる。また、このサブフレーム期間ＳＦ２（第２グループ）では、走査線選択期間はサブフレーム期間ＳＦ２と同一であるため、各画素回路２０における第１保持容量２０c、第２保持容量２０ｅ及び液晶容量２０fに対する電圧書き込みが終了すると、次のサブフレーム期間ＳＦ３に移行する。

続いて、図１０に示すように、時刻Ｔ３において、サブフレーム期間ＳＦ３の開始を示すスタートパルス信号ＤＹが走査線駆動回路９０に入力されたと想定する。走査線駆動回路９０は、スタートパルス信号ＤＹのカウント値から現在のサブフレーム期間が第２グループ（サブフレーム期間ＳＦ３）と判定すると、サブフレーム期間ＳＦ２と同様に、走査側転送クロックＣＬＹのタイミングに従って、各走査線群Ｇ１〜Ｇｍの第１走査線Ｇ１ａ〜Ｇｍａ及び第２走査線Ｇ１ｂ〜Ｇｍｂに、１フレーム期間×２／（２５６・ｍ）、つまりサブフレーム期間ＳＦ１の２倍の電圧書き込み時間を確保できるパルス幅（２×Ｔs）の第１走査信号ｇ１ａ〜ｇｍａ及び第２走査信号ｇ１ｂ〜ｇｍｂを順次出力する。つまり、サブフレーム期間ＳＦ３において各画素回路２０の第１選択トランジスタ２０a及び第２選択トランジスタ２０bは共にオン状態となり、各画素回路２０は２Ｔ２Ｃ回路として機能する。なお、データ線駆動回路１００の動作は図８と同様なので説明を省略する。

これにより、サブフレーム期間ＳＦ３の間に、各画素回路２０における第１保持容量２０c、第２保持容量２０ｅ及び液晶容量２０fに、点灯・非点灯を規定する電圧が第１走査信号及び第２走査信号のパルス幅（２×Ｔs）の時間分だけ書き込まれることになる。また、このサブフレーム期間ＳＦ３において、走査線選択期間はサブフレーム期間ＳＦ２と同一であるため、各画素回路２０における第１保持容量２０c、第２保持容量２０ｅ及び液晶容量２０fに対する電圧書き込みが終了すると、次のサブフレーム期間ＳＦ４に移行するまでの間、書き込まれた電圧は保持され続けることになる。

残りのサブフレーム期間ＳＦ４〜ＳＦ８における動作は、サブフレーム期間ＳＦ３と同様である。すなわち、サブフレーム期間ＳＦ２と同一の走査線選択期間内に、各画素回路２０における第１保持容量２０c、第２保持容量２０ｅ及び液晶容量２０fに対する電圧書き込みが終了し、次のサブフレーム期間に移行するまでの間、書き込まれた電圧は保持され続ける。

以上のように、本実施形態におけるアクティブマトリクス基板１０を備えた液晶装置ＬＤでは、画素回路２０において、高速書き込み動作に適した１Ｔ１Ｃ回路と、電圧保持に適した２Ｔ２Ｃ回路とをサブフレーム期間に応じて切り替え、それぞれの回路に適したパルス幅の走査信号を供給する。これにより、高速な電圧書き込み動作が要求される最小のサブフレーム期間ＳＦ１において、従来の問題点であった書き込み動作速度の低下を防止することができると共に、電圧保持能力が重視されるサブフレーム期間ＳＦ２〜ＳＦ８において書き込み電圧の低下を防止することができ、正確な階調表示を行うことが可能となる。

（変形例１）
ところで、上記実施形態ではサブフレーム期間ＳＦ１を第１グループ、サブフレーム期間ＳＦ２〜ＳＦ８を第２グループとしてグループ分けした場合を例示して説明したが、これに限定されず、グループ分けは任意に行うことができる。例えば、サブフレーム期間ＳＦ１〜ＳＦ７までを第１グループとし、サブフレーム期間ＳＦ８を第２グループとした場合を変形例１として以下説明する。

この変形例１において、第１グループ（つまりサブフレーム期間ＳＦ１〜ＳＦ７）で要求される走査線選択期間は、サブフレーム期間ＳＦ１以下である必要がある。ここでは、説明の簡略化のため、走査線選択期間＝サブフレーム期間ＳＦ１とすると、第１グループで要求される走査線選択期間は、１フレーム期間×１／２５６となる。つまり、第１グループにおいて、１走査当たり（１画素当たり）に要求される電圧書き込み時間は、走査線選択期間／ｍ＝１フレーム期間×１／（２５６・ｍ）となる。一方、第１グループで要求される電圧保持時間は、サブフレーム期間ＳＦ７と同一なので１フレーム期間×６４／２５６となる。すなわち、画素回路２０が１Ｔ１Ｃ回路として機能する場合に、上述した第１グループで要求される電圧書き込み時間及び電圧保持時間を満足するような駆動能力を有する第１選択トランジスタ２０aと、容量値を有する第１保持容量２０cとを設計すれば良い。

続いて、第２グループ（つまりサブフレームＳＦ８）で要求される走査線選択期間は、サブフレーム期間ＳＦ８以下であれば良い。ここでは、説明の簡略化のため、走査線選択期間＝サブフレーム期間ＳＦ８とすると、第２グループで要求される走査線選択期間は、１フレーム期間×１２８／２５６となる。つまり、第２グループにおいて、１走査当たり（１画素当たり）に要求される電圧書き込み時間は、走査線選択期間／ｍ＝１フレーム期間×１２８／（２５６・ｍ）となる。一方、第２グループで要求される電圧保持時間は、サブフレーム期間ＳＦ８と同一なので１フレーム期間×１２８／２５６となる。すなわち、画素回路２０が２Ｔ２Ｃ回路として機能する場合に、上述した第２グループで要求される電圧書き込み時間及び電圧保持時間を満足するような駆動能力を有する第２選択トランジスタ２０bと、容量値を有する第２保持容量２０eとを設計すれば良い。

この変形例１では、第１グループ（サブフレーム期間ＳＦ１〜ＳＦ７）で要求される電圧書き込み時間は従来と同じであるが、電圧保持時間は従来の１／２に短縮される。一方、第２グループ（サブフレーム期間ＳＦ８）で要求される電圧保持時間は従来と同じであるが、電圧書き込み時間は従来の１２８倍となる。つまり、第１グループ（サブフレーム期間ＳＦ１〜ＳＦ７）の走査選択期間に供給すべき第１走査信号ｇ１ａ〜ｇｍａのパルス幅Ｔsは、１フレーム期間×１／（２５６・ｍ）で良いが、第２グループ（サブフレーム期間ＳＦ８）の走査選択期間に供給すべき第１走査信号ｇ１ａ〜ｇｍａ 及び第２走査信号ｇ１ｂ〜ｇｍｂのパルス幅を、Ｔsの１２８倍とする必要がある。

（変形例２）
次に、サブフレーム期間ＳＦ１〜ＳＦ８を３グループに分けた場合について説明する。
以下では、サブフレーム期間ＳＦ１を第１グループ、サブフレーム期間ＳＦ２〜ＳＦ７を第２グループ、サブフレーム期間ＳＦ８を第３グループとして分けた場合を例示して説明する。図１１は、サブフレーム期間ＳＦ１〜ＳＦ８を３グループに分けた場合に、アクティブマトリクス基板１０に形成されるデータ線、走査線群、画素回路２０’の回路構成図である。また、画素回路２０’は、アクティブマトリクス基板１０上において全て同一であるため、図１１ではデータ線Ｄ１及び走査線群Ｇ１に対応する画素回路２０’を代表的に用いて説明する。なお、図１１において図２と同一の構成要素には同一符号を付し、説明を省略する。

この図１１に示すように、変形例２の場合は、走査線群Ｇ１に第３走査線Ｇ１cが新たに追加され、画素回路２０’には、第３選択トランジスタ２０gと第３保持容量２０hとが新たに追加される。第３選択トランジスタ２０gのゲート端子は、第３走査線Ｇ１cに電気的に接続され、ソース端子は第２選択トランジスタ２０bのドレイン端子及び第２保持容量２０eの一端に電気的に接続され、ドレイン端子は第３保持容量２０hの一端に電気的に接続されている。また、第３保持容量２０hの一端は、第３選択トランジスタ２０gのドレイン端子に電気的に接続され、他端はコモン線ｃｏｍに電気的に接続されている。

第１走査線Ｇ１a介して第１走査信号ｇ１aが供給された場合、第１選択トランジスタ２０aはオン状態となり、データ線Ｄ１を介してデータ信号ｄ１が第１保持容量２０c及び画素電極２０dに供給される。また、第１走査信号ｇ１aと共に第２走査線Ｇ１bを介して第２走査信号ｇ１bが供給された場合、第１選択トランジスタ２０a及び第２選択トランジスタ２０bがオン状態となり、データ信号ｄ１は第１保持容量２０c及び画素電極２０dに加えて第２保持容量２０eに供給される。さらに、第１走査信号ｇ１a及び第２走査信号ｇ１bに加えて第３走査線Ｇ１cを介して第３走査信号ｇ１cが供給された場合、第１選択トランジスタ２０a、第２選択トランジスタ２０b及び第３選択トランジスタ２０gがオン状態となり、データ信号ｄ１は第１保持容量２０c、画素電極２０d及び第２保持容量２０eに加えて第３保持容量２０hに供給される。つまり、第１走査信号ｇ１aのみが供給される場合、画素回路２０’は１Ｔ１Ｃ回路（ＴＦＴ及び保持容量共に１つ）として機能し、第１走査信号ｇ１a及び第２走査信号ｇ１bが供給される場合、画素回路２０’は２Ｔ２Ｃ回路（ＴＦＴ及び保持容量共に２つ）として機能し、さらに、第１走査信号ｇ１a、第２走査信号ｇ１b及び第３走査信号ｇ１cが供給される場合、画素回路２０’は３Ｔ３Ｃ回路（ＴＦＴ及び保持容量共に３つ）として機能する。

この変形例２では、画素回路２０’が１Ｔ１Ｃ回路として機能する場合に第１グループ（サブフレーム期間ＳＦ１）で要求される電圧書き込み時間及び電圧保持性能を満たすように、第１選択トランジスタ２０a及び第１保持容量２０cを設計し、また、画素回路２０’が２Ｔ２Ｃ回路として機能する場合に第２グループ（サブフレーム期間ＳＦ２〜ＳＦ７）で要求される電圧書き込み時間及び電圧保持性能を満たすように、第２選択トランジスタ２０b及び第２保持容量２０eを設計し、さらに、画素回路２０’が３Ｔ３Ｃ回路として機能する場合に第３グループ（サブフレーム期間ＳＦ８）で要求される電圧書き込み時間及び電圧保持性能を満たすように、第３選択トランジスタ２０g及び第３保持容量２０hを設計すれば良い。

第１グループ（サブフレーム期間ＳＦ１）で要求される走査線選択期間は、サブフレーム期間ＳＦ１以下である必要がある。ここでは、説明の簡略化のため、走査線選択期間＝サブフレーム期間ＳＦ１とすると、第１グループで要求される走査線選択期間は、１フレーム期間×１／２５６となる。つまり、第１グループにおいて、１走査当たり（１画素当たり）に要求される電圧書き込み時間は、走査線選択期間／ｍ＝１フレーム期間×１／（２５６・ｍ）となる。一方、第１グループで要求される電圧保持時間は、サブフレーム期間ＳＦ１と同一なので１フレーム期間×１／２５６となる。すなわち、画素回路２０’が１Ｔ１Ｃ回路として機能する場合に、上述した第１グループで要求される電圧書き込み時間及び電圧保持時間を満足するような駆動能力を有する第１選択トランジスタ２０aと、容量値を有する第１保持容量２０cとを設計すれば良い。

続いて、第２グループ（サブフレームＳＦ２〜ＳＦ７）で要求される走査線選択期間は、サブフレーム期間ＳＦ２以下である必要がある。ここでは、説明の簡略化のため、走査線選択期間＝サブフレーム期間ＳＦ２とすると、第２グループで要求される走査線選択期間は、１フレーム期間×２／２５６となる。つまり、第２グループにおいて、１走査当たり（１画素当たり）に要求される電圧書き込み時間は、走査線選択期間／ｍ＝１フレーム期間×２／（２５６・ｍ）となる。一方、第２グループで要求される電圧保持時間は、サブフレーム期間ＳＦ７と同一なので１フレーム期間×６４／２５６となる。すなわち、画素回路２０’が２Ｔ２Ｃ回路として機能する場合に、上述した第２グループで要求される電圧書き込み時間及び電圧保持時間を満足するような駆動能力を有する第２選択トランジスタ２０bと、容量値を有する第２保持容量２０eとを設計すれば良い。

続いて、第３グループ（つまりサブフレームＳＦ８）で要求される走査線選択期間は、サブフレーム期間ＳＦ８以下であれば良い。ここでは、説明の簡略化のため、走査線選択期間＝サブフレーム期間ＳＦ８とすると、第３グループで要求される走査線選択期間は、１フレーム期間×１２８／２５６となる。つまり、第３グループにおいて、１走査当たり（１画素当たり）に要求される電圧書き込み時間は、走査線選択期間／ｍ＝１フレーム期間×１２８／（２５６・ｍ）となる。一方、第３グループで要求される電圧保持時間は、サブフレーム期間ＳＦ８と同一なので１フレーム期間×１２８／２５６となる。すなわち、画素回路２０’が３Ｔ３Ｃ回路として機能する場合に、上述した第３グループで要求される電圧書き込み時間及び電圧保持時間を満足するような駆動能力を有する第３選択トランジスタ２０gと、容量値を有する第３保持容量２０hとを設計すれば良い。

この変形例２では、第１グループ（サブフレーム期間ＳＦ１）で要求される電圧書き込み時間は従来と同じであるが、電圧保持時間は従来の１／１２８に短縮される。また、第２グループ（サブフレーム期間ＳＦ２〜ＳＦ７）で要求される電圧書き込み時間は、従来の２倍となり、電圧書き込み時間は従来の１／２となる。一方、第３グループ（サブフレーム期間ＳＦ８）で要求される電圧保持時間は従来と同じであるが、電圧書き込み時間は従来の１２８倍となる。すなわち、変形例２では、第１グループ（サブフレーム期間ＳＦ１）の走査選択期間に供給すべき第１走査信号ｇ１a〜ｇｍaのパルス幅Ｔsは、１フレーム期間×１／（２５６・ｍ）で良いが、第２グループ（サブフレーム期間ＳＦ２〜ＳＦ７）の走査選択期間に供給すべき第１走査信号ｇ１a〜ｇｍa及び第２走査信号ｇ１b〜ｇｍbのパルス幅を、Ｔsの２倍に変換する必要がある。さらに、第３グループ（サブフレーム期間ＳＦ８）の走査選択期間に供給すべき第１走査信号ｇ１a〜ｇｍa、第２走査信号ｇ１b〜ｇｍb及び第３走査信号ｇ１c〜ｇｍcのパルス幅を、Ｔsの１２８倍に変換する必要がある。
なお、この変形例２では、選択トランジスタ及び保持容量を３つ設けた場合を説明したが、高精細が要求されない場合はさらに選択トランジスタ及び保持容量を増やしても良い。

（変形例３）
上記実施形態では、電気光学装置として液晶装置ＬＤを例示し、この液晶装置ＬＤ用のアクティブマトリクス基板１０を例示して説明した。このアクティブマトリクス基板１０は、液晶装置ＬＤのみならず、例えば電気泳動装置（ＥＰＤ）等の他の電気光学装置のアクティブマトリクス基板として使用することも可能である。なお、電気光学装置として有機ＥＬ装置を採用する場合、アクティブマトリクス基板上に形成する画素回路を図１２に示すような構成とすれば良い。

図１２（a）に示すように、有機ＥＬ装置に対応するアクティブマトリクス基板上に形成される画素回路３００は、第１選択トランジスタ３０１、第２選択トランジスタ３０２、第１保持容量３０３、第２保持容量３０４、駆動用トランジスタ３０５及び画素電極３０６から構成されている。また、画素回路３００において、データ線Ｄ１及び走査線群Ｇ１（第１走査線Ｇ１a及び第２走査線Ｇ１b）の配置は図２に示す画素回路２０と同様であるが、コモン配線ｃｏｍの代わりに電源線ＳＶが配設されている。

第１選択トランジスタ３０１、第２選択トランジスタ３０２、第１保持容量３０３、第２保持容量３０４は、図２の画素回路２０における第１選択トランジスタ２０a、第２選択トランジスタ２０b、第１保持容量２０c、第２保持容量２０eにそれぞれ対応するものである。第１選択トランジスタ３０１のゲート端子は、第１走査線Ｇ１aに電気的に接続され、ソース端子はデータ線Ｄ１に電気的に接続され、ドレイン端子は第２選択トランジスタ３０２のソース端子、第１保持容量３０３の一端及び駆動用トランジスタ３０５のゲート端子に電気的に接続されている。

第２選択トランジスタ３０２のゲート端子は、第２走査線Ｇ１bに電気的に接続され、ソース端子は第１選択トランジスタ３０１のドレイン端子、第１保持容量３０３の一端及び駆動用トランジスタ３０５のゲート端子に電気的に接続され、ドレイン端子は第２保持容量３０４の一端に電気的に接続されている。第１保持容量３０３の一端は、第１選択トランジスタ３０１のドレイン端子、第２選択トランジスタ３０２のソース端子及び駆動用トランジスタ３０５のゲート端子に電気的に接続され、他端は電源線ＳＶに電気的に接続されている。第２保持容量３０４の一端は、第２選択トランジスタ３０２のドレイン端子に電気的に接続され、他端は電源線ＳＶに電気的に接続されている。駆動用トランジスタ３０５のゲート端子は、第１選択トランジスタ３０１のドレイン端子、第２選択トランジスタ３０２のソース端子及び第１保持容量３０３の一端に電気的に接続され、ソース端子は画素電極３０６と電気的に接続され、ドレイン端子は電源線ＳＶに電気的に接続されている。

図１２（b）は、上記の画素回路３００が形成されたアクティブマトリクス基板と対向基板とが、電気光学材料である有機ＥＬ材料３０７を挟んで貼り合わされた場合の等価回路を示すものである。図１２（b）に示すように、有機ＥＬ材料３０７は、アクティブマトリクス基板側の画素電極３０６と対向基板側の対向電極３０８とによって狭持され、等価的に発光ダイオードとみなされる。このような画素回路３００を備える有機ＥＬ装置における第１選択トランジスタ３０１、第２選択トランジスタ３０２、第１保持容量３０３及び第２保持容量３０４の設計方法や駆動方法は、上述した液晶装置ＬＤと同様である。ただし、有機ＥＬ装置では、第１保持容量３０３及び第２保持容量３０４に保持されたデータ信号ｄ１の電圧によって駆動用トランジスタ３０５をオン状態にし、電源線ＳＶを介して電源電圧を有機ＥＬ材料３０７に供給して当該有機ＥＬ材料３０７を発光させる点で、
液晶装置ＬＤの点灯・非点灯原理とは異なる。

〔電子機器〕
次に、上述した液晶装置ＬＤ（電気光学装置）を備える電子機器について説明する。図１３（ａ）は携帯電話の一例を示した斜視図である。図１３（ａ）において、符号４００は携帯電話本体を示し、符号４０１は上記実施形態の液晶装置ＬＤを備えた表示部を示している。図１３（ｂ）はワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図１３（ｂ）において、符号５００は情報処理装置、５０１はキーボードなどの入力部、５０２は情報処理本体、５０３は上記実施形態の液晶装置ＬＤを備えた表示部を示している。図１３（ｃ）は腕時計型電子機器の一例を示した斜視図である。図１３（ｃ）において、符号６００は時計本体を示し、６０１は上記実施形態の液晶装置ＬＤを備えた表示部を示している。

本発明の一実施形態におけるアクティブマトリクス基板１０の回路構成図である。 アクティブマトリクス基板１０に形成された画素回路２０の回路構成図である。 本発明の一実施形態における液晶装置ＬＤ（電気光学装置）の構成ブロック図である。 液晶装置ＬＤにおける表示部４０の詳細説明図である。 液晶装置ＬＤにおける時分割階調駆動方式の説明図である。 液晶装置ＬＤにおけるタイミング信号生成回路６０内に設けられたスタートパルス生成回路２１０の説明図である。 液晶装置ＬＤにおけるデータ線駆動回路１００の詳細説明図である。 液晶装置ＬＤの動作を示す第１のタイミングチャートである。 液晶装置ＬＤの動作を示す第２のタイミングチャートである。 液晶装置ＬＤの動作を示す第３のタイミングチャートである。 画素回路２０の第１の変形例を示す回路構成図である。 画素回路２０の第２の変形例を示す回路構成図である。 本発明の一実施形態における電子機器の構成図である。

符号の説明

Ｇ１〜Ｇｍ…走査線群、Ｄ１〜Ｄｎ…データ線、ｃｏｍ…共通電位線（コモン線）、２０、２０’、３００…画素回路、Ｇ１ａ〜Ｇｍａ…第１走査線、Ｇ１ｂ〜Ｇｍｂ…第２走査線、Ｇ１ｃ〜Ｇｍｃ…第３走査線、２０a、３０１…第１選択トランジスタ、２０b、３０２…第２選択トランジスタ、２０c、３０３…第１保持容量、２０d、３０６…画素電極、２０e、３０４…第２保持容量、２０g…第３選択トランジスタ、２０h…第３保持容量、３０５…駆動用トランジスタ、２０f…液晶容量、３０７…有機ＥＬ材料、３０…対向基板、４０…表示部、５０…クロック発生回路、６０…タイミング信号生成回路、７０…データ変換回路、８０…駆動電圧生成回路、９０…走査線駆動回路、１００…データ線駆動回路

Claims (11)

1. １フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間の各々における画素の点灯／非点灯を制御することで階調表示を行う電気光学装置に使用される、アクティブマトリクス基板であって、
   データ線と、
   前記データ線と交差する第１〜第ｋの走査線（ｋは２以上の整数）と、
   前記第１〜第ｋの走査線と１対１に対応して設けられた第１〜第ｋのトランジスタと、
   前記第１〜第ｋのトランジスタと１対１に対応して設けられた第１〜第ｋの保持容量と、
   画素電極と、
   電位線と、を有し、
   前記第１〜第ｋのトランジスタの各々は、それぞれに対応する前記第１〜第ｋの走査線の各々と電気的に接続され、
   前記第１のトランジスタの一方の端子は前記データ線と電気的に接続されると共に、前記第１のトランジスタの他方の端子は前記第１の保持容量の一方の端子及び前記画素電極に電気的に接続され、
   前記第２〜第ｋのトランジスタの各々の一方の端子は、前記第１のトランジスタの位置する側に隣接する前記第１〜第（ｋ−１）のトランジスタのいずれかの他方の端子に電気的に接続されると共に、前記第２〜第ｋのトランジスタの各々の他方の端子はそれぞれに対応する第２〜第ｋの保持容量の各々の一端に電気的に接続され、
   前記第１〜第ｋの保持容量の各々の他方の端子は前記電位線に電気的に接続される、
   ことを特徴とするアクティブマトリクス基板。
2. 前記複数のサブフレーム期間をｋ個のグループに区分し、ｉ番目（ｉ＝１、２、…、ｋ）の前記グループと、ｉ番目の前記走査線、ｉ番目の前記トランジスタ及びｉ番目の前記保持容量とが対応付けられており、
   ｉ番目の前記グループにおける最小のサブフレーム期間内に画素への電圧書き込みを完了できるように、且つ、前記グループにおける最大のサブフレーム期間は画素の書き込み電圧を保持できるように、ｉ番目の前記トランジスタ及びｉ番目の前記保持容量は設定されていることを特徴とする請求項１記載のアクティブマトリクス基板。
3. データ線と交差する第１の走査線及び第２の走査線と、
   前記第１の走査線に対応して設けられた第１のトランジスタと、
   前記第２の走査線に対応して設けられた第２のトランジスタと、
   前記第１のトランジスタに対応して設けられた第１の保持容量と、
   前記第２のトランジスタに対応して設けられた第２の保持容量と、を有し、
   前記第１のトランジスタは前記第１の走査線と電気的に接続され、
   前記第２のトランジスタは前記第２の走査線と電気的に接続され、
   前記第１のトランジスタの一方の端子は前記データ線に電気的に接続され、
   前記第１のトランジスタの他方の端子は前記第２トランジスタの一方の端子と、前記第１の保持容量の一方の端子と、前記画素電極とに電気的に接続され、
   前記第２のトランジスタの他方の端子が前記第２の保持容量の一方の端子と電気的に接続され、
   前記第１の保持容量の他方の端子及び前記第２の保持容量の他方の端子が前記電位線に電気的に接続される、
   ことを特徴とするアクティブマトリクス基板。
4. １フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間の各々における画素の点灯／非点灯を制御することで階調表示を行う電気光学装置に使用される、アクティブマトリクス基板であって、
   前記複数のサブフレーム期間を２個のグループに区分し、１番目の前記グループと、前記第１の走査線、前記第１のトランジスタ及び前記第１の保持容量とが対応付けられ、２番目の前記グループと、前記第２の走査線、前記第２のトランジスタ及び前記第２の保持容量とが対応付けられおり、
   前記１番目のグループにおける最小のサブフレーム期間内に画素への電圧書き込みを完了できるように、且つ、前記１番目のグループにおける最大のサブフレーム期間は画素の書き込み電圧を保持できるように、前記第１のトランジスタ及び前記第１の保持容量は設定され、
   前記２番目のグループにおける最小のサブフレーム期間内に画素への電圧書き込みを完了できるように、且つ、前記２番目のグループにおける最大のサブフレーム期間は画素の書き込み電圧を保持できるように、前記第２のトランジスタ及び前記第２の保持容量は設定されていることを特徴とする請求項３記載のアクティブマトリクス基板。
5. 前記データ線と交差する第３の走査線と、
   前記第３の走査線に対応して設けられた第３のトランジスタと、
   前記第３のトランジスタに対応して設けられた第３の保持容量と、をさらに有し、
   第３のトランジスタは前記第３の走査線と電気的に接続され、
   前記第３トランジスタの一方の端子は前記第２のトランジスタの他方の端子及び第２の保持容量の一方の端子に電気的に接続され、
   前記第３トランジスタの他方の端子は前記第３の保持容量の一方の端子に電気的に接続され、
   前記第３の保持容量の他方の端子は前記電位線に電気的に接続される、
   ことを特徴とする請求項４記載のアクティブマトリクス基板。
6. 前記複数のサブフレーム期間を３個のグループに区分し、１番目の前記グループと、前記第１の走査線、前記第１のトランジスタ及び前記第１の保持容量とが対応付けられ、２番目の前記グループと、前記第２の走査線、前記第２のトランジスタ及び前記第２の保持容量とが対応付けられ、３番目の前記グループと、前記第３の走査線、前記第３のトランジスタ及び前記第３の保持容量とが対応付けられ、
   前記１番目のグループにおける最小のサブフレーム期間内に画素への電圧書き込みを完了できるように、且つ、前記１番目のグループにおける最大のサブフレーム期間は画素の書き込み電圧を保持できるように、前記第１のトランジスタ及び前記第１の保持容量は設定され、
   前記２番目のグループにおける最小のサブフレーム期間内に画素への電圧書き込みを完了できるように、且つ、前記２番目のグループにおける最大のサブフレーム期間は画素の書き込み電圧を保持できるように、前記第２のトランジスタ及び前記第２の保持容量は設定され、
   前記３番目のグループにおける最小のサブフレーム期間内に画素への電圧書き込みを完了できるように、且つ、前記３番目のグループにおける最大のサブフレーム期間は画素の書き込み電圧を保持できるように、前記第３のトランジスタ及び前記第３の保持容量は設定されていることを特徴とする請求項５記載のアクティブマトリクス基板。
7. データ線と、
   前記データ線と交差する第１の走査線と、
   前記データ線と交差する第２の走査線と、
   前記第１の走査線の電位によりキャリアの移動が制御される第１のトランジスタと、
   前記第２の走査線の電位によりキャリアの移動が制御される第２のトランジスタと、
   前記第１のトランジスタにより電圧書き込みが制御される画素電極と、
   前記画素電極への電圧書き込み時間を制御できる第１の保持容量と、
   前記画素電極への電圧書き込み時間を制御できる第２の保持容量と、
   電位線と、を含み、
   前記第１のトランジスタの一方の電極が前記データ線に電気的に接続され、かつ、前記第１のトランジスタの他方の電極が前記第１の保持容量の一方の電極に電気的に接続され、
   前記第２のトランジスタの一方の電極が前記第１のトランジスタの他方の電極に電気的に接続され、かつ、前記第２のトランジスタの他方の電極が前記第２の保持容量の一方の電極に電気的に接続され、
   前記第１の保持容量の他方の電極および前記第２の保持容量の他方の電極が前記電位線に電気的に接続されている、ことを特徴とするアクティブマトリクス基板。
8. 請求項１〜７のいずれか一項に記載のアクティブマトリクス基板と、
   対向電極と、
   前記対向電極と、前記アクティブマトリクス基板の前記画素電極と、の間に位置する電気光学材料と、を含むことを特徴とする電気光学装置。
9. 請求項１〜６のいずれか一項に記載のアクティブマトリクス基板と、前記画素電極に対向する対向電極が設けられた対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された電気光学材料とから構成される表示部と、
   各サブフレーム期間における画素の点灯／非点灯を規定するデータ信号を前記データ線に供給するデータ線駆動回路と、
   ｉ番目の前記グループに含まれるサブフレーム期間に応じて、画素への電圧書き込み時間を規定する走査信号を１〜ｉ番目の前記走査線に供給する走査線駆動回路と、を備え、
   前記走査信号は、ｉ番目の前記グループに含まれる最小のサブフレーム期間内に画素への電圧書き込みを完了できるように設定されていることを特徴とする電気光学装置。
10. 前記電気光学材料は液晶であることを特徴とする請求項９記載の電気光学装置。
11. 請求項８または９に記載の電気光学装置を備えることを特徴とする電子機器。

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