JP2000010072A - アクティブマトリクス型液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】能動素子として薄膜トランジスタを使用してな
る周辺回路一体型のアクティブマトリクス型液晶表示装
置に関し、画素電極電位の変動を小さく抑えて、歩留り
の向上を図る。 【解決手段】ソースをｎチャネルＴＦＴ２２、２３の接
続部２６に接続し、ゲートをゲートバスライン１４に接
続し、ドレインにコモン電位Ｖcが印加されるｐチャネ
ルＴＦＴ２５を設け、ｎチャネルＴＦＴ２２〜２４のオ
フ時、ｎチャネルＴＦＴ２２、２３の接続部２６にコモ
ン電位Ｖcを印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、能動素子として薄
膜トランジスタ（以下、ＴＦＴという）を使用してなる
周辺回路一体型のアクティブマトリクス型液晶表示装置
に関する。

【０００２】現在のアクティブマトリクス型液晶表示装
置の研究・開発においては、低コスト化が大きな課題と
されており、低コスト化を目指した開発競争が熾烈を極
めている。

【０００３】このような状況の中において、低温プロセ
スでポリシリコンを形成する技術が注目を浴びている。
なぜなら、低温プロセスでポリシリコンを形成する技術
は、安価なガラス基板上に周辺回路を作成することを可
能とするので、従来のような駆動用ＩＣの実装を不要と
し、大幅なコスト削減を期待できるからである。

【０００４】また、各画素に形成すべきスイッチ素子を
なすトランジスタについても、ポリシリコンＴＦＴを使
用すれば、画素中におけるトランジスタの面積の縮小が
可能となり、開口率を向上させることもできる。

【０００５】しかし、ガラス基板上に低温プロセスで形
成したポリシリコンを使用して作成したＴＦＴはオフ電
流が大きいことから、各画素に形成すべきスイッチ素子
をなすトランジスタとして、このようなＴＦＴを使用す
ると、ＴＦＴのオフ電流の影響で画素電極電位が変動し
て欠陥となる確率が高くなり、歩留りの低下を招いてし
まうという問題点があった。

【０００６】したがって、各画素に形成すべきスイッチ
素子をなすトランジスタとして低温プロセスで作成した
ポリシリコンＴＦＴを使用する場合には、このポリシリ
コンＴＦＴのオフ電流の影響による画素電極電位の変動
を如何にして小さく抑えるかということが重要な課題と
なる。

【０００７】

【従来の技術】図１４は、能動素子としてＴＦＴを使用
してなる従来の周辺回路一体型のアクティブマトリクス
型液晶表示装置の一例の一部分を示す回路図である。

【０００８】図１４中、１はデータバスライン、２はデ
ータバスライン１にデータ信号Ｄ１を出力するデータド
ライバ、３は第１ラインのゲートバスライン、４はゲー
トバスライン３にゲート信号Ｇ１を出力するゲートドラ
イバ、５は第１ラインの１番目の画素であり、他の画素
についても同様に構成されている。

【０００９】また、画素５において、６は画素電極７と
対向電極８との間の液晶、９は画素電極７と補助電極１
０との間に形成された補助容量であり、対向電極８及び
補助電極１０にはコモン電位Ｖcが印加されるように構
成されている。なお、画素電極７と第２ラインのゲート
バスラインとの間に補助容量９を形成する方法も提案さ
れている。

【００１０】また、１１、１２はデータドライバ２から
データバスライン１に対して出力されたデータ信号Ｄ１
を画素電極７に印加するためにデータバスライン１と画
素電極７との間に直列接続されたスイッチ素子をなすｎ
チャネルＴＦＴであり、これらｎチャネルＴＦＴ１１、
１２は、ゲートをゲートバスライン３に接続され、ゲー
ト信号Ｇ１によりオン、オフが制御されるように構成さ
れている。

【００１１】このアクティブマトリクス型液晶表示装置
は、データバスライン１と画素電極７との間に２個のｎ
チャネルＴＦＴ１１、１２を直列接続することにより、
ｎチャネルＴＦＴ１１、１２のオフ電流を小さくし、画
素電極電位の変動を小さく抑えようとするものである。

【００１２】

【発明が解決しようとする課題】このように、データバ
スライン１と画素電極７との間に２個のｎチャネルＴＦ
Ｔ１１、１２を直列接続し、ｎチャネルＴＦＴ１１、１
２のオフ電流を小さくすることにより、画素電極電位の
変動を小さく抑えるようにしても、なお、製品基準に達
しないものが製造される場合があり、期待する歩留りを
達成することができないという問題点があった。

【００１３】また、データバスライン１と画素電極７と
の間に直列接続するｎチャネルＴＦＴの数を３個又は４
個と増加しても、なお、期待する歩留りを得ることがで
きないのが現状であった。

【００１４】本発明は、かかる点に鑑み、能動素子とし
てＴＦＴを使用してなる周辺回路一体型のアクティブマ
トリクス型液晶表示装置であって、画素電極電位の変動
を小さく抑えて、歩留りの向上を図ることができるよう
にしたアクティブマトリクス型液晶表示装置を提供する
ことを目的とする。

【００１５】

【課題を解決するための手段】本発明のアクティブマト
リクス型液晶表示装置は、各画素ごとに、データバスラ
インと画素電極との間に、各ゲートをゲートバスライン
に接続した一導電型の複数のＴＦＴを直列接続してなる
アクティブマトリクス型液晶表示装置において、前記複
数のＴＦＴのオフ時、前記複数のＴＦＴのいずれかの直
列接続部に、前記複数のＴＦＴの前記いずれかの直列接
続部と前記画素電極との間の最大電位差を小さくするよ
うな固定電位を印加する固定電位印加手段を備えている
というものである。

【００１６】本発明によれば、固定電位印加手段によっ
て、データバスラインと画素電極との間に直列接続され
た複数のＴＦＴのいずれかの直列接続部と画素電極との
間に存在するＴＦＴのオフ電流を小さくすることができ
る。

【００１７】

【発明の実施の形態】以下、図１〜図１３を参照して、
本発明の第１実施形態〜第７実施形態について説明す
る。

【００１８】第１実施形態・・図１ 図１は本発明の第１実施形態の一部分を示す回路図であ
る。図１中、１２はデータバスライン、１３はデータバ
スライン１２にデータ信号Ｄ１を出力するデータドライ
バである。

【００１９】また、１４は第１ラインのゲートバスライ
ン、１５はゲートバスライン１４にゲート信号Ｇ１を出
力するゲートドライバ、１６は第１水平ラインの１番目
の画素であり、他の画素についても同様に構成されてい
る。

【００２０】また、画素１６において、１７は画素電極
１８と対向電極１９との間の液晶、２０は画素電極１８
と補助電極２１との間に形成された補助容量であり、対
向電極１９及び補助電極２１にはコモン電位Ｖcが印加
されるように構成されている。なお、補助容量２０は、
画素電極１８と第２ラインのゲートバスラインとの間に
形成するようにしても良い。

【００２１】また、２２〜２４はデータドライバ１３か
らデータバスライン１２に出力されたデータ信号Ｄ１を
画素電極１８に印加するためにデータバスライン１２と
画素電極１８との間に直列接続されたスイッチ素子をな
すｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ２
２〜２４は、ゲートをゲートバスライン１４に接続され
ている。

【００２２】また、２５は固定電位印加手段をなすｐチ
ャネルＴＦＴであり、このｐチャネルＴＦＴ２５は、ソ
ースをｎチャネルＴＦＴ２２、２３の接続点２６に接続
され、ゲートをゲートバスライン１４に接続され、ドレ
インにコモン電位Ｖcが印加されるように構成されてい
る。

【００２３】このように構成された本発明の第１実施形
態においては、第１ラインが選択される場合には、ゲー
ト信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ２２〜２４＝
ＯＮ、ｐチャネルＴＦＴ２５＝ＯＦＦとされ、データ信
号Ｄ１がｎチャネルＴＦＴ２２〜２４を介して画素電極
１８に印加され、画素電極１８がデータ信号電位に充電
される。

【００２４】そして、第１ラインの選択が終了すると、
ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ２２〜２
４＝ＯＦＦ、ｐチャネルＴＦＴ２５＝ＯＮとされる。こ
の結果、コモン電位ＶcがｐチャネルＴＦＴ２５を介し
てｎチャネルＴＦＴ２２、２３の接続点２６に印加さ
れ、ｎチャネルＴＦＴ２２、２３の接続点２６の電位は
コモン電位Ｖcにクランプされる。

【００２５】このように、本発明の第１実施形態におい
ては、第１ラインが選択され、画素電極１８にデータ信
号電位が充電された後、第１ラインが非選択とされる
と、ｎチャネルＴＦＴ２２、２３の接続点２６はコモン
電位Ｖcにクランプされるので、ｐチャネルＴＦＴ２５
が存在しない場合に比較して、画素電極１８とｎチャネ
ルＴＦＴ２２、２３の接続点２６との間の最大電位差を
小さくすることができる。他の画素についても、同様の
ことが言える。

【００２６】したがって、本発明の第１実施形態によれ
ば、能動素子として低温プロセスで作成したポリシリコ
ンＴＦＴを使用するようにしても、画素電極にデータ信
号を印加するためのスイッチ素子をなすｎチャネルＴＦ
Ｔのオフ電流による画素電極電位の変動を小さく抑え、
歩留りの向上を図ることができる。

【００２７】第２実施形態・・図２ 図２は本発明の第２実施形態の一部分を示す回路図であ
る。図２中、２８はデータバスライン、２９はデータバ
スライン２８にデータ信号Ｄ１を出力するデータドライ
バである。

【００２８】また、３０は第１ラインのゲートバスライ
ン、３１はゲートバスライン１３にゲート信号Ｇ１を出
力するゲートドライバ、３２は第１ラインの１番目の画
素であり、他の画素についても同様に構成されている。

【００２９】また、画素３２において、３３は画素電極
３４と対向電極３５との間の液晶、３６は画素電極３４
と補助電極３７との間に形成された補助容量であり、対
向電極３５及び補助電極３７にはコモン電位Ｖcが印加
されるように構成されている。なお、補助容量３６は、
画素電極３４と第２ラインのゲートバスラインとの間に
形成するようにしても良い。

【００３０】また、３８〜４１はデータドライバ２９か
らデータバスライン２８に出力されたデータ信号Ｄ１を
画素電極３４に印加するためにデータバスライン２８と
画素電極３４との間に直列接続されたスイッチ素子をな
すｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ３
８〜４１は、ゲートをゲートバスライン３０に接続され
ている。

【００３１】また、４２は固定電位印加手段をなすｐチ
ャネルＴＦＴであり、このｐチャネルＴＦＴ４２は、ソ
ースをｎチャネルＴＦＴ３８、３９の接続点４３に接続
され、ゲートをゲートバスライン３０に接続され、ドレ
インにコモン電位Ｖcが印加されるように構成されてい
る。

【００３２】このように構成された本発明の第２実施形
態においては、第１ラインが選択される場合には、ゲー
ト信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ３８〜４１＝
ＯＮ、ｐチャネルＴＦＴ４２＝ＯＦＦとされ、データ信
号Ｄ１がｎチャネルＴＦＴ３８〜４１を介して画素電極
３４に印加され、画素電極３４がデータ信号電位に充電
される。

【００３３】そして、第１ラインの選択が終了すると、
ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ３８〜４
１＝ＯＦＦ、ｐチャネルＴＦＴ４２＝ＯＮとされる。こ
の結果、コモン電位ＶcがｐチャネルＴＦＴ４２を介し
てｎチャネルＴＦＴ３８、３９の接続点４３に印加さ
れ、ｎチャネルＴＦＴ３８、３９の接続点４２の電位は
コモン電位Ｖcにクランプされる。

【００３４】このように、本発明の第２実施形態におい
ては、第１ラインが選択され、画素電極３４にデータ信
号電位が充電された後、第１ラインが非選択とされる
と、ｎチャネルＴＦＴ３８、３９の接続点４３はコモン
電位Ｖcにクランプされるので、ｐチャネルＴＦＴ４２
が存在しない場合に比較して、画素電極３４とｎチャネ
ルＴＦＴ３８、３９の接続点４３との間の最大電位差を
小さくすることができる。他の画素についても、同様の
ことが言える。

【００３５】また、ｎチャネルＴＦＴ３８、３９の接続
点４３と画素電極３４との間に３個のｎチャネルＴＦＴ
３９〜４１が存在しているので、ｎチャネルＴＦＴ３９
〜４１に流れるオフ電流は、本発明の第１実施形態の場
合にｎチャネルＴＦＴ２３、２４に流れるオフ電流より
も小さくなる。他の画素についても、同様のことが言え
る。

【００３６】したがって、本発明の第２実施形態によれ
ば、能動素子として低温プロセスで作成したポリシリコ
ンＴＦＴを使用するようにしても、画素電極にデータ信
号を印加するためのスイッチ素子をなすｎチャネルＴＦ
Ｔのオフ電流による画素電極電位の変動を小さく抑え、
本発明の第１実施形態の場合よりも歩留りの向上を図る
ことができる。

【００３７】第３実施形態・・図３〜図５ 図３は本発明の第３実施形態の一部分を示す回路図であ
る。図３中、４５はデータバスライン、４６はデータバ
スライン４５にデータ信号Ｄ１を出力するデータドライ
バである。

【００３８】また、４７は第１ラインのゲートバスライ
ン、４８はゲートバスライン４７にゲート信号Ｇ１を出
力するゲートドライバ、４９は第１ラインの１番目の画
素であり、他の画素についても同様に構成されている。

【００３９】また、画素４９において、５０は画素電極
５１と対向電極５２との間の液晶、５３は画素電極５１
と補助電極５４との間に形成された補助容量であり、対
向電極５２及び補助電極５４にはコモン電位Ｖcが印加
されるように構成されている。なお、補助容量５３は、
画素電極５１と第２ラインのゲートバスラインとの間に
形成するようにしても良い。

【００４０】また、５５〜５７はデータドライバ４６か
らデータバスライン４５に出力されたデータ信号Ｄ１を
画素電極５１に印加するためにデータバスライン４５と
画素電極５１との間に直列接続されたスイッチ素子をな
すｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ５
５〜５７は、ゲートをゲートバスライン４７に接続され
ている。

【００４１】また、本発明の第３実施形態においては、
ブラックマトリクス電極は、各ラインごとに電気的に独
立に形成されており、５８は第１ラインに対応して設け
られたブラックマトリクス電極、５９はブラックマトリ
クス電極５８に固定電位信号Ｂｍ１を出力するブラック
マトリクス電極ドライバである。

【００４２】また、６０は固定電位印加手段をなすｐチ
ャネルＴＦＴであり、このｐチャネルＴＦＴ６０は、ソ
ースをｎチャネルＴＦＴ５５、５６の接続点６１に接続
され、ゲートをゲートバスライン４７に接続され、ドレ
インをブラックマトリクス電極５８に接続されている。

【００４３】図４は本発明の第３実施形態の第１駆動例
を示すタイミングチャートであり、図４中、Ｇ２は第２
ラインのゲート信号、Ｇ３は第３ラインのゲート信号、
Ｇｎは第ｎラインのゲート信号Ｇｎ、Ｂｍ２は第２ライ
ンの固定電位信号、Ｂｍ３は第３ラインの固定電位信
号、Ｂｍｎは第ｎラインの固定電位信号Ｂｍｎを示して
いる。

【００４４】また、Ｖbは黒を表示する場合の画素電極
電位とコモン電位Ｖcとの電位差の絶対値であり、正極
性駆動時においては、画素電極に（Ｖc＋Ｖb）を印加す
ると、黒を表示することができ、負極性駆動時において
は、画素電極に（Ｖc−Ｖb）を印加すると黒を表示する
ことができる。

【００４５】また、Ｖwは白を表示する場合の画素電極
電位とコモン電位Ｖcとの電位差の絶対値であり、正極
性駆動時においては、画素電極に（Ｖc＋Ｖw）を印加す
ると、白を表示することができ、負極性駆動時において
は、画素電極に（Ｖc−Ｖw）を印加すると白を表示する
ことができる。

【００４６】なお、固定電位信号Ｂｍ１〜Ｂｍｎは、２
個の固定電位を交互にとる信号であり、一方の電位を画
素電極に印加される最大電位（Ｖc＋Ｖb）とコモン電位
Ｖcとの間の電位、たとえば、Ｖc＋（Ｖb＋Ｖw）／２と
され、他方の電位を画素電極に印加される最小電位（Ｖ
c−Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc
−（Ｖb＋Ｖw）／２とされる。

【００４７】ここに、第１駆動例は、１フレームごとに
交流駆動する例であり、第ｋフレーム（正極性駆動時）
に、第１ライン〜第ｎラインが順に選択されると、固定
電位信号Ｂｍ１〜Ｂｍｎが順にＶc＋（Ｖb＋Ｖw）／２
とされ、その後、第ｋ＋１フレーム（負極性駆動時）に
おいて、第１ライン〜第ｎラインが順に選択されるまで
の間、固定電位信号Ｂｍ１〜Ｂｍｎは、それぞれ、Ｖc
＋（Ｖb＋Ｖw）／２を維持することになる。

【００４８】そして、第ｋ＋１フレームにおいて、第１
ライン〜第ｎラインが順に選択されると、固定電位信号
Ｂｍ１〜Ｂｍｎが順にＶc−（Ｖb＋Ｖw）／２とされ、
その後、第Ｋ＋２フレームにおいて、第１ライン〜第ｎ
ラインが順に選択されるまでの間、固定電位信号Ｂｍ１
〜Ｂｍｎは、それぞれ、Ｖc−（Ｖb＋Ｖw）／２を維持
することになる。

【００４９】ここに、たとえば、第ｋフレームにおい
て、第１ラインが選択される場合には、ゲート信号Ｇ１
＝Ｈレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＮ、ｐチ
ャネルＴＦＴ６０＝ＯＦＦとされ、データ信号Ｄ１がｎ
チャネルＴＦＴ５５〜５７を介して画素電極５１に印加
され、画素電極５１がデータ信号電位に充電されると共
に、固定電位信号Ｂｍ１の電位は、Ｖc＋（Ｖb＋Ｖw）
／２とされる。

【００５０】そして、第１ラインの選択が終了すると、
ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ５５〜５
７＝ＯＦＦ、ｐチャネルＴＦＴ６０＝ＯＮとされる。こ
の結果、固定電位信号Ｂｍ１がｐチャネルＴＦＴ６０を
介してｎチャネルＴＦＴ５５、５６の接続点６１に印加
され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位
は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。

【００５１】そして、第ｋ＋１フレームにおいて、第１
ラインが選択されるまでの間、固定電位信号Ｂｍ１はＶ
c＋（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ５
５、５６の接続点６１の電位はＶc＋（Ｖb＋Ｖw）／２
に維持される。

【００５２】その後、第ｋ＋１フレームにおいて、第１
ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベ
ル、ｎチャネルＴＦＴ５５〜５７＝ＯＮ、ｐチャネルＴ
ＦＴ６０＝ＯＦＦとされ、データ信号Ｄ１がｎチャネル
ＴＦＴ５５〜５７を介して画素電極５１に印加され、画
素電極５１がデータ信号電位に充電されると共に、固定
電位信号Ｂｍ１の電位は、Ｖc−（Ｖb＋Ｖw）／２とさ
れる。

【００５３】そして、第１ラインの選択が終了すると、
ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ５５〜５
７＝ＯＦＦ、ｐチャネルＴＦＴ６０＝ＯＮとされる。こ
の結果、固定電位信号Ｂｍ１がｐチャネルＴＦＴ６０を
介してｎチャネルＴＦＴ５５、５６の接続点６１に印加
され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位
は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。

【００５４】そして、第ｋ＋２フレームにおいて、第１
ラインが選択されるまでの間、固定電位信号Ｂｍ１はＶ
c−（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ５
５、５６の接続点６１の電位は、Ｖc−（Ｖb＋Ｖw）／
２に維持される。

【００５５】図５は本発明の第３実施形態の第２駆動例
を示すタイミングチャートであり、第２駆動例は、１ラ
インごとに交流駆動する例である。

【００５６】即ち、この例では、第ｋフレームにおい
て、第１ライン〜第ｎラインが順に選択されると、固定
電位信号Ｂｍ１〜Ｂｍｎの電位は、順に、奇数ラインの
固定電位信号Ｂｍ１、Ｂｍ３、・・・Ｂｍｎについては
Ｖc＋（Ｖb＋Ｖw）／２とされ、偶数ラインの固定電位
信号Ｂｍ２、Ｂｍ４、・・・Ｂｍ（ｎ−１）については
Ｖc−（Ｖb＋Ｖw）／２とされ、その後、第ｋ＋１フレ
ームにおいて、第１ライン〜第ｎラインが順に選択され
るまでの間、この状態が維持される。

【００５７】そして、第ｋ＋１フレームにおいて、第１
ライン〜第ｎラインが順に選択されると、固定電位信号
Ｂｍ１〜Ｂｍｎの電位は、順に、奇数ラインの固定電位
信号Ｂｍ１、Ｂｍ３、・・・ＢｍｎについてはＶc−
（Ｖb＋Ｖw）／２とされ、偶数ラインの固定電位信号Ｂ
ｍ２、Ｂｍ４、・・・Ｂｍ（ｎ−１）についてはＶc＋
（Ｖb＋Ｖw）／２とされ、その後、第ｋ＋２フレームに
おいて、第１ライン〜第ｎラインが順に選択されるまで
の間、この状態が維持される。

【００５８】ここに、たとえば、第ｋフレームにおい
て、第１ラインが選択される場合には、ゲート信号Ｇ１
＝Ｈレベル、ｎチャネルＴＦＴ５５〜５７＝ＯＮ、ｐチ
ャネルＴＦＴ６０＝ＯＦＦとされ、データ信号Ｄ１がｎ
チャネルＴＦＴ５５〜５７を介して画素電極５１に印加
され、画素電極５１がデータ信号電位に充電されると共
に、固定電位信号Ｂｍ１の電位は、Ｖc＋（Ｖb＋Ｖw）
／２とされる。

【００５９】そして、第１ラインの選択が終了すると、
ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ５５〜５
７＝ＯＦＦ、ｐチャネルＴＦＴ６０＝ＯＮとされる。こ
の結果、固定電位信号Ｂｍ１がｐチャネルＴＦＴ６０を
介してｎチャネルＴＦＴ５５、５６の接続点６１に印加
され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位
は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。

【００６０】この場合、データ信号Ｄ１は極性を反転さ
せるが、第ｋ＋１フレームにおいて、第１ラインが選択
されるまでの間、固定電位信号Ｂｍ１はＶc＋（Ｖb＋Ｖ
w）／２に維持され、ｎチャネルＴＦＴ５５、５６の接
続点６１の電位は、Ｖc＋（Ｖb＋Ｖw）／２に維持され
る。

【００６１】その後、第ｋ＋１フレームにおいて、第１
ラインが選択され、負極性駆動される場合には、ゲート
信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ５５〜５７＝Ｏ
Ｎ、ｐチャネルＴＦＴ６０＝ＯＦＦとされ、データ信号
Ｄ１がｎチャネルＴＦＴ５５〜５７を介して画素電極５
１に印加され、画素電極５１がデータ信号電位に充電さ
れると共に、固定電位信号Ｂｍ１の電位は、Ｖc−（Ｖb
＋Ｖw）／２とされる。

【００６２】そして、第１ラインの選択が終了すると、
ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ５５〜５
７＝ＯＦＦ、ｐチャネルＴＦＴ６０＝ＯＮとされる。こ
の結果、固定電位信号Ｂｍ１がｐチャネルＴＦＴ６０を
介してｎチャネルＴＦＴ５５、５６の接続点６１に印加
され、ｎチャネルＴＦＴ５５、５６の接続点６１の電位
は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。

【００６３】この場合、データ信号Ｄ１は極性を反転さ
せるが、第ｋ＋２フレームにおいて、第１ラインが選択
されるまでの間、固定電位信号Ｂｍ１はＶc−（Ｖb＋Ｖ
w）／２に維持され、ｎチャネルＴＦＴ５５、５６の接
続点６１の電位はＶc−（Ｖb＋Ｖw）／２に維持され
る。

【００６４】このように、本発明の第３実施形態におい
ては、第１ラインが選択され、正極性駆動される場合に
は、画素電極５１にデータ信号電位が充電された後、次
のフレームにおいて、第１ラインが選択されるまでの
間、ｎチャネルＴＦＴ５５、５６の接続点６１は、正極
性駆動時に画素電極５１に印加される最大電位Ｖc＋Ｖb
と最小電位Ｖc＋Ｖwの中間の電位Ｖc＋（Ｖb＋Ｖw）／
２にクランプされる。

【００６５】これに対して、第１ラインが選択され、負
極性駆動される場合には、画素電極５１にデータ信号電
位が充電された後、次のフレームにおいて、第１ライン
が選択されるまでの間、ｎチャネルＴＦＴ５５、５６の
接続点６１は、負極性駆動時に画素電極５１に印加され
る最大電位Ｖc−Ｖwと最小電位Ｖc−Ｖbの中間の電位Ｖ
c−（Ｖb＋Ｖw）／２にクランプされる。

【００６６】即ち、本発明の第３実施形態においては、
ｎチャネルＴＦＴ５５〜５７のオフ時、ｐチャネルＴＦ
Ｔ６０が存在しない場合に比較して、画素電極５１とｎ
チャネルＴＦＴ５５、５６の接続点６１との間の最大電
位差を小さくすることができる。他の画素についても、
同様のことが言える。

【００６７】したがって、本発明の第３実施形態によれ
ば、能動素子として低温プロセスで作成したポリシリコ
ンＴＦＴを使用するようにしても、画素電極にデータ信
号を印加するためのスイッチ素子をなすｎチャネルＴＦ
Ｔのオフ電流による画素電極電位の変動を小さく抑え、
歩留りの向上を図ることができる。

【００６８】第４実施形態・・図６〜図８ 図６は本発明の第４実施形態の一部分を示す回路図であ
る。図４中、６３はデータバスライン、６４はデータバ
スライン６３にデータ信号Ｄ１を出力するデータドライ
バである。

【００６９】また、６５は第１ラインのゲートバスライ
ン、６６はゲートバスライン６５にゲート信号Ｇ１を出
力するゲートドライバ、６７は第１ラインの１番目の画
素であり、他の画素についても同様に構成されている。

【００７０】また、画素６７において、６８は画素電極
６９と対向電極７０との間の液晶、７１は画素電極６９
と補助電極７２との間に形成された補助容量であり、対
向電極７０及び補助電極７２にはコモン電位Ｖcが印加
されるように構成されている。なお、補助容量７１は、
画素電極６９と第２ラインのゲートバスラインとの間に
形成するようにしても良い。

【００７１】また、７３〜７５はデータドライバ６４か
らデータバスライン６３に出力されたデータ信号Ｄ１を
画素電極６９に印加するためにデータバスライン６３と
画素電極６９との間に直列接続されたスイッチ素子をな
すｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ７
３〜７５は、ゲートをゲートバスライン６５に接続され
ている。

【００７２】また、本発明の第４実施形態においては、
各ラインごとに配線電極が形成されており、７６は第１
ラインに対応して設けられた配線電極、７７は配線電極
７６に固定電位信号Ｍ１を出力する配線電極ドライバで
ある。

【００７３】なお、固定電位信号Ｍ１〜Ｍｎは、２個の
固定電位を交互にとる信号であり、一方の電位を画素電
極に印加される最大電位（Ｖc＋Ｖb）とコモン電位Ｖc
との間の電位、たとえば、Ｖc＋（Ｖb＋Ｖw）／２とさ
れ、他方の電位を画素電極に印加される最小電位（Ｖc
−Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc
−（Ｖb＋Ｖw）／２とされる。

【００７４】また、７８は固定電位印加手段をなすｐチ
ャネルＴＦＴであり、このｐチャネルＴＦＴ７８は、ソ
ースをｎチャネルＴＦＴ７３、７４の接続点７９に接続
され、ゲートをゲートバスライン６５に接続され、ドレ
インを配線電極７６に接続されている。

【００７５】図７は本発明の第４実施形態の第１駆動例
を示すタイミングチャートであり、第１駆動例は、１フ
レームごとに交流駆動する例であり、第ｋフレーム（正
極性駆動時）において、第１ライン〜第ｎラインが順に
選択されると、固定電位信号Ｍ１〜Ｍｎの電位は、順に
Ｖc＋（Ｖb＋Ｖw）／２とされ、その後、第ｋ＋１フレ
ーム（負極性駆動時）において、第１ライン〜第ｎライ
ンが順に選択されるまでの間、固定電位信号Ｍ１〜Ｍｎ
の電位は、それぞれ、Ｖc＋（Ｖb＋Ｖw）／２に維持さ
れる。

【００７６】そして、第ｋ＋１フレームにおいて、第１
ライン〜第ｎラインが順に選択されると、固定電位信号
Ｍ１〜Ｍｎの電位は、順にＶc−（Ｖb＋Ｖw）／２とさ
れ、その後、次のフレームにおいて、第１ライン〜第ｎ
ラインが順に選択されるまでの間、固定電位信号Ｍ１〜
Ｍｎの電位は、それぞれ、Ｖc−（Ｖb＋Ｖw）／２に維
持される。

【００７７】ここに、たとえば、第ｋフレームにおい
て、第１ラインが選択される場合には、ゲート信号Ｇ１
＝Ｈレベル、ｎチャネルＴＦＴ７３〜７５＝ＯＮ、ｐチ
ャネルＴＦＴ７８＝ＯＦＦとされ、データ信号Ｄ１がｎ
チャネルＴＦＴ７３〜７５を介して画素電極６９に印加
され、画素電極６９がデータ信号電位に充電されると共
に、固定電位信号Ｍ１の電位は、Ｖc＋（Ｖb＋Ｖw）／
２とされる。

【００７８】そして、第１ラインの選択が終了すると、
ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ７３〜７
５＝ＯＦＦ、ｐチャネルＴＦＴ７８＝ＯＮとされる。こ
の結果、固定電位信号Ｍ１がｐチャネルＴＦＴ７８を介
してｎチャネルＴＦＴ７３、７４の接続点７９に印加さ
れ、ｎチャネルＴＦＴ７３、７４の接続点７９の電位
は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。

【００７９】そして、第ｋ＋１フレームにおいて、第１
ラインが選択されるまでの間、固定電位信号Ｍ１の電位
はＶc＋（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦ
Ｔ７３、７４の接続点７９の電位は、Ｖc＋（Ｖb＋Ｖ
w）／２に維持される。

【００８０】その後、第ｋ＋１フレームにおいて、第１
ラインが選択される場合には、ゲート信号Ｇ１＝Ｈレベ
ル、ｎチャネルＴＦＴ７３〜７５＝ＯＮ、ｐチャネルＴ
ＦＴ７８＝ＯＦＦとされ、データ信号Ｄ１がｎチャネル
ＴＦＴ７３〜７５を介して画素電極６９に印加され、画
素電極６９がデータ信号電位に充電されると共に、固定
電位信号Ｍ１の電位は、Ｖc−（Ｖb＋Ｖw）／２とされ
る。

【００８１】そして、第１ラインの選択が終了すると、
ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ７３〜７
５＝ＯＦＦ、ｐチャネルＴＦＴ７８＝ＯＮとされる。こ
の結果、固定電位信号Ｍ１がｐチャネルＴＦＴ７８を介
してｎチャネルＴＦＴ７３、７４の接続点７９に印加さ
れ、ｎチャネルＴＦＴ７３、７４の接続点７９の電位
は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。

【００８２】その後、第ｋ＋２フレームにおいて、第１
ラインが選択されるまでの間、固定電位信号Ｍ１の電位
はＶc−（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦ
Ｔ７３、７４の接続点７９の電位は、Ｖc−（Ｖb＋Ｖ
w）／２に維持される。

【００８３】図８は本発明の第４実施形態の第２駆動例
を示すタイミングチャートであり、第２駆動例は、１ラ
インごとに交流駆動する例である。

【００８４】即ち、この例では、第ｋフレームにおい
て、第１ライン〜第ｎラインが順に選択されると、固定
電位信号Ｍ１〜Ｍｎの電位は、順に、奇数ラインの固定
電位信号Ｍ１、Ｍ３、・・・ＭｎについてはＶc＋（Ｖb
＋Ｖw）／２とされ、偶数ラインの固定電位信号Ｍ２、
Ｍ４、・・・Ｍ（ｎ−１）についてはＶc−（Ｖb＋Ｖ
w）／２とされ、その後、第ｋ＋１フレームにおいて、
第１ライン〜第ｎラインが順に選択されるまでの間、こ
の状態が維持される。

【００８５】そして、第ｋ＋１フレームにおいて、第１
ライン〜第ｎラインが順に選択されると、固定電位信号
Ｍ１〜Ｍｎの電位は、順に、奇数ラインの固定電位信号
Ｍ１、Ｍ３、・・・ＭｎについてはＶc−（Ｖb＋Ｖw）
／２とされ、偶数ラインの固定電位信号Ｍ２、Ｍ４、・
・・Ｍ（ｎ−１）についてはＶc＋（Ｖb＋Ｖw）／２と
され、その後、第ｋ＋２フレームにおいて、第１ライン
〜第ｎラインが順に選択されるまでの間、この状態が維
持される。

【００８６】ここに、たとえば、第１ラインが選択され
る場合には、ゲート信号Ｇ１＝Ｈレベル、ｎチャネルＴ
ＦＴ７３〜７５＝ＯＮ、ｐチャネルＴＦＴ７８＝ＯＦＦ
とされ、データ信号Ｄ１がｎチャネルＴＦＴ７３〜７５
を介して画素電極６９に印加され、画素電極６９がデー
タ信号電位に充電されると共に、固定電位信号Ｍ１の電
位は、Ｖc＋（Ｖb＋Ｖw）／２とされる。

【００８７】そして、第１ラインの選択が終了すると、
ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ７３〜７
５＝ＯＦＦ、ｐチャネルＴＦＴ７８＝ＯＮとされる。こ
の結果、固定電位信号Ｍ１がｐチャネルＴＦＴ７８を介
してｎチャネルＴＦＴ７３、７５の接続点７９に印加さ
れ、ｎチャネルＴＦＴ７３、７４の接続点７９の電位
は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。

【００８８】この場合、データ信号Ｄ１は極性を反転さ
せるが、第ｋ＋１フレームにおいて、第１ラインが選択
されるまでの間、固定電位信号Ｍ１の電位は、Ｖc＋
（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ７３、
７４の接続点７９の電位は、Ｖc＋（Ｖb＋Ｖw）／２に
維持される。

【００８９】その後、第ｋ＋１フレームにおいて、第１
ラインが選択され、負極性駆動される場合には、ゲート
信号Ｇ１＝Ｈレベル、ｎチャネルＴＦＴ７３〜７５＝Ｏ
Ｎ、ｐチャネルＴＦＴ７８＝ＯＦＦとされ、データ信号
Ｄ１がｎチャネルＴＦＴ７３〜７５を介して画素電極６
９に印加され、画素電極６９がデータ信号電位に充電さ
れると共に、固定電位信号Ｍ１の電位は、Ｖc−（Ｖb＋
Ｖw）／２とされる。

【００９０】そして、第１ラインの選択が終了すると、
ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ７３〜７
５＝ＯＦＦ、ｐチャネルＴＦＴ７８＝ＯＮとされる。こ
の結果、固定電位信号Ｍ１がｐチャネルＴＦＴ７８を介
してｎチャネルＴＦＴ７３、７４の接続点７９に印加さ
れ、ｎチャネルＴＦＴ７３、７５の接続点７９の電位
は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。

【００９１】この場合、データ信号Ｄ１は極性を反転さ
せるが、第ｋ＋２フレームにおいて、第１ラインが選択
されるまでの間、固定電位信号Ｍ１の電位は、Ｖc−
（Ｖb＋Ｖw）／２に維持され、ｎチャネルＴＦＴ７３、
７４の接続点７９の電位は、Ｖc−（Ｖb＋Ｖw）／２に
維持される。

【００９２】このように、本発明の第４実施形態におい
ては、第１ラインが選択され、正極性駆動される場合に
は、画素電極６９にデータ信号電位が充電された後、次
のフレームにおいて、第１ラインが選択されるまでの
間、ｎチャネルＴＦＴ７３、７４の接続点７９は、正極
性駆動時に画素電極６９に印加される最大電位Ｖc＋Ｖb
と最小電位Ｖc＋Ｖwの中間の電位Ｖc＋（Ｖb＋Ｖw）／
２にクランプされる。

【００９３】これに対して、第１ラインが選択され、負
極性駆動される場合には、画素電極６９にデータ信号電
位が充電された後、次のフレームにおいて、第１ライン
が選択されるまでの間、ｎチャネルＴＦＴ７３、７４の
接続点７９は、負極性駆動時に画素電極６９に印加され
る最大電位Ｖc−Ｖwと最小電位Ｖc−Ｖbの中間の電位Ｖ
c−（Ｖb＋Ｖw）／２にクランプされる。

【００９４】即ち、本発明の第４実施形態においては、
ｎチャネルＴＦＴ７３〜７５のオフ時、ｐチャネルＴＦ
Ｔ７８が存在しない場合に比較して、画素電極６９とｎ
チャネルＴＦＴ７３〜７５の接続点７９との間の最大電
位差を小さくすることができる。他の画素についても、
同様のことが言える。

【００９５】したがって、本発明の第４実施形態によれ
ば、能動素子として低温プロセスで作成したポリシリコ
ンＴＦＴを使用するようにしても、画素電極にデータ信
号を印加するためのスイッチ素子をなすｎチャネルＴＦ
Ｔのオフ電流による画素電極電位の変動を小さく抑え、
歩留りの向上を図ることができる。

【００９６】第５実施形態・・図９、図１０図９は本発
明の第５実施形態の一部分を示す回路図である。図９
中、８１はデータバスライン、８２はデータバスライン
８１にデータ信号Ｄ１を出力するデータドライバであ
る。

【００９７】また、８３は第１ラインのゲートバスライ
ン、８４はゲートバスライン８３にゲート信号Ｇ１を出
力するゲートドライバ、８５は第１ラインの１番目の画
素であり、他の画素についても同様に構成されている。

【００９８】また、画素８５において、８６は画素電極
８７と対向電極８８との間の液晶、８９は画素電極８７
と補助電極９０との間に形成された補助容量であり、対
向電極８８及び補助電極９０にはコモン電位Ｖcが印加
されるように構成されている。なお、補助容量８９は、
画素電極８７と第２ラインのゲートバスラインとの間に
形成するようにしても良い。

【００９９】また、９１〜９３はデータドライバ８２か
らデータバスライン８１に出力されたデータ信号Ｄ１を
画素電極８７に印加するためにデータバスライン８１と
画素電極８７との間に直列接続されたスイッチ素子をな
すｎチャネルＴＦＴであり、これらｎチャネルＴＦＴ９
１〜９３は、ゲートをゲートバスライン８３に接続され
ている。

【０１００】また、９４は外部から固定電位信号Ｌを入
力するための固定電位信号入力端子、９５は全ラインに
共用される共通配線電極である。

【０１０１】なお、固定電位信号Ｌは、２個の固定電位
を交互にとる信号であり、一方の電位を画素電極に印加
される最大電位（Ｖc＋Ｖb）とコモン電位Ｖcとの間の
電位、たとえば、Ｖc＋（Ｖb＋Ｖw）／２とされ、他方
の電位を画素電極に印加される最小電位（Ｖc−Ｖb）と
コモン電位Ｖcとの間の電位、たとえば、Ｖc−（Ｖb＋
Ｖw）／２とされる。

【０１０２】また、本発明の第５実施形態では、各ライ
ンごとに配線電極及び固定電位保持手段が設けられてお
り、９６は第１ラインに対応して設けられた配線電極、
９７は第１ラインに対応して設けられた固定電位保持手
段であり、９８はスイッチ素子をなすｎチャネルＴＦ
Ｔ、９９は固定電位保持容量である。

【０１０３】なお、ｎチャネルＴＦＴ９８は、ドレイン
を共通配線電極９５に接続され、ソースを固定電位保持
容量９９の一方の電極９９Ａに接続され、ゲートをゲー
トバスライン８３に接続されており、固定電位保持容量
９９の他方の電極９９Ｂにはコモン電位Ｖcが印加され
るように構成されている。また、配線電極９６は、固定
電位保持容量９９の一方の電極９９Ａに接続されてい
る。

【０１０４】また、１００は固定電位印加手段をなすｐ
チャネルＴＦＴであり、このｐチャネルＴＦＴ１００
は、ソースをｎチャネルＴＦＴ９１、９２の接続点１０
１に接続され、ゲートをゲートバスライン８３に接続さ
れ、ドレインを配線電極９６に接続されている。

【０１０５】図１０は本発明の第５実施形態の駆動例を
示すタイミングチャートであり、本発明の第５実施形態
は、１フレームごとに交流駆動されるものである。

【０１０６】即ち、この例では、第ｋフレームは、正極
性駆動時とされ、第１ライン〜第ｎラインが順に選択さ
れると共に、固定電位信号Ｌの電位は、Ｖc＋（Ｖb＋Ｖ
w）／２とされる。

【０１０７】これに対して、第ｋ＋１フレームは、負極
性駆動時とされ、第１ライン〜第ｎラインが順に選択さ
れると共に、固定電位信号Ｌの電位はＶc−（Ｖb＋Ｖ
w）／２とされる。

【０１０８】ここに、たとえば、第ｋフレームにおい
て、第１ラインが選択される場合には、ゲート信号Ｇ１
＝Ｈレベル、ｎチャネルＴＦＴ９１〜９３＝ＯＮ、ｐチ
ャネルＴＦＴ１００＝ＯＦＦとされ、データ信号Ｄ１が
ｎチャネルＴＦＴ９１〜９３を介して画素電極８７に印
加され、画素電極８７がデータ信号電位に充電される。

【０１０９】また、同時に、ｎチャネルＴＦＴ９８＝Ｏ
Ｎとされ、固定電位信号ＬがｎチャネルＴＦＴ９８を介
して固定電位保持容量９９の電極９９Ａに印加され、固
定電位保持容量９９の電極９９ＡはＶc＋（Ｖb＋Ｖw）
／２に充電される。

【０１１０】そして、第１ラインの選択が終了すると、
ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ９８＝Ｏ
ＦＦとされ、固定電位保持容量９９の電極９９Ａの電位
は、Ｖc＋（Ｖb＋Ｖw）／２に保持されると共に、ｎチ
ャネルＴＦＴ９１〜９３＝ＯＦＦ、ｐチャネルＴＦＴ１
００＝ＯＮとされる。

【０１１１】この結果、固定電位保持容量９９の電極９
９Ａの電位であるＶc＋（Ｖb＋Ｖw）／２が配線電極９
６及びｐチャネルＴＦＴ１００を介してｎチャネルＴＦ
Ｔ９１、９２の接続点１０１に印加され、ｎチャネルＴ
ＦＴ９１、９２の接続点１０１の電位は、Ｖc＋（Ｖb＋
Ｖw）／２にクランプされる。

【０１１２】その後、第ｋ＋１フレームにおいて、第１
ラインが選択されると、ゲート信号Ｇ１＝Ｈレベル、ｎ
チャネルＴＦＴ９１〜９３＝ＯＮ、ｐチャネルＴＦＴ１
００＝ＯＦＦとされ、データ信号Ｄ１がｎチャネルＴＦ
Ｔ９１〜９３を介して画素電極８７に印加され、画素電
極８７がデータ信号電位に充電される。

【０１１３】また、同時に、ｎチャネルＴＦＴ９８＝Ｏ
Ｎとされ、固定電位信号ＬがｎチャネルＴＦＴ９８を介
して固定電位保持容量９９の電極９９Ａに印加され、固
定電位保持容量９９の電極９９ＡはＶc−（Ｖb＋Ｖw）
／２に充電される。

【０１１４】そして、第１ラインの選択が終了すると、
ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ９８＝Ｏ
ＦＦとされ、固定電位保持容量９９の電極９９Ａの電位
は、Ｖc−（Ｖb＋Ｖw）／２に保持されると共に、ｎチ
ャネルＴＦＴ９１〜９３＝ＯＦＦ、ｐチャネルＴＦＴ１
００＝ＯＮとされる。

【０１１５】この結果、固定電位保持容量９９の電極９
９Ａの電位であるＶc−（Ｖb＋Ｖw）／２が配線電極９
６及びｐチャネルＴＦＴ１００を介してｎチャネルＴＦ
Ｔ９１、９２の接続点１０１に印加され、ｎチャネルＴ
ＦＴ９１、９２の接続点１０１の電位は、Ｖc−（Ｖb＋
Ｖw）／２にクランプされる。

【０１１６】このように、本発明の第５実施形態におい
ては、第１ラインが選択され、正極性駆動される場合に
は、画素電極８７にデータ信号電位が充電された後、次
のフレームにおいて、第１ラインが選択されるまでの
間、ｎチャネルＴＦＴ９１、９２の接続点１０１は、正
極性駆動時に画素電極８７に印加される最大電位Ｖc＋
Ｖbと最小電位Ｖc＋Ｖwの中間の電位Ｖc＋（Ｖb＋Ｖw）
／２にクランプされる。

【０１１７】これに対して、第１ラインが選択され、負
極性駆動される場合には、画素電極８７にデータ信号電
位が充電された後、次のフレームにおいて、第１ライン
が選択されるまでの間、ｎチャネルＴＦＴ９１、９２の
接続点１０１は、負極性駆動時に画素電極８７に印加さ
れる最大電位Ｖc−Ｖwと最小電位Ｖc−Ｖbの中間の電位
Ｖc−（Ｖb＋Ｖw）／２にクランプされる。

【０１１８】即ち、本発明の第５実施形態においては、
ｎチャネルＴＦＴ９１、９２のオフ時、ｐチャネルＴＦ
Ｔ１００が存在しない場合に比較して、画素電極８７と
ｎチャネルＴＦＴ９１、９２の接続点１０１との間の最
大電位差を小さくすることができる。他の画素について
も、同様のことが言える。

【０１１９】したがって、本発明の第５実施形態によれ
ば、能動素子として低温プロセスで作成したポリシリコ
ンＴＦＴを使用するようにしても、画素電極にデータ信
号を印加するためのスイッチ素子をなすｎチャネルＴＦ
Ｔのオフ電流による画素電極電位の変動を小さく抑え、
歩留りの向上を図ることができる。

【０１２０】第６実施形態・・図１１ 図１１は本発明の第６実施形態の一部分を示す回路図で
ある。図１１中、１０３はデータバスライン、１０４は
データバスライン１０３にデータ信号Ｄ１を出力するデ
ータドライバである。

【０１２１】また、１０５は第１ラインのゲートバスラ
イン、１０６はゲートバスライン１０５にゲート信号Ｇ
１を出力するゲートドライバ、１０７は第１ラインの１
番目の画素であり、他の画素についても同様に構成され
ている。

【０１２２】また、画素１０７において、１０８は画素
電極１０９と対向電極１１０との間の液晶、１１１は画
素電極１０９と補助電極１１２との間に形成された補助
容量であり、対向電極１１０及び補助電極１１２にはコ
モン電位Ｖcが印加されるように構成されている。な
お、補助容量１１１は、画素電極１０９と第２ラインの
ゲートバスラインとの間に形成するようにしても良い。

【０１２３】また、１１３〜１１５はデータドライバ１
０４からデータバスライン１０３に出力されたデータ信
号Ｄ１を画素電極１０９に印加するためにデータバスラ
イン１０３と画素電極１０９との間に直列接続されたス
イッチ素子をなすｎチャネルＴＦＴであり、これらｎチ
ャネルＴＦＴ１１３〜１１５は、ゲートをゲートバスラ
イン１０５に接続されている。

【０１２４】また、１１６は外部から固定電位信号Ｌを
入力するための固定電位信号入力端子、１１７は全ライ
ンに共用される共通配線電極である。

【０１２５】なお、固定電位信号Ｌは、２個の固定電位
を交互にとる信号であり、一方の電位を画素電極に印加
される最大電位（Ｖc＋Ｖb）とコモン電位Ｖcとの間の
電位、たとえば、Ｖc＋（Ｖb＋Ｖw）／２とされ、他方
の電位を画素電極に印加される最小電位（Ｖc−Ｖb）と
コモン電位Ｖcとの間の電位、たとえば、Ｖc−（Ｖb＋
Ｖw）／２とされる。

【０１２６】また、本発明の第６実施形態においては、
各ラインごとに配線電極及び固定電位保持手段が設けら
れており、１１８は第１ラインに対応して設けられた配
線電極、１１９は第１ラインに対応して設けられた固定
電位保持手段であり、１２０〜１２２はスイッチ素子を
なすｎチャネルＴＦＴ、１２３は固定電位保持容量であ
る。

【０１２７】なお、ｎチャネルＴＦＴ１２０〜１２２
は、共通配線電極１１７と固定電位保持容量１２３の一
方の電極１２３Ａとの間に直列接続され、ゲートをゲー
トバスライン１０５に接続されており、固定電位保持容
量１２３の他方の電極１２３Ｂにはコモン電位Ｖcが印
加されるように構成されている。また、配線電極１１８
は、固定電位保持容量１２３の一方の電極１２３Ａに接
続されている。

【０１２８】また、１２４は固定電位印加手段をなすｐ
チャネルＴＦＴであり、このｐチャネルＴＦＴ１２４
は、ソースをｎチャネルＴＦＴ１１３、１１４の接続点
１２５に接続され、ゲートをゲートバスライン１０５に
接続され、ドレインを配線電極１１８に接続されてい
る。

【０１２９】本発明の第６実施形態においても、第５実
施形態と同様に駆動させることができるので、能動素子
として低温プロセスで作成したポリシリコンＴＦＴを使
用するようにしても、画素電極にデータ信号を印加する
ためのスイッチ素子をなすｎチャネルＴＦＴのオフ電流
による画素電極電位の変動を小さく抑え、歩留りの向上
を図ることができる。

【０１３０】また、共通配線電極１１７と各ラインの固
定電位保持容量の一方の電極との間に３個のｎチャネル
ＴＦＴを直列接続させているので、これら３個のｎチャ
ネルＴＦＴのオフ電流を小さくし、固定電位保持容量が
保持する固定電位の変動を小さくすることができる。

【０１３１】第７実施形態・・図１２、図１３ 図１２は本発明の第７実施形態の一部分を示す回路図で
ある。図１２中、１２７はデータバスライン、１２８は
データバスライン１２７にデータ信号Ｄ１を出力するデ
ータドライバである。

【０１３２】また、１２９は第１ラインのゲートバスラ
イン、１３０はゲートバスライン１２９にゲート信号Ｇ
１を出力するゲートドライバ、１３１は第２ラインのゲ
ートバスライン、１３２はゲートバスライン１３１にゲ
ート信号Ｇ２を出力するゲートドライバである。

【０１３３】また、１３３は第１ラインの１番目の画
素、１３４は第２ラインの１番目の画素であり、他の画
素についても同様に構成されている。

【０１３４】また、画素１３３において、１３５は画素
電極１３６と対向電極１３７との間の液晶、１３８は画
素電極１３６と補助電極１３９との間に形成された補助
容量であり、対向電極１３７及び補助電極１３９にはコ
モン電位Ｖcが印加されるように構成されている。な
お、補助容量１３８は、画素電極１３６とゲートバスラ
イン１３１との間に形成するようにしても良い。

【０１３５】また、１４０〜１４２はデータドライバ１
２８からデータバスライン１２７に出力されたデータ信
号Ｄ１を画素電極１３６に印加するためにデータバスラ
イン１２７と画素電極１３６との間に直列接続されたス
イッチ素子をなすｎチャネルＴＦＴであり、これらｎチ
ャネルＴＦＴ１４０〜１４２は、ゲートをゲートバスラ
イン１２９に接続されている。

【０１３６】また、画素１３４において、１４３は画素
電極１４４と対向電極１３７との間の液晶、１４５は画
素電極１４４と補助電極１４６との間に形成された補助
容量であり、補助電極１４６にはコモン電位Ｖcが印加
されるように構成されている。なお、補助容量１４５
は、画素電極１４４と第３ラインのゲートバスラインと
の間に形成するようにしても良い。

【０１３７】また、１４７〜１４９はデータドライバ１
２８からデータバスライン１２７に出力されたデータ信
号Ｄ１を画素電極１４４に印加するためにデータバスラ
イン１２７と画素電極１４４との間に直列接続されたス
イッチ素子をなすｎチャネルＴＦＴであり、これらｎチ
ャネルＴＦＴ１４７〜１４９は、ゲートをゲートバスラ
イン１３１に接続されている。

【０１３８】また、１５０は外部から固定電位信号Ｌ１
を入力するための固定電位信号入力端子、１５１は奇数
ラインに共用される共通配線電極、１５２は外部から固
定電位信号Ｌ２を入力するための固定電位信号入力端
子、１５３は偶数ラインに共用される共通配線電極であ
る。

【０１３９】なお、固定電位信号Ｌ１、Ｌ２は、２個の
固定電位を交互にとる信号であり、一方の電位を画素電
極に印加される最大電位（Ｖc＋Ｖb）とコモン電位Ｖc
との間の電位、たとえば、Ｖc＋（Ｖb＋Ｖw）／２とさ
れ、他方の電位を画素電極に印加される最小電位（Ｖc
−Ｖb）とコモン電位Ｖcとの間の電位、たとえば、Ｖc
−（Ｖb＋Ｖw）／２とされる。

【０１４０】また、本発明の第７実施形態においては、
各ラインごとに配線電極及び固定電位保持手段が設けら
れており、１５４は第１ラインに対応して設けられた配
線電極、１５５は第２ラインに対応して設けられた配線
電極である。

【０１４１】また、１５６は第１ラインに対応して設け
られた固定電位保持手段であり、１５７、１５８はスイ
ッチ素子をなすｎチャネルＴＦＴ、１５９は固定電位保
持容量である。

【０１４２】なお、ｎチャネルＴＦＴ１５７、１５８
は、共通配線電極１５１と固定電位保持容量１５９の一
方の電極１５９Ａとの間に直列接続され、ゲートをゲー
トバスライン１２９に接続されており、固定電位保持容
量１５９の他方の電極１５９Ｂにはコモン電位Ｖcが印
加されるように構成されている。また、配線電極１５４
は、固定電位保持容量１５９の一方の電極１５９Ａに接
続されている。

【０１４３】また、１６０は第２ラインに対応して設け
られた固定電位保持手段であり、１６１、１６２はスイ
ッチ素子をなすｎチャネルＴＦＴ、１６３は固定電位保
持容量である。

【０１４４】なお、ｎチャネルＴＦＴ１６１、１６２
は、共通配線電極１５３と固定電位保持容量１６３の一
方の電極１６３Ａとの間に直列接続され、ゲートをゲー
トバスライン１３１に接続されており、固定電位保持容
量１６３の他方の電極１６３Ｂにはコモン電位Ｖcが印
加されるように構成されている。また、配線電極１５５
は、固定電位保持容量１６３の一方の電極１６３Ａに接
続されている。

【０１４５】また、１６４は固定電位印加手段をなすｐ
チャネルＴＦＴであり、このｐチャネルＴＦＴ１６４
は、ソースをｎチャネルＴＦＴ１４０、１４１の接続点
１６５に接続され、ゲートをゲートバスライン１２９に
接続され、ドレインを配線電極１５４に接続されてい
る。

【０１４６】また、１６６は固定電位印加手段をなすｐ
チャネルＴＦＴであり、このｐチャネルＴＦＴ１６６
は、ソースをｎチャネルＴＦＴ１４７、１４８の接続点
１６７に接続され、ゲートをゲートバスライン１３１に
接続され、ドレインを配線電極１５５に接続されてい
る。

【０１４７】図１３は本発明の第７実施形態の駆動例を
示すタイミングチャートであり、本発明の第７実施形態
は、１ラインごとに交流駆動されるものである。

【０１４８】ここに、第ｋフレーム（奇数ラインでは正
極性駆動時、偶数ラインでは負極性駆動時）において
は、第１ライン〜第ｎラインが順に選択されると共に、
固定電位信号Ｌ１の電位はＶc＋（Ｖb＋Ｖw）／２とさ
れ、固定電位信号Ｌ２の電位はＶc−（Ｖb＋Ｖw）／２
とされる。

【０１４９】これに対して、第ｋ＋１フレーム（奇数ラ
インでは負極性駆動時、偶数ラインでは正極性駆動時）
においては、第１ライン〜第ｎラインが順に選択される
と共に、固定電位信号Ｌ１の電位はＶc−（Ｖb＋Ｖw）
／２とされ、固定電位信号Ｌ２の電位はＶc＋（Ｖb＋Ｖ
w）／２とされる。

【０１５０】ここに、たとえば、第ｋフレームにおい
て、第１ラインが選択されると、ゲート信号Ｇ１＝Ｈレ
ベル、ｎチャネルＴＦＴ１４０〜１４２＝ＯＮ、ｐチャ
ネルＴＦＴ１６４＝ＯＦＦとされ、データ信号Ｄ１がｎ
チャネルＴＦＴ１４０〜１４１を介して画素電極１３６
に印加され、画素電極１３６がデータ信号電位に充電さ
れる。

【０１５１】また、同時に、ｎチャネルＴＦＴ１５７、
１５８＝ＯＮとされ、固定電位信号Ｌ１がｎチャネルＴ
ＦＴ１５７、１５８を介して固定電位保持容量１５９の
電極１５９Ａに印加され、固定電位保持容量１５９の電
極１５９Ａは、Ｖc＋（Ｖb＋Ｖw）／２に充電される。

【０１５２】そして、第１ラインの選択が終了すると、
ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ１５７、
１５８＝ＯＦＦとされ、固定電位保持容量１５９の電極
１５９Ａの電位は、Ｖc＋（Ｖb＋Ｖw）／２に保持され
ると共に、ｎチャネルＴＦＴ１４０〜１４２＝ＯＦＦ、
ｐチャネルＴＦＴ１６４＝ＯＮとされる。

【０１５３】この結果、固定電位保持容量１５９の電極
１５９Ａの電位であるＶc＋（Ｖb＋Ｖw）／２が配線電
極１５４及びｐチャネルＴＦＴ１６４を介してｎチャネ
ルＴＦＴ１４０、１４１の接続点１６５に印加され、ｎ
チャネルＴＦＴ１４０、１４１の接続点１６５の電位
は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。

【０１５４】その後、第ｋ＋１フレームにおいて、第１
ラインが選択されると、ゲート信号Ｇ１＝Ｈレベル、ｎ
チャネルＴＦＴ１４０〜１４２＝ＯＮ、ｐチャネルＴＦ
Ｔ１６４＝ＯＦＦとされ、データ信号Ｄ１がｎチャネル
ＴＦＴ１４０〜１４２を介して画素電極１３６に印加さ
れ、画素電極１３６がデータ信号電位に充電される。

【０１５５】また、同時に、ｎチャネルＴＦＴ１５７、
１５８＝ＯＮとされ、固定電位信号Ｌ１がｎチャネルＴ
ＦＴ１５７、１５８を介して固定電位保持容量１５９の
電極１５９Ａに印加され、固定電位保持容量１５９の電
極１５９Ａは、Ｖc−（Ｖb＋Ｖw）／２に充電される。

【０１５６】そして、第１ラインの選択が終了すると、
ゲート信号Ｇ１＝Ｌレベル、ｎチャネルＴＦＴ１５７、
１５８＝ＯＦＦとされ、固定電位保持容量１５９の電極
１５９Ａの電位は、Ｖc−（Ｖb＋Ｖw）／２に保持され
ると共に、ｎチャネルＴＦＴ１４０〜１４２＝ＯＦＦ、
ｐチャネルＴＦＴ１６４＝ＯＮとされる。

【０１５７】この結果、固定電位保持容量１５９の電極
１５９Ａの電位であるＶc−（Ｖb＋Ｖw）／２が配線電
極１５４及びｐチャネルＴＦＴ１６４を介してｎチャネ
ルＴＦＴ１４０、１４１の接続点１６５に印加され、ｎ
チャネルＴＦＴ１４０、１４１の接続点１６５の電位
は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。

【０１５８】また、たとえば、第ｋフレームにおいて、
第２ラインが選択されると、ゲート信号Ｇ２＝Ｈレベ
ル、ｎチャネルＴＦＴ１４７〜１４９＝ＯＮ、ｐチャネ
ルＴＦＴ１６６＝ＯＦＦとされ、データ信号Ｄ１がｎチ
ャネルＴＦＴ１４７〜１４９を介して画素電極１４４に
印加され、画素電極１４４がデータ信号電位に充電され
る。

【０１５９】また、同時に、ｎチャネルＴＦＴ１６１、
１６２＝ＯＮとされ、固定電位信号Ｌ２がｎチャネルＴ
ＦＴ１６１、１６２を介して固定電位保持容量１６３の
電極１６３Ａに印加され、固定電位保持容量１６３の電
極１６３Ａは、Ｖc−（Ｖb＋Ｖw）／２に充電される。

【０１６０】そして、第２ラインの選択が終了すると、
ゲート信号Ｇ２＝Ｌレベル、ｎチャネルＴＦＴ１６１、
１６２＝ＯＦＦとされ、固定電位保持容量１６３の電極
１６３Ａの電位は、Ｖc−（Ｖb＋Ｖw）／２に保持され
ると共に、ｎチャネルＴＦＴ１４７〜１４９＝ＯＦＦ、
ｐチャネルＴＦＴ１６６＝ＯＮとされる。

【０１６１】この結果、固定電位保持容量１６３の電極
１６３Ａの電位であるＶc−（Ｖb＋Ｖw）／２が配線電
極１５５及びｐチャネルＴＦＴ１６６を介してｎチャネ
ルＴＦＴ１４７、１４８の接続点１６７に印加され、ｎ
チャネルＴＦＴ１４７、１４８の接続点１６７の電位
は、Ｖc−（Ｖb＋Ｖw）／２にクランプされる。

【０１６２】その後、第ｋ＋１フレームにおいて、第２
ラインが選択されると、ゲート信号Ｇ２＝Ｈレベル、ｎ
チャネルＴＦＴ１４７〜１４９＝ＯＮ、ｐチャネルＴＦ
Ｔ１６６＝ＯＦＦとされ、データ信号Ｄ１がｎチャネル
ＴＦＴ１４７〜１４９を介して画素電極１４４に印加さ
れ、画素電極１４４がデータ信号電位に充電される。

【０１６３】また、同時に、ｎチャネルＴＦＴ１６１、
１６２＝ＯＮとされ、固定電位信号Ｌ２がｎチャネルＴ
ＦＴ１６１、１６２を介して固定電位保持容量１６３の
電極１６３Ａに印加され、固定電位保持容量１６３の電
極１６３Ａは、Ｖc＋（Ｖb＋Ｖw）／２に充電される。

【０１６４】そして、第２ラインの選択が終了すると、
ゲート信号Ｇ２＝Ｌレベル、ｎチャネルＴＦＴ１６１、
１６２＝ＯＦＦとされ、固定電位保持容量１６３の電極
１６３Ａの電位は、Ｖc＋（Ｖb＋Ｖw）／２に保持され
ると共に、ｎチャネルＴＦＴ１４７〜１４９＝ＯＦＦ、
ｐチャネルＴＦＴ１６６＝ＯＮとされる。

【０１６５】この結果、固定電位保持容量１６３の電極
１６３Ａの電位であるＶc＋（Ｖb＋Ｖw）／２が配線電
極１５５及びｐチャネルＴＦＴ１６６を介してｎチャネ
ルＴＦＴ１４７、１４８の接続点１６７に印加され、ｎ
チャネルＴＦＴ１４７、１４８の接続点１６７の電位
は、Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。

【０１６６】このように、本発明の第７実施形態におい
ては、第１ラインが選択され、正極性駆動される場合に
は、画素電極１３６にデータ信号電位が充電された後、
次のフレームにおいて、第１ラインが選択されるまでの
間、ｎチャネルＴＦＴ１４０、１４１の接続点１６５
は、正極性駆動時に画素電極１３６に印加される最大電
位Ｖc＋Ｖbと最小電位Ｖc＋Ｖwの中間の電位Ｖc＋（Ｖb
＋Ｖw）／２にクランプされる。

【０１６７】これに対して、第１ラインが選択され、負
極性駆動される場合には、画素電極１３６にデータ信号
電位が充電された後、次のフレームにおいて、第１ライ
ンが選択されるまでの間、ｎチャネルＴＦＴ１４０、１
４１の接続点１６５は、負極性駆動時に画素電極１３６
に印加される最大電位Ｖc−Ｖwと最小電位Ｖc−Ｖbの中
間の電位Ｖc−（Ｖb＋Ｖw）／２にクランプされる。

【０１６８】即ち、本発明の第７実施形態においては、
ｎチャネルＴＦＴ１４０〜１４２のオフ時、ｐチャネル
ＴＦＴ１６４が存在しない場合に比較して、画素電極１
３６とｎチャネルＴＦＴ１４０、１４１の接続点１６５
との間の最大電位差を小さくすることができる。奇数ラ
インの他の画素についても、同様のことが言える。

【０１６９】また、第２ラインが選択され、正極性駆動
される場合には、画素電極１４４にデータ信号電位が充
電された後、次のフレームにおいて、第２ラインが選択
されるまでの間、ｎチャネルＴＦＴ１４７、１４９の接
続点１６７は、正極性駆動時に画素電極１４４に印加さ
れる最大電位Ｖc＋Ｖbと最小電位Ｖc＋Ｖwの中間の電位
Ｖc＋（Ｖb＋Ｖw）／２にクランプされる。

【０１７０】これに対して、第２ラインが選択され、負
極性駆動される場合には、画素電極１４４にデータ信号
電位が充電された後、次のフレームにおいて、第２ライ
ンが選択されるまでの間、ｎチャネルＴＦＴ１４７、１
４８の接続点１６７は、負極性駆動時に画素電極１４４
に印加される最大電位Ｖc−Ｖwと最小電位Ｖc−Ｖbの中
間の電位Ｖc−（Ｖb＋Ｖw）／２にクランプされる。

【０１７１】即ち、本発明の第７実施形態においては、
ｎチャネルＴＦＴ１４７〜１４９のオフ時、ｐチャネル
ＴＦＴ１６６が存在しない場合に比較して、画素電極１
４４とｎチャネルＴＦＴ１４７、１４８の接続点１６７
との間の最大電位差を小さくすることができる。偶数ラ
インの他の画素についても、同様のことが言える。

【０１７２】したがって、本発明の第７実施形態によれ
ば、能動素子として低温プロセスで作成したポリシリコ
ンＴＦＴを使用するようにしても、画素電極にデータ信
号を印加するためのスイッチ素子をなすｎチャネルＴＦ
Ｔのオフ電流による画素電極電位の変動を小さく抑え、
歩留りの向上を図ることができる。

【０１７３】なお、本発明の第１実施形態〜第４実施形
態においては、画素電極にデータ信号を印加するための
スイッチ素子をなすＴＦＴにｎチャネルＴＦＴを使用
し、固定電位印加手段を構成するＴＦＴにｐチャネルＴ
ＦＴを使用した場合について説明したが、この代わり
に、画素電極にデータ信号を印加するためのスイッチ素
子をなすＴＦＴにｐチャネルＴＦＴを使用し、固定電位
印加手段を構成するＴＦＴにｎチャネルＴＦＴを使用す
るように構成しても良い。

【０１７４】また、本発明の第５実施形態〜第７実施形
態においては、画素電極にデータ信号を印加するための
スイッチ素子をなすＴＦＴ及び固定電位保持手段を構成
するためのＴＦＴにｎチャネルＴＦＴを使用し、固定電
位印加手段を構成するＴＦＴにｐチャネルＴＦＴを使用
した場合について説明したが、この代わりに、画素電極
にデータ信号を印加するためのスイッチ素子をなすＴＦ
Ｔ及び固定電位保持手段を構成するためのＴＦＴにｐチ
ャネルＴＦＴを使用し、固定電位印加手段を構成するＴ
ＦＴにｎチャネルＴＦＴを使用するように構成しても良
い。

【０１７５】

【発明の効果】以上のように、本発明によれば、各画素
ごとに、データバスラインと画素電極との間に直列接続
された複数のＴＦＴのオフ時、これら複数のＴＦＴのい
ずれかの直列接続部に、これら複数のＴＦＴのいずれか
の直列接続部と画素電極との間の最大電位差を小さくす
るような固定電位を印加する固定電位印加手段を備える
としたことにより、これら複数のＴＦＴのいずれかの直
列接続部と画素電極との間に存在するＴＦＴのオフ電流
を小さくすることができるので、画素電極電位の変動を
小さく抑え、歩留りの向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の一部分を示す回路図で
ある。

【図２】本発明の第２実施形態の一部分を示す回路図で
ある。

【図３】本発明の第３実施形態の一部分を示す回路図で
ある。

【図４】本発明の第３実施形態の第１駆動例を示すタイ
ミングチャートである。

【図５】本発明の第３実施形態の第２駆動例を示すタイ
ミングチャートである。

【図６】本発明の第４実施形態の一部分を示す回路図で
ある。

【図７】本発明の第４実施形態の第１駆動例を示すタイ
ミングチャートである。

【図８】本発明の第４実施形態の第２駆動例を示すタイ
ミングチャートである。

【図９】本発明の第５実施形態の一部分を示す回路図で
ある。

【図１０】本発明の第５実施形態の駆動例を示すタイミ
ングチャートである。

【図１１】本発明の第６実施形態の一部分を示す回路図
である。

【図１２】本発明の第７実施形態の一部分を示す回路図
である。

【図１３】本発明の第７実施形態の駆動例を示すタイミ
ングチャートである。

【図１４】従来の周辺回路一体型のアクティブマトリク
ス型液晶表示装置の一例の一部分を示す回路図である。

【符号の説明】

Ｄ１ データ信号 Ｇ１ ゲート信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小田 雅美 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2H093 NA16 NA32 NA33 NA43 NB29 NC09 NC11 NC34 NC35 ND36 ND53 5C006 AC22 AC25 BB16 BC06 BC20 BF34 EB04 FA51

Claims (10)

【特許請求の範囲】
1. 【請求項１】各画素ごとに、データバスラインと画素電
   極との間に、各ゲートをゲートバスラインに接続された
   一導電型の複数の薄膜トランジスタを直列接続してなる
   アクティブマトリクス型液晶表示装置において、 前記複数の薄膜トランジスタのオフ時、前記複数の薄膜
   トランジスタのいずれかの直列接続部に、前記複数の薄
   膜トランジスタの前記いずれかの直列接続部と前記画素
   電極との間の最大電位差を小さくするような固定電位を
   印加する固定電位印加手段を備えていることを特徴とす
   るアクティブマトリクス型液晶表示装置。
2. 【請求項２】前記固定電位印加手段は、ソースを前記複
   数の薄膜トランジスタの前記いずれかの直列接続部に接
   続し、ドレインを固定電位が供給される固定電位部に接
   続し、ゲートを前記ゲートバスラインに接続した他導電
   型の薄膜トランジスタを備えて構成されていることを特
   徴とする請求項１記載のアクティブマトリクス型液晶表
   示装置。
3. 【請求項３】前記複数の薄膜トランジスタの前記いずれ
   かの直列接続部は、前記データバスラインに接続されて
   いる薄膜トランジスタから数えて１番目の薄膜トランジ
   スタと２番目の薄膜トランジスタとの接続部であること
   を特徴とする請求項１又は２記載のアクティブマトリク
   ス型液晶表示装置。
4. 【請求項４】前記固定電位は、コモン電位であることを
   特徴とする請求項１、２又は３記載のアクティブマトリ
   クス型液晶表示装置。
5. 【請求項５】前記固定電位は、対応する画素が正極性駆
   動される場合には、前記画素電極に印加される最大電位
   とコモン電位との間の第１の固定電位であり、対応する
   画素が負極性駆動される場合には、前記画素電極に印加
   される最小電位とコモン電位との間の第２の固定電位で
   あることを特徴とする請求項１、２又は３記載のアクテ
   ィブマトリクス型液晶表示装置。
6. 【請求項６】前記固定電位部は、各ラインごとに形成さ
   れたブラックマトリクス電極であることを特徴とする請
   求項５記載のアクティブマトリクス型液晶表示装置。
7. 【請求項７】前記固定電位部は、各ラインごとに形成さ
   れた配線電極であることを特徴とする請求項５記載のア
   クティブマトリクス型液晶表示装置。
8. 【請求項８】全ラインに共通に設けられ、全画素が正極
   性駆動される場合には、前記画素電極に印加される最大
   電位とコモン電位との間の第１の固定電位が印加され、
   全画素が負極性駆動される場合には、前記画素電極に印
   加される最小電位とコモン電位との間の第２の固定電位
   が印加される共通配線電極と、 各ラインごとに設けられ、第１の電極を対応する配線電
   極に接続し、第２の電極に第３の固定電位が印加される
   複数の固定電位保持容量と、 各ラインごとに設けられ、ドレインを前記共通配線電極
   に接続し、ソースを対応する固定電位保持容量の第１の
   電極に接続し、ゲートを対応するゲートバスラインに接
   続した複数の薄膜トランジスタとを備えていることを特
   徴とする請求項７記載のアクティブマトリクス型液晶表
   示装置。
9. 【請求項９】奇数ラインに対応して設けられ、奇数ライ
   ンの画素が正極性駆動される場合には、前記画素電極に
   印加される最大電位とコモン電位との間の第１の固定電
   位が印加され、奇数ラインの画素が負極性駆動される場
   合には、前記画素電極に印加される最小電位とコモン電
   位との間の第２の固定電位が印加される第１の共通配線
   電極と、 偶数ラインに対応して設けられ、偶数ラインの画素が正
   極性駆動される場合には、前記画素電極に印加される最
   大電位とコモン電位との間の第１の固定電位が印加さ
   れ、偶数ラインの画素が負極性駆動される場合には、前
   記画素電極に印加される最小電位とコモン電位との間の
   第２の固定電位が印加される第２の共通配線電極と、 各ラインごとに設けられ、第１の電極を対応する配線電
   極に接続し、第２の電極に第３の固定電位が印加される
   複数の固定電位保持容量と、 奇数ラインごとに設けられ、ドレインを前記第１の共通
   配線電極に接続し、ソースを対応する固定電位保持容量
   の第１の電極に接続し、ゲートを対応するゲートバスラ
   インに接続した複数の薄膜トランジスタと、 偶数ラインごとに設けられ、ドレインを前記第２の共通
   配線電極に接続し、ソースを対応する固定電位保持容量
   の第１の電極に接続し、ゲートを対応するゲートバスラ
   インに接続した複数の薄膜トランジスタとを備えている
   ことを特徴とする請求項７記載のアクティブマトリクス
   型液晶表示装置。
10. 【請求項１０】前記第１の固定電位は、前記画素電極に
    印加される最大電位とコモン電位の中間の電位であり、
    前記第２の固定電位は、前記画素電極に印加される最小
    電位とコモン電位の中間の電位であることを特徴とする
    請求項５、６、７、８又は９記載のアクティブマトリク
    ス型液晶表示装置。