CN102354532A - 像素的电荷存储电路以及显示器 - Google Patents

Abstract

本发明涉及一种用于像素的电荷存储电路和一种显示器。用于像素的电荷存储电路包括电荷存储节点。提供串联的第一晶体管和第二晶体管(8，10)，以选择性地将电荷存储节点与用于提供数据电压的第一电压输入(9，SL)隔离。该电路具有电压跟随器电路，所述电压跟随器电路用于在电路中的另一节点处复制电荷存储节点(12)处的电压，从而减小第二晶体管(10)上的漏极-源极电压。第一晶体管形成电压跟随器电路的一部分。通过“重用”隔离晶体管之一作为电压跟随器的一部分，减小了电压跟随器所必需的附加组件个数以及电压跟随器所占的面积。

Description

像素的电荷存储电路以及显示器

技术领域

本发明涉及一种低泄漏电荷存储电路，适于用在例如有源矩阵显示器、DRAM等中。本发明还涉及一种合并了一个或多个本发明的电荷存储电路的显示器。

背景技术

图1示出了典型的有源矩阵显示器。这种显示器由布置成M行N列的图像元素(像素)的矩阵2构成。每个像素行(列)连接至相应的行(列)电极，列电极连接至数据驱动器4的N个输出，行电极连接至扫描驱动器6的M个输出。图2中示出了液晶显示器(LCD)的典型像素的电路。像素包括经由公共节点12(下文中还称作“电荷存储节点”或“存储节点”)与存储电容器16并联的显示元件14。存储电容器16的另一端子连接至公共电极18，公共电极可以起到电容器偏置线的作用。显示元件可以包括与电荷存储节点12电连接的像素电极(在这种情况下，像素电极可以构成电荷存储节点12)，显示元件14的另一端子连接至反平板(counter plate)电极20。电荷存储节点20还连接至晶体管10的漏极。晶体管10的源极连接至晶体管8的漏极。晶体管8的源极连接至公共源极线9，所述公共源极线9由来自数据驱动器4的输出之一来驱动。两个串联的晶体管8、10的栅极一起连接至栅极线11，栅极线11由行中所有像素共用，并且连接至扫描驱动器6的相应输出。

在使用中，以周期重复序列的形式，与扫描驱动器6提供给栅极线11的扫描脉冲同步地数据驱动器4将像素显示数据行提供给源极电极9。因此，每次刷新一个像素行，直到所有行都被刷新，以完成显示数据帧的刷新。然后针对下一数据帧重复该过程。

当每个像素的栅极线11接收来自扫描驱动器6的扫描脉冲时，源极电极9上的电压使存储电容器16和显示元件的像素电极充电。当去除扫描脉冲时，晶体管8、10将像素电极和存储电容器与源极电极9隔离，使得关联的显示元件14的光学特性在下一帧期间被刷新之前始终与显示元件14上的存储电压相对应。(显示元件14上的电压不一定等于存储电容器16上的电压，这是因为显示元件14的反平板电极20和存储电容器16的第二极板18可以处于互不相同的电位。)

以下方法也是公知的：使用与有源矩阵显示器中的像素电极电容性耦合，来向数据信号电压施加偏移，以最小化产生从完全关闭(fullyoff)到完全透射(fully transmissive)的全范围像素亮度所需的信号电压范围，以及提供一种省电的方式，在每一帧的每个像素区域中使液晶层上的电压的极性交替改变。在EP0336570A1(1989年10月11日)和美国专利5296847(1994年3月22日，Matsushita)中，以及在Tsunashima等人的SID Digest’07，pp 1014-1017中，描述了电容性耦合的驱动，其中，在每个像素的栅极线11从扫描驱动器6接收扫描脉冲的时间段期间，从源极电极9经由晶体管8、10向像素电极提供信号数据电压，以将像素电极和存储电容器16充电到数据信号的电压，然后，在去除扫描脉冲之后，通过将施加给存储电容器16的第二极板18的第二电压电容性耦合至像素电极，对像素电极上的数据电压强加偏移。

隔离晶体管8、10不是优选的。如图3所示隔离晶体管8、10呈现有限泄漏漏极电流，其中图3示出了NMOS晶体管的典型传输特性。晶体管中的泄漏电流与漏极至源极电位(Vds)和栅极至源极电位(Vgs)有关。

根据方程1，泄漏电流导致所编程的像素电极电压随时间T而劣化，其中Vpix是像素电极电压，Ileak是泄漏电流，Cs是存储电容，Clc是显示元件电容。

$\frac{\mathrm{dVpix}}{\mathrm{dT}}=\frac{\mathrm{Ileak}}{\mathrm{Cs}+\mathrm{Clc}}---\left(1\right)$

由于泄漏电流而导致的像素电极电压劣化需要对显示数据进行重写，以使保持时间(hold time)期间的图像劣化最小。典型地，帧刷新速率是60Hz。这种对显示器的恒定刷新引起非常大的功耗。一种降低这种功耗的方法是降低帧刷新速率。只有在像素电极电压的劣化减小的情况下，才可能实现这种帧速率降低。考虑方程1，可以通过增大存储电容器16的尺寸或减小泄漏电流，来减小像素电极电压劣化。不期望较大的存储电容器16，这是因为其会导致像素面积增大，还会导致对每一行的扫描期间像素电极充电时间的延长。因此，降低帧刷新速率的优选方法是减小泄漏电流。

一种减小电场引起的泄漏电流的已知技术是将两个串联的晶体管8、10替换成3个或更多个串联的晶体管。目的是进一步减小每一个晶体管的漏极电压。然而可以注意到，公共栅极电压意味着泄漏电流不会随串联晶体管的数目而缩放。图4所示的另一种已知技术是，在串联的晶体管8、10的结点处使用附加的保持电容器15。这种技术并不能使泄漏电流减小到足以使得能够减小帧刷新速率。

图5(a)示出了在若干帧上延长保持时间的另一种技术，如在日本公开专利申请No.5-142573(1993年6月11日)中公开的。这种技术涉及“自举短接(boot strapping)”：单位增益电压增益放大器22的输入连接至电荷存储结点12和像素电极，单位增益电压增益放大器22的输出连接至晶体管8和10之间的结点。换言之，通过单位增益电压放大器22，图5(a)的电路具有反馈功能，使得像素电极电压出现在串联的晶体管8和10之间的结点处。如果缓冲放大器22是理想的并且不从像素电极汲取电荷，则可以估计来自像素电极的泄漏，这是因为晶体管10的漏极至源极电压可以减小到零伏。图5(b)所示的公开的缓冲放大器22电路的示例包括：将NMOS晶体管与PMOS晶体管相结合的CMOS源极跟随器电路24；CMOS两级源极跟随器电路26；以及使用运算放大器28的电压跟随器电路。缓冲放大器22的所有提出的实现方式都导致至少两个附加晶体管和两条电源线，这从而导致像素电路面积的增大。附加晶体管会降低显示器制造期间的产率。此外，有效像素面积的增大限制了最小可实现的像素尺寸，从而限制了显示器的最大分辨率。如果显示器是透射(transmissive)型或透反射(transflective)型的，则像素的有效面积增大会导致通过像素来自于背光的光透射减小，从而降低显示器的两度。

美国专利6064362(2000年5月16日)和7573451(2009年8月11日)公开了一种具有反馈缓冲放大器的像素电路，所述反馈缓冲放大器与日本公开专利申请No.5-142573一样，目的在于减小来自存储节点的泄漏。这两个公开文献中的缓冲放大器都包括至少两个附加晶体管。

这三种现有像素电路的功耗都由缓冲放大器的功耗来操纵，其中缓冲放大器的功耗对有源矩阵显示器的总功耗有很大贡献。

晶体管特性

图3示出了典型的n沟道晶体管输入特性。随着栅极电压从低值开始增大，漏极电流最初以指数形式增大，然后变平坦(意味着栅极电压越高，漏极电流随栅极电压的增大速率就越低)。这种指数增大特性是晶体管操作的亚阈值区(subthreshold region)。图中还示出了漏极电流对漏极电位的依赖性。在亚阈值区中，与漏极电压相比，栅极电压对漏极电流的影响要大得多。例如，0.25V的栅极电压变化引起40倍的漏极电流变化，而实现同样的漏极电流变化需要8V的漏极电压变化。

发明内容

本发明的第一方面提供了一种用于像素的电荷存储电路，所述电路包括：电荷存储节点；第一晶体管和第二晶体管，用于选择性地将电荷存储节点与用于提供数据电压的第一电压输入隔离，第一晶体管和第二晶体管串联；以及电压跟随器电路，用于在电路中的另一节点处复制电荷存储节点(12)处的电压，使得减小第二晶体管上的漏极-源极电压；其中，电压跟随器电路包括第一晶体管。

本发明采用电压跟随器来减小通过第一晶体管和第二晶体管的泄漏电流，所述第一晶体管和第二晶体管是用于在电压保持模式下将电荷存储节点与电压输入隔离的隔离晶体管。电压跟随器在电路中的另一节点处尽可能接近地复制电荷存储节点处的电压，使得第二晶体管上的漏极-源极电压减小。第二晶体管上的漏极-源极电压优选地减小到零或几乎为零(如果电压跟随器在另一节点处精确地复制了电荷存储节点(12)处的电压，则减小到零)。第二晶体管上的漏极-源极电压的这种减小导致通过第二晶体管的泄漏电流减小(原理上，如果第二晶体管上的漏极-源极电压减小到零，则通过第二晶体管的泄漏电流也可以减小到零)。根据本发明，隔离晶体管之一用作电压跟随器的一部分，从而减少电压跟随器所必需的附加组件的个数，还减小了电压跟随器所占的面积。因此本发明减小了泄漏电流，从而降低了所需的帧刷新速率，使得像素面积增大很小或不增大。

本发明相对于现有技术包括以下优点：

●通过重用第一隔离晶体管以及一个附加晶体管和电源线，实现了电压跟随器和反馈功能，其中所述反馈功能用于使来自像素存储节点的泄漏电流最小化。

○有效像素面积的增大最小。

●功耗较低。

●对像素电极电压充电时间没有影响。

附图说明

参考附图，通过说明性示例来描述本发明的优选实施例，在附图中：

图1示出了典型的有源矩阵液晶显示器。

图2示出了典型的像素电路。

图3示出了n型MOS晶体管的典型透射特性。

图4和5示出了用于减小来自存储节点的泄漏电流的现有像素电路。

图6示出了根据第一实施例的像素电路。

图7示出了根据第一实施例的修改的像素电路，所述像素电路具有双栅极隔离晶体管。

图8示出了根据第二实施例的像素电路。

图9示出了根据第三实施例的像素电路。

图10示出了根据第四实施例的像素电路。

具体实施方式

第一实施例

图6示出了第一实施例。该实施例包括用于有源矩阵显示器的像素电路。该电路包含以下元件：

●第一晶体管8；

●电容器Cs 16；

●第二晶体管10；

●第三晶体管30。

提供给像素的连接如下：

●在同一列像素之间共享的源极线9；

●在同一行像素之间共享的栅极寻址线11；

●可以在同一行或同一列像素之间或在整个像素矩阵上共享的电容器偏置线18；

●可以在同一行或同一列像素之间或在整个像素矩阵上共享的电源线32。

如所示的，对于液晶显示器而言，负载元件Clc 14表示电荷存储节点12与反平板节点20之间的光学元件的阻抗。(对于有源矩阵显示器而言，反平板电极20可以被显示器的所有像素所共用，从而形成公共电极。)

电路连接如下：

源极线9连接至第一晶体管8的源极。第一晶体管8的漏极连接至第二晶体管10的源极。栅极线11连接至第一晶体管8和第二晶体管10的栅极。第二晶体管10的漏极连接至存储节点12。存储电容器Cs 16连接在存储节点12与电容器偏置线18之间。负载元件Clc 14连接在存储节点12与反平板电极20之间(因此，还可以认为存储节点12形成像素电极)。存储节点12还连接至第三晶体管30的栅极。第三晶体管30的漏极连接至电源线32，第三晶体管30的源极连接至第一晶体管与第二晶体管之间的第一节点，在该实施例中，第一节点连接至第一晶体管8的漏极和第二晶体管10的源极。

电路如下操作：

在操作中，电路执行两个功能，第一个功能是将电压写入存储节点12，第二个功能是在存储节点12上保持写入的电压。

电压写入模式与现有技术中描述的标准有源矩阵显示器的电压写入模式相同，例如，与以上参考图2的电路而描述的电压写入模式相同。也就是说，当每个像素的栅极线11接收来自扫描驱动器6的扫描脉冲时，晶体管8、10导通，并将源极电极9电连接至电荷存储节点(像素节点)12，使得源极电极9上的电压引起显示元件的像素电极和存储电容器16的充电。当去除扫描脉冲时，第一晶体管8和第二晶体管10截止，并将像素电极和电荷存储电路12与源极电极9隔离，使得关联的显示元件14的光学特性在下一帧期间被刷新之前，始终与显示元件14上的电压相对应。因此，第一晶体管8和第二晶体管10选择性地将电荷存储节点12与电压输入(即，与源极电极9)隔离。

如果需要的话，在去除扫描脉冲之后，可以通过将施加到存储电容器16的第二极板18的第二电压电容性耦合至像素电极，来对像素电极上的数据电压强加偏移。在该实施例中，一旦像素矩阵的所有行都已被写入，就启用电压保持模式。

在电压保持模式期间，扫描驱动器6在一定的电压下对源极线9进行编程，其中该电压在亚阈值区中对第一晶体管8施加偏置。该电压优选地被设置为与栅极线11电压的低电平相同，导致以零伏的栅极-源极电压(Vgs)对第一晶体管施加偏置。在使用中，电源线32保持在比保持模式期间(也在写入功能期间)的最高数据电压更高的电压电平。利用这些偏置条件，第三晶体管30和第一晶体管8形成了电压跟随器，其中电压跟随器的输入是写到存储节点12上的数据电压，电压跟随器的输出连接至第二晶体管8的源极。备选地，第一晶体管8的Vgs可以被设置为非零值，以允许使偏置电流最优化，从而使功耗最优化。(电压Vgs从零开始变化的量取决于晶体管工艺条件，而典型地可以从零变化到高达几百毫伏。)

电压跟随器尽将电荷存储节点处的电压可能接近地复制到电路中的另一节点，使得减小第二晶体管10上的漏极-源极电压，优选地减小到零或几乎为零。在图6的电路中，电压跟随器例如可以在第一晶体管8和第二晶体管10之间的节点处复制电荷存储节点处的电压。因此，减小通过第二晶体管10的泄漏电流(如果第二晶体管10上的漏极-源极电压减小到零，则通过第二晶体管10的泄漏电流可以减小到零)。

根据具体地，电压跟随器的操作如下：

典型地可以以0V Vgs来对第一晶体管8施加偏置，第一晶体管8将偏置电流设置为一级(first order)，这是因为在亚阈值区中被施加偏置的晶体管的漏极电流仅略微依赖于图3所示的晶体管的漏极-源极电压(Vds)。第一晶体管8所设置的偏置电流必须还通过第三晶体管30的沟道，假定与偏置电流相比，通过第二晶体管10的泄漏电流是可忽略的。假定第一晶体管8和第三晶体管30在尺寸、阈值电压和迁移率(mobility)方面相匹配，那么当第一晶体管8和第三晶体管30具有相同的偏置条件(Vgs和Vds)时，第三晶体管30与第一晶体管传送的电流相同。当像素电极电压Vpix(是存储节点12处的电压)刚好在电源线12电压与源极线9电压之间的一半时，存在这些条件。在该实例中，第三晶体管30的Vgs是零伏，因此电压跟随器的输出电压与该电压跟随器的输入电压相同，从而得到更好的电压跟随器。第二晶体管10的Vds因此减小到零伏，从而将来自存储节点12的场引起的泄漏电流减小至零。对于比中间干线电压(mid-rail voltage)高的像素电极电压，晶体管30的Vds减小。Vds的减小需要第三晶体管30的栅极-源极电压从0V略微增大，以保持由第一晶体管8吸收(sink)的偏置电流。对于比中间干线电压低的像素电极电压，晶体管30的Vds增大。Vds的增大需要第三晶体管30的Vgs略微减小到0V以下，以保持由第一晶体管8吸收的偏置电流。对于在5V范围内并且以电源线32电压与源极线9偏置电压之间的中点为中心的典型存储节点电压，第三晶体管30的Vgs将典型地在+100mV与-100mV之间变化(对于在第一晶体管8上的Vgs＝0)。该范围表示由第一晶体管8和第三晶体管30形成的电压跟随器的最差情况误差(其中，电压跟随器的“误差”是至电压跟随器的输入电压与来自电压跟随器的输出电压之间的差值)。

当存储节点数据需要更新时，重复写入功能。

该实施例包括以下优点：

●在电压保持模式期间，电压跟随器用于使来自存储节点的场引起的泄漏电流最小化。通过在重用第一隔离晶体管作为保持功能期间的偏置器件，实现了电压跟随器。与使用电压跟随器来减小泄漏电流的现有像素电路相比，本发明的像素电路具有更少的晶体管，从而具有更小的有效面积。

本领域技术人员应理解，还可以利用如图7所示的双栅极晶体管10a、10b而形成的第二晶体管10来实现该实施例。与单栅极晶体管10相比，这种实现方式进一步减小了来自存储节点的泄漏电流。由于对晶体管8的源极处的节点施加偏置，因此双栅极晶体管10a、10b与图2所示的标准像素电路具有相同的电场减小效果。

第二实施例

图8示出了第二实施例。该实施例与第一实施例的不同之处在于：晶体管8被替换成了两个串联的晶体管8a、8b，晶体管8a、8b的栅极连接至栅极线11，晶体管30被替换成两个串联的晶体管30a、30b，晶体管30a、30b的栅极连接至存储节点12。

该电路的操作与第一实施例的相同。电压保持模式所需的电压跟随器现在由四个晶体管8a、8b、30a和30b形成。

该电压跟随器操作如下：

晶体管8a和30b与第一实施例中的晶体管8和30具有相同的功能。当晶体管8和30的偏置条件相同时，电压跟随器运转良好。如在第一实施例中一样，利用典型的零伏Vgs在亚阈值区中对晶体管8a施加偏置。晶体管8b和30a的作用是为晶体管8a和30b提供与输入电压相类似的偏置条件。可以通过考虑像素电极电压Vpix的以下两种情况来说明这种行为：高值接近于电源线电压，低值接近于源极线电压。

对于高值像素电极电压Vpix的情况：

晶体管8a设置偏置电流：Vgs＝0V，Vds＝小

晶体管30a必须传送偏置电流：Vgs＝非常小，Vds＝非常小

晶体管30b必须传送偏置电流：Vgs＝小，Vds＝非常小

晶体管8b必须传送偏置电流：Vgs＝小(负)，Vds＝大

在这种情况下，晶体管8b吸收了大Vds，导致晶体管8a和30b具有非常相似的偏置条件。

对于低值像素电极电压Vpix的情况：

晶体管8a设置偏置电流：Vgs＝0V，Vds＝小

晶体管30a必须传送偏置电流：Vgs＝非常小(负)，Vds＝大

晶体管30b必须传送偏置电流：Vgs＝小，Vds＝非常小

晶体管8b必须传送偏置电流：Vgs＝小(负)，Vds＝小

在这种情况下，晶体管30a吸收了大Vds，导致晶体管8a和30b具有非常相似的偏置条件。

该实施例的优点如下：

●通过确保晶体管8a和30b以非常相似的偏置条件来工作，使得整个输入电压范围上电压跟随器误差(输入电压与输出电压之间的差值)最小化。

第三实施例

图9中示出了第三实施例。该实施例与第一实施例的不同之处在于，栅极线11被拆分成2个分离的栅极线11a和11b。第一栅极线11a连接至第一晶体管8的栅极，第二栅极线11b连接至第二晶体管10的栅极。该实施例的操作与第一实施例的操作之间的区别在于，第一栅极线11a和第二栅极线11b是分开驱动的。典型地，两条栅极线的驱动电压相同。然而，可能存在需要独立地控制晶体管8的栅极上的偏置电压以及晶体管10的栅极上的切换电压的情况。该实施例的优点在于，分离的栅极线11a、11b允许独立地控制第一栅极线11a上的电压跟随器偏置电压，从而独立地控制电压跟随器的偏置电流。此外，第二栅极线11b上的电压还可以被调节，以确保晶体管10工作在最小泄漏点处。因此，使用该实施例，可以使像素电路的功耗和工作点最优化。

第四实施例

图10示出了第四实施例，该实施例与第一实施例之间的区别在于，添加了两个附加的晶体管34、36和一条偏置线13。第四晶体管34的沟道的极性与像素电路中其余的晶体管相反。典型地，晶体管34是p型的，而像素电路中的其余晶体管是n型的。第四晶体管36的源极连接至源极线9。第四晶体管36的漏极连接至第一晶体管8的源极。第四晶体管36的栅极连接至栅极线11。第五晶体管34的源极连接至偏置线13(偏置线13形成第三电压输入)，第五晶体管34的漏极连接至第一晶体管与第四晶体管36之间的第二节点(在该实施例中，第二节点在第一晶体管8的源极与第四晶体管36的漏极之间)，第五晶体管34的栅极连接至栅极线11。

在操作中，电路执行两个功能：将电压写入存储节点12，以及保持写入到存储节点12上的电压。

写入功能与前述实施例的写入功能的不同之处在于，当栅极线11接收来自扫描驱动器6的扫描脉冲时，晶体管34截止。当从栅极线11去除扫描脉冲以使两个晶体管10、36截止时，每一行的写入操作完成。该步骤还接通晶体管34。在对每一行进行了写入之后，立即逐行启用电压保持模式。导通的晶体管34向晶体管8的源极传送偏置线13电压。如在第一实施例中一样，晶体管8和30形成了电压跟随器，其中以典型的0V Vgs在亚阈值区中对晶体管8施加偏置。

该实施例的优点在于，一旦对像素进行了写入，就立即通过使用偏置线13对电压跟随器施加偏置来激活电压保持模式。源极线9可以继续用于对有源矩阵显示器的其他行的像素进行写入。因此可以避免由于源极线电压变化而引起的像素电极电压劣化。(该实施例中的像素面积可能比其他实施例中的像素面积大，这是由于该实施例需要附加的电源线和晶体管。)

对于本领域技术人员而言显而易见的是，还可以利用以n型晶体管的形式形成的晶体管34来实现该实施例。在这种情况下，需要分离的栅极线来控制开关晶体管34。利用与施加到栅极线11的电压信号互补的电压信号，来驱动该栅极线。

对于本领域技术人员而言显而易见的是，还可以使用与这些实施例中描述的晶体管类型互补的晶体管来实现上述实施例。还必须施加互补信号和电源线，即，施加有效(active)低电压而不是有效高电压，反之亦然。

本发明的电路可以应用在有源矩阵LCD中，例如，应用于图1的AMLCD。例如，AMLCD的每个像素可以具有本发明的电路。

对于本领域技术人员而言显而易见的是，前述实施例中的任何实施例都不限于有源矩阵LCD。这些实施例可以应用于其他有源矩阵显示技术，如，有机发光二极管(OLED)显示器、微机电(MEMs)显示器和电润湿(electro-wetting)显示器。可以以单个电路的形式、或者阵列的一部分的形式、或者以矩阵(用于存储电压数据的矩阵)的一部分的形式，来应用实施例。这种类型的应用的一个示例是动态随机存取存储器(DRAM)。

对于本领域技术人员显而易见的是，上述实施例的特征可以彼此相组合。例如，尽管如图7中的双栅极晶体管所体现的来描述了第二晶体管10，然而如果需要的话，特征可以在其他实施例中提供，如在图8-10的实施例中提供。作为另一示例，如果需要的话，可以在其他实施例中，例如在图8和10的实施例中，提供如图9所示的对第一晶体管8和第二晶体管10的栅极进行独立控制的特征。

本发明的第一方面提供了一种用于像素的电荷存储电路，所述电路包括：电荷存储节点；第一晶体管和第二晶体管，用于选择性地将电荷存储节点与用于提供数据电压的第一电压输入隔离，其中第一晶体管和第二晶体管串联；以及电压跟随器电路，用于在电路中的另一节点处复制电荷存储节点(12)处的电压，使得第二晶体管上的漏极-源极电压减小；其中，电压跟随器电路包括第一晶体管。

本发明采用电压跟随器来减小通过第一晶体管和第二晶体管的泄漏电流，其中第一晶体管和第二晶体管是用于在电压保持模式下将电荷存储节点与电压输入隔离的隔离晶体管。电压跟随器在电路中的另一节点处尽可能接近地复制电荷存储节点处的电压，使得第二晶体管上的漏极-源极电压减小。第二晶体管上的漏极-源极电压优选地减小到零或几乎为零(如果电压跟随器在另一节点处精确地复制了电荷存储节点(12)处的电压，则减小到零)。第二晶体管上的漏极-源极电压的这种减小导致通过第二晶体管的泄漏电流减小(原理上，如果第二晶体管上的漏极-源极电压减小到零，则通过第二晶体管的泄漏电流也可以减小到零)。根据本发明，隔离晶体管之一用作电压跟随器的一部分，从而减小电压跟随器所必需的附加组件的个数，还减小了电压跟随器所占的面积。因此本发明减小了泄漏电流，因此减小了所需的帧刷新速率，从而像素面积增大很小或不增大。

第一晶体管和第二晶体管可以串联在第一电压输入与电荷存储节点之间，第二晶体管连接在第一晶体管与电荷存储节点之间。在该实施例中，电压跟随器可以在第一晶体管与第二晶体管之间的节点处尽可能接近地复制电荷存储节点处的电压。

电路还可以包括第三晶体管，第三晶体管连接在(i)第二电压输入与(ii)第一节点之间，第一节点在第一晶体管与第二晶体管之间，第三晶体管的栅极连接至电荷存储节点，电压跟随器电路包括第一晶体管和第三晶体管，并且在使用中，在第一节点处复制电荷存储节点处的电压。

第一晶体管的源极可以连接至第一电压输入，第三晶体管的漏极连接至第二电压输入，第三晶体管的源极连接至第一节点。

第一晶体管和第三晶体管可以实质上相互匹配。两个晶体管相互“匹配”是指这两个晶体管(在正常制造容限内)在以下项目中的至少一项上(优选地，所有项目上)相匹配：尺寸(晶体管的宽度和长度)、阈值电压、迁移率。

电荷存储电路可以被布置为：在电压保持模式下，施加到第一晶体管的栅极-源极偏置电压等于或实质上等于施加到第三晶体管的栅极-源极偏置电压。如果施加到第一晶体管的栅极-源极电压等于施加到第三晶体管的栅极-源极电压，则第一晶体管和第三晶体管传送相同的电流(假定第一晶体管和第三晶体管相互匹配)。这导致通过第二晶体管的零泄漏电流。

电荷存储电路可以适于，在电压保持模式下向第一晶体管施加栅极-源极偏置电压，所述栅极-源极偏置电压在操作的亚阈值区(例如以上参考图3所描述的亚阈值区)中对第一晶体管施加偏置。

电荷存储电路可以适于，在电压保持模式下向第一晶体管施加栅极-源极偏置电压，所述栅极-源极偏置电压为零或实质上为零。这降低了电荷存储电路的功耗。

第二电压输入可以在使用中提供了比第一电压输入在使用中提供的最高数据电压大的电压。

第二晶体管可以是双栅极晶体管。

第一晶体管和第三晶体管可以分别包括两个串联的晶体管。

电荷存储电路还可以包括：第四晶体管，串联在第一电压输入与第一晶体管之间；以及第五晶体管，连接在(i)第三电压输入与(ii)第二节点之间，第二节点在第一晶体管与第四晶体管之间；所述电荷存储电路还可以操作使得：在电压保持模式下，第五晶体管导通，从而第二节点连接至第三电压输入。在该实施例中，通过使用第三电压输入来偏置第一晶体管，一旦电压被写入电荷存储节点，就可以启用电压保持模式。

电荷存储电路可以操作使得在电压保持模式下第四晶体管截止，并且可以操作使得在电压写入模式下，第四晶体管导通，第五晶体管截止。

第四晶体管可以与第五晶体管的导电性类型相反，第四晶体管的栅极可以连接至第五晶体管的栅极。这是一种确保在第五晶体管截止时第四晶体管导通以及确保在第四晶体管截止时第五晶体管导通的方便方式。备选地，第四晶体管可以与第五晶体管的导电性类型相同，其中第四晶体管和第五晶体管的栅极由互补栅极信号来控制。

第四晶体管的栅极可以连接至第一晶体管的栅极。

电荷存储电路可以包括：第一栅极线，连接至第一晶体管的栅极；以及第二栅极线，连接至第二晶体管的栅极。这允许对电压跟随器偏置电压的单独控制。备选地，第二晶体管的栅极可以连接至第一晶体管的栅极。

电荷存储电路可以包括与电荷存储节点相连的存储电容器。电荷存储电路可以包括与电荷存储节点相连的显示元件。显示元件可以是液晶显示元件。

每个晶体管可以是MOSFET。

本发明的第二方面提供了一种显示器，包括第一方面的电荷存储电路。较低帧刷新速率的优点对于使用本发明的电荷存储电路的显示器也适用。

显示器可以是有源矩阵液晶显示器(AMLCD)。

AMLCD可以具有像素矩阵，每个像素可以具有第一方面的电荷存储电路。

AMLCD可以被布置为具有用于向像素行写入电压的电压写入模式。在已经向AMLCD的所有像素行写入电压之后，AMLCD的存储电路切换至电压保持模式。

备选地，如果每个电荷存储电路是具有第四晶体管和第五晶体管的电荷存储电路，则AMLCD可以被布置为：对于每个像素行，具有电压写入模式和电压保持模式，电压写入模式用于向该行进行写入。

本发明是一种低泄漏电荷存储电路，适于用在有源矩阵显示器的像素内。

该电路包括至少三个MOS晶体管。前两个晶体管的沟道串联。第一晶体管的源极连接至输入线，第二晶体管的漏极连接至存储电容器，从而形成存储节点。存储节点连接至第三晶体管的栅极，第三晶体管的漏极连接至电源线，第三晶体管的源极连接至串联的第一和第二晶体管的结点。

通过向第一晶体管和第二晶体管的栅极施加扫描脉冲，将像素数据写入存储节点。当去除扫描脉冲时，通过以下方式将像素节点电压保持在存储节点上：通过使用电压跟随器创建像素电极电压的拷贝，并将该拷贝施加到第二晶体管的源极，来使第二晶体管的源极-漏极电场最小化。第三晶体管和第一晶体管形成电压跟随器。存储节点形成电压跟随器的输入，输出连接至第二晶体管的源极。电压跟随器的偏置电流由第一晶体管的栅极电压和源极电压来设置。

该第一晶体管起到两个作用。在数据写入模式期间，第一晶体管起到隔离开关的作用，在数据保持模式期间，第一晶体管用于对电压跟随器施加偏置。

尽管关于特定的优选实施例示出和描述了本发明，然而本领域技术人员在阅读和理解说明书之后，将能够显而易见地得出等同和修改方案。本发明包括所有这样的等同和修改，并仅由权利要求的范围来限制。

工业应用

本发明是工业上可用的。本发明的低泄漏电荷存储电路适用于例如有源矩阵显示器或DRAM。

Claims (27)

1.一种用于像素的电荷存储电路，所述电荷存储电路包括：

电荷存储节点；

第一晶体管和第二晶体管，用于选择性地将电荷存储节点与用于提供数据电压的第一电压输入隔离，第一晶体管和第二晶体管串联；以及

电压跟随器电路，用于在电路中的另一节点处复制电荷存储节点处的电压，从而减小第二晶体管上的漏极-源极电压；

其中，第一晶体管是电压跟随器电路的一部分。

2.根据权利要求1所述的电荷存储电路，其中，第一晶体管和第二晶体管串联在第一电压输入与电荷存储节点之间，第二晶体管连接在第一晶体管与电荷存储节点之间。

3.根据权利要求1或2所述的电荷存储电路，还包括：第三晶体管，连接在(i)第二电压输入与(ii)第一节点之间，第一节点在第一晶体管与第二晶体管之间，第三晶体管的栅极连接至电荷存储节点，电压跟随器电路包括第一晶体管和第三晶体管，并且在使用中在第一节点处复制电荷存储节点处的电压。

4.根据权利要求3所述的电荷存储电路，其中，第一晶体管的源极连接至第一电压输入，第三晶体管的漏极连接至第二电压输入，第三晶体管的源极连接至第一节点。

5.根据权利要求3所述的电荷存储电路，其中，第一晶体管和第三晶体管实质上相互匹配。

6.根据权利要求5所述的电荷存储电路，所述电荷存储电路被布置为：在电压保持模式下，施加到第一晶体管的栅极-源极偏置电压等于或实质上等于施加到第三晶体管的栅极-源极偏置电压。

7.根据权利要求1、2、4、5或6所述的电荷存储电路，适于在电压保持模式下向第一晶体管施加栅极-源极偏置电压，所述栅极-源极偏置电压在操作的亚阈值区中对第一晶体管施加偏置。

8.根据权利要求1、2、4、5或6所述的电荷存储电路，适于在电压保持模式下向第一晶体管施加栅极-源极偏置电压，所述栅极-源极偏置电压为零或实质上为零。

9.根据权利要求3所述的电荷存储电路，其中，第二电压输入在使用中提供比第一电压输入在使用中所提供的最高数据电压大的电压。

10.根据权利要求1、2、4、5、6或9所述的电荷存储电路，其中，第二晶体管是双栅极晶体管。

11.根据权利要求3所述的电荷存储电路，其中，第一晶体管和第三晶体管分别包括两个串联的晶体管。

12.根据权利要求1、2、4、5、6或9所述的电荷存储电路，还包括：

第四晶体管，串联在第一电压输入与第一晶体管之间；以及

第五晶体管，连接在(i)第三电压输入与(ii)第二节点之间，第二节点在第一晶体管与第四晶体管之间；

所述电荷存储电路可操作使得：在电压保持模式下，第五晶体管导通，从而第二节点连接至第三电压输入。

13.根据权利要求12所述的电荷存储电路，其中，所述电荷存储电路可操作使得：在电压保持模式下，第四晶体管截止。

14.根据权利要求12所述的电荷存储电路，其中，所述电荷存储电路可操作使得：在电压写入模式下，第四晶体管导通，第五晶体管截止。

15.根据权利要求12所述的电荷存储电路，其中，第四晶体管与第五晶体管的导电性类型相反，第四晶体管的栅极连接至第五晶体管的栅极。

16.根据权利要求12所述的电荷存储电路，其中，第四晶体管的栅极连接至第一晶体管的栅极。

17.根据权利要求1、2、4、5、6、9、13、14、15或16所述的电荷存储电路，包括：第一栅极线，连接至第一晶体管的栅极；以及第二栅极线，连接至第二晶体管的栅极。

18.根据权利要求1、2、4、5、6、9、13、14、15或16所述的电荷存储电路，其中，第二晶体管的栅极连接至第一晶体管的栅极。

19.根据权利要求1、2、4、5、6、9、13、14、15或16所述的电荷存储电路，包括与电荷存储节点相连的存储电容器。

20.根据权利要求1、2、4、5、6、9、13、14、15或16所述的电荷存储电路，包括与电荷存储节点相连的显示元件。

21.根据权利要求20所述的电荷存储电路，其中，显示元件是液晶显示元件。

22.根据权利要求1、2、4、5、6、9、13、14、15或16所述的电荷存储电路，其中，每个晶体管是MOSFET。

23.一种显示器，包括如权利要求1、2、4、5、6、9、13、14、15和16中任一项所限定的电荷存储电路。

24.根据权利要求23所述的显示器，其中，所述显示器是有源矩阵液晶显示器AMLCD。

25.根据权利要求24所述的AMLCD，具有像素矩阵，每个像素具有如权利要求1、2、4、5、6、9、13、14、15和16中任一项所限定的电荷存储电路。

26.根据权利要求25所述的AMLCD，被布置为具有用于向像素行写入电压的电压写入模式。

27.根据权利要求25所述的AMLCD，其中，每个电荷存储电路是如权利要求12所限定的电荷存储电路，并且被布置为对于每个像素行具有电压写入模式和电压保持模式，电压写入模式用于向该行进行写入。

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