JP2006189473A - アクティブマトリックス型液晶表示装置 - Google Patents

Abstract

【課題】 簡単な構成でフリッカ除去できるアクティブマトリクス型液晶表示装置（ＡＭーＬＣＤ）を提供する。
【解決手段】 ＡＭ−ＬＣＤは、複数のゲート線と、前記ゲート線と直交する複数のソースバスと、これらの各交差部に設けられ、マトリクス状に配設された複数の液晶素子と、各液晶素子に設けられた複数の回路を備え、前記回路は、ゲートがそれぞれ前記ゲート線に接続され、前記ソースバスと画素電極間に直列に配置された第１、第２のトランジスタと、前記画素電極とフローティング状態の第１のバスに接続された対向電極との間に接続された前記液晶素子と、前記第１、第２のトランジスタの接続中点と前記第１のバスと同電位で前記第１のバスから分離された第２のバスとの間に設けられた第３のトランジスタと、前記画素電極と前記対向電極間に前記液晶素子に並列に接続されたドレイン電圧検出用の第４のトランジスタとを備える。
【選択図】 図２

Description

本発明はアクティブマトリックス型液晶表示装置に関するもので、特にフリッカ雑音がなく、高表示品質を実現させることが可能なものに関する。

液晶セルをマトリクス状に配置し、各液晶セルに対して設けられた薄膜トランジスタ（ＴＦＴ）を液晶セルの制御素子として用いるアクティブマトリクス液晶表示装置は薄型、低消費電力等の利点があることから近年広く用いられている。

このアクティブマトリクス型液晶表示装置の制御回路としては、例えば特開２０００−１００７２号公報（特許文献１）に開示されているような構成を有するものが知られている。

すなわち、同図は一画素分の回路構成を示しており、ゲートドライバで駆動されるゲートバスラインとデータドライバで駆動されるデータバスラインを有している。各液晶セルの画素電極はそれぞれゲートがゲートバスラインに接続され、直列接続された２つのｎチャネルＴＦＴを介してデータバスラインに接続された画素電極と、一定電位が与えられた対向電極との間に接続されている。この液晶セルに並列に、画素電極と対向電極間に補助容量が設けられている。また、２つのトランジスタの接続中点にソースが、ゲートがゲートバスラインにそれぞれ接続されたｐチャネルＴＦＴのドレインには前述した一定電位が与えられている。

このような構成により、ＴＦＴがゲートバスラインにゲートドライバよりゲート信号が与えられている間、２つのトランジスタの接続中点の電位を一定電位を利用して固定化することにより、それほど特性の良好でないＴＦＴを用いた場合でも各ＴＦＴのオフ時の電流を小さくでき、各画素の表示特性が向上して全体の画質も向上する。
特開２０００−１００７２号公報

しかしながら、このような従来の液晶駆動回路では、フリッカと称されるノイズが画像上に載る欠点がある。

これはドレインレベルの正負フレームにおける非対称波形（ＡＣインバランス）および画素出力信号であるドレイン信号の平均レベルとコモンレベルとの間の差（ＤＣインバランス）によるものである。

この事情を液晶セルに印加される波形を示す図１１と図１（１）から（６）を参照して説明する。

図１１において、ソースデータ信号は表示すべき映像情報を表すデータ信号であり、各フレームにおいて周期的に与えられるゲート駆動信号により液晶セルにデータ信号が与えられる。ここで、ゲート駆動信号はパルス波形であるので、所定のレベルまで上昇した後低下する。この急激なレベル低下の影響でドレイン信号、すなわち画素電圧レベルが急激に低下する現象が観察される。これは、キックバックレベルシフトと称される。

キックバックレベルシフトで低下した画素電圧レベルは制御回路内部のリークの影響を受けて時間とともに変動する。すなわち、データ内容がプラス指向であるときには増加するように変動し、マイナス指向であるときには減少するように変動する。

このようにキックバックによる低下とリークによる変動のため、画素電圧レベルを平均化したＤＣ平均と、データ信号の中心レベルであるソースレベル中心（コモンレベル）とは差が生じてしまう。そして、レベルシフトによる画素電圧レベルの変動は画像に現れ、フリッカノイズとして認識される。

図１はＡＣバランスとＤＣバランスについての種々の場合の画素電圧レベルを模式的に示す説明図である。

図１（１）は波形がコモンレベルに対して対称で（ＡＣバランス）、平均ドレインレベルとコモンレベルとの間に差がない場合を示している（ＤＣバランス）。 図１（２）は、波形がコモンレベルに対して対称で、２点鎖線で表される平均ドレインレベルが１点鎖線で表されるコモンレベルと差が生じＤＣインバランスがある場合を示している。これらの場合には、リークがない理想的な場合を示しているが、すでに説明したように、現実にはリークがあって時間と共に変動する。

図１（３）は、リークがあるものの対称的で、ＡＣバランスおよびＤＣバランスがとれている場合、図１（４）は対称リークがあるものの、波形は対称でＡＣバランス状態であるが、ＤＣインバランス状態となっている場合、同様に図１（５）と図１（６）は非対称リークがある場合を示している．一般的には図１（６）のように、ＡＣインバランスや非対称リークがあったとしても最終的にＤＣバランスが取れればフリッカは観察されないと考えて、コモン電位のDC電圧調整を施すが、妥協的であって温度変化や経時的な特性の変化に対してはマージンが少ない。

ここで、ＤＣインバランスの原因の一つとして上述したキックバックについてさらに詳細に述べる。キックバックは、ゲート信号によりデータ線（ソースバス）に接続されたスイッチがオンとなってデータが液晶セルに入力された後、スイッチがオフされると、液晶セル自身の有する浮遊容量等に影響し、画素電圧レベルの低下が起きる現象であり、これによってコモンソース電位に対するドレイン電圧が全体として変動し、画素信号レベルのＤＣ平均レベルが低下する。

また、ＴＦＴがオフ状態となっているときの画素電極とソースバス間でリークが発生し、画素電圧レベルを著しく変形させてしまうことがＡＣインバランスの主要な原因である。なお、リーク電流のインバランスは正負両方向に起こりうるため、調整をしたとしても表示の画像の内容や温度によって最適値から逸脱し、表示品位を損ね、焼き付きなどの信頼性の問題を引き起こすこともある。

以上のような双方の理由によりフリッカが発生する。

ＤＣインバランスに対しては、従来はコモンＤＣレベルをマニュアルで調整しているが、煩雑であり、正確な調整は困難であった。

一方、リーク電流に対してはリークの経路を遮断し、コモンへ導く必要がある。

しかしながら、これらの対策は従来の装置では同時に行うことができない。

なぜならば、ＡＣバランスを除去するためのコモンへのリーク電流を流すことはＤＣバランスを除去するために必要なコモンレベルに影響を与えるからである。

したがって、従来のアクティブマトリクス型液晶表示装置においてはフリッカを効果的に除去することができなかった。

本発明はこのような事情にかんがみてなされたもので、簡単な構成でフリッカを効果的に除去することが可能なアクティブマトリクス型液晶表示装置を提供することを目的とする。

本発明の第１の態様によれば、
複数のゲート線と、
この複数のゲート線と直交する複数のソースバスと、
これらの各交差箇所にそれぞれ設けられ、全体としてマトリクス状に配設された複数の液晶素子と、
各液晶素子に対応して設けられた複数の制御回路を備え、
前記制御回路は、ゲートがそれぞれ前記ゲート線に接続され、前記ソースバスと画素電極間に直列に配置された第１および第２のトランジスタと、前記画素電極とフローティング状態の第１のバスに接続された対向電極との間に接続された前記液晶素子と、前記第１および第２のトランジスタの接続中点と前記第１のバスと同電位で前記第１のバスから分離された第２のバスとの間に設けられたスイッチである第３のトランジスタとを備えたことを特徴とするアクティブマトリクス型液晶表示装置が提供される。

また、本発明の第２の態様によれば、
複数のゲート線と、
この複数のゲート線と直交する複数のソースバスと、
これらの各交差箇所にそれぞれ設けられ、全体としてマトリクス状に配設された複数の液晶素子と、
各液晶素子に対応して設けられた複数の制御回路を備え、
前記制御回路は、ゲートがそれぞれ前記ゲート線に接続され、前記ソースバスと画素電極間に直列に配置された第１および第２のトランジスタと、前記画素電極とフローティング状態の第１のバスに接続された対向電極との間に接続された前記液晶素子と、前記第１および第２のトランジスタの接続中点と前記第１のバスと同電位で前記第１のバスから分離された第２のバスとの間に設けられたスイッチである第３のトランジスタと、前記画素電極と前記対向電極間に前記液晶素子に並列に接続されたドレイン電圧検出用の第４のトランジスタとを備えたことを特徴とするアクティブマトリクス型液晶表示装置が提供される。

以上のような本発明によれば、液晶セルからの画素信号を対向電極にフローティング接続された第１のコモン線に導き、一方で発生するリーク電流を第１のコモン線とは別の第２のコモン線に導いてコモンレベルへの影響をなくすようにしているので、煩雑な調整を行うことなく自動的にＤＣバランスを行うことができとともに、フリッカの発生を抑えることができる。

また、ドレインレベルの検出手段をさらに備えることによりＤＣバランスをより早く行うことができる。

以下、図面を参照して本発明の実施例を詳細に説明する。以下の実施例においては、同一の構成要素には同一の符号を付し、重複的な説明は省略する。

図２は本発明の基本構成を示すアクティブマトリクス型液晶表示装置の表示セルの一つを表す回路図である。実際の液晶表示装置はこのような表示セルがマトリクス状に多数配置されたものとなっている。

データ線であるソースバスＳｍと画素電極Ｐｍｎ間には、スイッチング素子としての第１のＴＦＴ Ｔ１および第２のＴＦＴ Ｔ２が直列に接続されており、これらのＴＦＴのゲートはゲート線Ｇｎに接続されている。

ＴＦＴ Ｔ１とＴ２の接続中点とドレインである第１のコモン線Ｖｃｏｍ１との間にはゲートがゲート線Ｇ1に接続された第３のＴＦＴであるＴ３が接続されている。

画素電極Ｐｍｎと第２のコモン線Ｖｃｏｍ２との間には、容量Ｃｌｃを持つ液晶セル１２、液晶セルに付随する容量Ｃｓを有する記憶キャパシタ１１およびトランジスタＴ４が並列に接続されている。なお、トランジスタＴ４は実際には直列接続された２つのトランジスタＴ４ＡとＴ４Ｂとからなっており、これらの接続中点はそれぞれのゲートに接続されている。トランジスタＴ４は大きな抵抗値を有している。

第２のコモン線Ｖｃｏｍ２はDC的にフローティングとなっており、大容量のキャパシタ１３を介して接地されるとともに、バッファアンプ１４の一端に入力されている。このバッファアンプ１４の他端には第１のコモン線Ｖｃｏｍ１が入力され、その出力は第１のコモン線Ｖｃｏｍ１に供給され、が接続されている、その電位はバッファアンプ１４の他端に帰還されて、Vcom1はVcom2と同電位に保たれる。

次に、この回路の動作を説明するが、この回路が発明される過程で考えられた回路を比較しながら説明する。
まず、Ｔ４がない場合の動作を図３を参照して説明する。なお、図３においてはコモン線に接続される容量１３とバッファアンプ１４も省略してあるが、Ｖｃｏｍ１とＶｃｏｍ２は独立しておりいるが同電位なのでショートして考えても良く、しかしながらＶｃｏｍ２がフローティングになっている点では同じである。

ソースバスＳｍからＴ１，Ｔ２を介して液晶セル１２に至る経路Ａと液晶セル１２からＴ２、Ｔ３を介して第１のコモン線Ｖｃｏｍ１に至る経路Ｂを考える。

液晶セルをオフさせるためにＴ１，Ｔ２をオフさせると、通常のリーク経路である経路Ａは遮断される。経路Aからのリークによって液晶セルの電位が変化し、その変化量はソースバス電位の影響を受ける。しかし、このときＴ３がオンであると、経路Aのリーク電流は遮断され、ここで液晶セルからのリーク電流は が経路BからＴ３を介して第１のコモン線に流れることになる。この結果、第１のコモン線から独立し、フローティング状態になっている および第２のコモン線に対しては、データ内容に依存するソースバス線上からのリーク電流の影響を全く受けることが無い。これによって、ＡＣバランスは保たれる。

この様子は図１２および図１３の波形図にも示されている。 図１２は Ｔ１およびＴ２をオフ T3をオンにして、ソースバスへの経路を遮断した様子を示す。図１２を図１１と比較すると、画素へのソースバスリークがデータに載ることがなくなるため、画素電位のデータの変化に連動した増減はなくなり、Vcom1やVcom2が最適なDCコモンレベルに設定された場合、液晶セルからDCコモン電位に向かう一様なリークによる電圧レベル変動が観察される。

しかし、この場合には最初の正駆動フレームと次の負駆動フレームを比較すればわかるようにリークによるレベル減少及び増加は対称にならず、ＡＣバランスは解消されない。これは、新たなリーク経路Bについて、その経路内のトランジスタT2のリークが、画素からT3に向かう量と、T3から画素に向かう量が、常に一定とは限らないことによる。これはT3のゲートバイアス電位と、オフ状態のトランジスタT2のドレイン・ソースの各電位との関係で決まるリーク電流があって、そのドレインとソースの電位がまた、表示データ内容や画素の交流化の極性に応じて変化するためである。

これに対し、さらにＴ３をオンさせて第１のコモン線Ｖｃｏｍ１へリークを強制的に流すようにした場合には図１３の波形図に見られるように、リーク分はすべて第１のコモン線Ｖｃｏｍ１に放出されるため、リークによるレベル低下が各フレームにおいて一様となり、画素電圧レベル波形は各フレームで対称となり、ＡＣバランスが達成される。

しかし、キックバックの影響もあってによって画素レベルのＤＣ平均はソースレベル中心値と差が生じている。この差異によるフリッカー問題は通常はコモンDC電位を外部から調整して設定して解消する。第２のコモン線がフローティングとなっているため、ある程度長い時間のうちには両者は一致するがしかしながら、このような一定電位への設定方式では、画像が変化し、温度が変化し、また経時的な特性の変化によって、いつにまにか再びフリッカが視認されてしまうこととなる。

これを解消解決するため、電源投入時にフリッカが視認されないよう、図４に示すように画素電極と第２のコモン線Ｖｃｏｍ２との間にトランジスタＴ４を設けている。第２のコモン線Ｖｃｏｍ２のコモンレベルはこのトランジスタＴ４により、外部からのコモン電圧の供給なしに、平均化されたドレインレベルに一致するよう強制的に迅速に充電される。

また、第２のコモン線Ｖｃｏｍ２には大容量のキャパシタを接続しているのは、この第２のコモン線を常にＡＣロウインピーダンス状態とするためである。

このように、Ｔ３およびＴ４を設けることにより、ＡＣおよびＤＣのインバランスは短時間で著しく改善される。

なお、図２において経路Ｃで表されるＴ１およびＴ３を介したリーク経路が残存するが、前述したバッファアンプ１４は第１のコモン線を第２のコモン線から切り離し、よりも低インピーダンスにするので、経路Ｃによるリークを防止することができる。

ここでさらなるACバランスに付いて考える。T3がオンになることによって、ソースバス線上のデータ信号からのリークは遮断されたが、T2がオフの状態での、画素からT3を通じてのリーク経路Bが存在する。これはこれまで無視できるほど充分小さいか、または無視できない場合にも画素から流出する量と画素に流入する量が等しいと考えられた。しかし実際は、トランジスタT2のソース電位とドレイン電位の相対的関係は、交流化駆動によって、大幅に場合に変動し、したがって流出および流入電流値は、必ずしもバランスが取れず、したがって画素の電位もバランスを崩してしまうことが有る。トランジスタT5は、T2のオフ抵抗の変動を吸収するために設けられた。トランジスタT5は、極性特性を持たないバランスした抵抗体を呈し、T2のオフ抵抗を無視できるように小さい抵抗値を示し、しかしながら画素インピーダンスに対しては充分大きい抵抗値である。

以上により、リーク分を第１のコモン線へ強制的に放出し、フローティングとされた第２のコモン線液晶セルに対する画素電圧波形の中心をソースバスレベルのＤＣ平均と一致させるようにしたので、ＤＣバランスをとるのみでなくＡＣインバランスも改善されるため、フリッカの原因を除去し、画質を向上させることができる。

図５は本発明にかかるアクティブマトリクス型液晶表示装置の他の実施例にかかる表示セルの一つを表す回路図である。

この実施例では、図２に示した実施例と比較するとＴ３をそれぞれ自己バイアスされた並列接続された２つのＴＦＴ Ｔ３ＡとＴ３Ｂとで構成したことと、Ｔ３ＡとＴ１／Ｔ２の接続中点の接続点と、Ｔ４Ａと画素電極の接続点との間にＴ５を接続した点が異なる。

Ｔ５は直列接続された２つのＴＦＴ Ｔ５ＡおよびＴ５Ｂより成っており、これらの接続中点は各ゲートにも接続されている。

ここで、Ｔ１、Ｔ２、Ｔ３、Ｔ５の抵抗は次のような関係に設定される。
Ｔ１on＝T2on＜＜Ｔ３＜＜Ｔ５＜＜Ｔ２off

例えば Ｔ１on＝T2onは１MΩ、Ｔ３ は３０ＭΩ、Ｔ５ は１ＧΩ、Ｔ２off は３０ＧΩである。

このような関係にすることにより、Ｔ２の右向きのリークと左向きのリークとをバランスさせることができる。

また、ＴＦＴ Ｔ３を自己バイアス構成としたので、Ｇ１ラインを不要にでき、制御回路の構成を簡略化できる。

以上のような構成の結果、正駆動フレームと負駆動フレームとでリーク特性を対称的にすることが可能となる。

図６は本発明にかかるアクティブマトリクス型液晶表示装置の第３の実施例にかかる表示セルの一つを表す回路図である。

この実施例は図５に示した構成に、電源投入時に初期設定として第２のコモン線を強制充電するためのスイッチ１７と直流電源１８を含むプリチャージ用コモン線Ｖｃｏｍ１‘を追加したものである。

このような構成を採用するのは、フローティングの第２のコモン線を充電するには一般に非常に時間がかかり、特に電源投入時にフリッカのない画像が得られるまでに時間がかかることから、電源投入時にスイッチ１７により直流電源１８を第２のコモン線に強制的に接続することによりのその電位を急速に上昇させるようにしたものである。このような急速充電の際にはその動作中にはノイズが発生することもあるが、バックライトを切っておく等の対策をとることにより、目立たなくすることができる。

図１０は第３の実施例で説明した初期設定用の構成を図２に示した実施例に適用し、これを２×２のマトリックス状に配置したものである。

図７は本発明にかかるアクティブマトリクス型液晶表示装置の第４の実施例にかかる表示セルの一つを表す回路図である。

この実施例は図５に示した実施例をもとにした変形例である。すなわち、Ｔ３の機能を
右向きのリークと左向きのリークとをバランスさせるためのＴ５の機能をＴ３から切り離すために、ソースバスと画素電極間にＴ１およびＴ２にさらに直列にＴ６およびＴ７を接続し、Ｔ６とＴ７の接続中点と第２のコモン線との間にゲート線Ｇ１にゲートが接続されたＴＦＴ Ｔ８を接続し、Ｔ６とＴ７の接続中点とＴ８との接続点と画素電極間にＴ５を接続したものである。Ｔ１からＴ３およびＴ６からＴ８により構成されるアッテネータはその配置形状からπ型アッテネータとも称される。なお、Ｔ２およびＴ６は１つのトランジスタにして構成要素を減少させることもできる。

Ｔ８は図５に示した実施例におけるＴ４の代わりに設けられたものであって、Ｔ５とともにＴ４と同じドレインレベル検出機能を行うことのできるような特性のものが選択される。

図８は図２に示した実施例の変形例である、第５の実施例にかかる表示セルの一つを表す回路図である。

この実施例では液晶セル１２は画素電極Ｐｍｎと第１のコモン線との間に接続されている点と、液晶セル１２に付随する記憶容量１１が画素電極Ｐｍｎと任意の直流電源との間に接続されている点が図２に示した実施例と異なっている。

この記憶容量（Ｃｓ）１１はトランジスタＴ２に関連してゲート線Ｇｎと画素電極Ｐｍｎとの間に想定される寄生容量Ｃｐｒを考えると、ＣｓとＣｐｒとの容量分割により記憶容量１１の電荷蓄積が任意の直流電圧レベルで行われることになる。

図９は同様に、図２に示した実施例の変形例である、第６の実施例にかかる表示セルの一つを表す回路図である。この実施例では、図２におけるバッファアンプの代わりに、低域通過フィルタ（ＬＰＦ）１９を備えるようにし、かつ大容量キャパシタ１３を接地することなく、周期的に反転する波形を発生させる交番波形発生器２０に接続させたものである。

まず、低域通過フィルタ１９は低インピーダンスのコモンレベルから共通反転信号を除去するので、Ｔ３のリーク電流を逃がす機能を向上させるためにＤＣのレベルを安定させることができる。

また、交番波形発生器２０は反転波形を発生して第２のコモン線のレベルを反転させるが、DC的にはフローティングであることは変わらず、図２の場合と動作は同じである。

以上、実施例に基づいて本願発明を詳細に説明したが、本発明の精神にしたがってなされる通常の変形等は本願発明の範囲に属するものである。

従来の問題点を示す、液晶セルに印加される波形を示す波形図である。 本発明のアクティブマトリクス型液晶表示装置の第１の実施例にかかる表示セルの一つを示す回路図である。 図２の回路が発明される過程で検討された回路図である。 図２の回路が発明される過程で検討された他の回路を示す回路図である。 本発明のアクティブマトリクス型液晶表示装置の第２の実施例にかかる表示セルの一つを示す回路図である。 本発明のアクティブマトリクス型液晶表示装置の第３の実施例にかかる表示セルの一つを示す回路図である。 本発明のアクティブマトリクス型液晶表示装置の第４の実施例にかかる表示セルの一つを示す回路図である。 本発明のアクティブマトリクス型液晶表示装置の第５の実施例にかかる表示セルの一つを示す回路図である。 本発明のアクティブマトリクス型液晶表示装置の第６の実施例にかかる表示セルの一つを示す回路図である。 図２の表示セルを４個マトリクス配置した様子を示す回路図である。 本発明を適用しない場合の画素電圧レベルの変化を示す波形図である。 ソースバスへのリークを除去した場合の画素電圧レベルの変化を示す波形図である。 本発明により強制リーク経路を設けた場合の画素電圧レベルの変化を示す波形図である。

符号の説明

１１ 記憶容量
１２ 液晶セル
１３ バックアップ容量
１４ バッファアンプ
１７ スイッチ
１８ 低電圧源
１９ ＬＰＦ

Claims (11)

1. 複数のゲート線と、
   この複数のゲート線と直交する複数のソースバスと、
   これらの各交差箇所にそれぞれ設けられ、全体としてマトリクス状に配設された複数の液晶素子と、
   各液晶素子に対応して設けられた複数の制御回路を備え、
   前記制御回路は、ゲートがそれぞれ前記ゲート線に接続され、前記ソースバスと画素電極間に直列に配置された第１および第２のトランジスタと、前記画素電極とフローティング状態の第１のバスに接続された対向電極との間に接続された前記液晶素子と、前記第１および第２のトランジスタの接続中点と前記第１のバスと同電位で前記第１のバスから分離された第２のバスとの間に設けられたスイッチである第３のトランジスタとを備えたことを特徴とするアクティブマトリクス型液晶表示装置。
2. 前記第２のバスは前記第１のバスよりも低インピーダンスであることを特徴とする請求項１に記載のアクティブマトリクス型液晶表示装置。
3. 前記第１のバスには大容量のキャパシタが接続されたことを特徴とする請求項１または２に記載のアクティブマトリクス型液晶表示装置。
4. 複数のゲート線と、
   この複数のゲート線と直交する複数のソースバスと、
   これらの各交差箇所にそれぞれ設けられ、全体としてマトリクス状に配設された複数の液晶素子と、
   各液晶素子に対応して設けられた複数の制御回路を備え、
   前記制御回路は、ゲートがそれぞれ前記ゲート線に接続され、前記ソースバスと画素電極間に直列に配置された第１および第２のトランジスタと、前記画素電極とフローティング状態の第１のバスに接続された対向電極との間に接続された前記液晶素子と、前記第１および第２のトランジスタの接続中点と前記第１のバスと同電位で前記第１のバスから分離された第２のバスとの間に設けられたスイッチである第３のトランジスタと、前記画素電極と前記対向電極間に前記液晶素子に並列に接続されたドレイン電圧検出用の第４のトランジスタとを備えた制御回路と、
   を備えたアクティブマトリクス型液晶表示装置。
5. 前記第２のバスは前記第１のバスよりも低インピーダンスであることを特徴とする請求項４に記載のアクティブマトリクス型液晶表示装置。
6. 前記第１のバスには大容量のキャパシタが接続されたことを特徴とする請求項４または５に記載のアクティブマトリクス型液晶表示装置。
7. 前記第３のトランジスタは、前記第１および第２のトランジスタのオン抵抗よりも十分に高い抵抗値を有する高抵抗素子を構成していることを特徴とする請求項４ないし６のいずれかに記載のアクティブマトリクス型液晶表示装置。
8. 前記第１のバスには電源投入時にこの第１のバスに所定電位を与える電位付与手段が接続されたことを特徴とする請求項４ないし７のいずれかに記載のアクティブマトリクス型液晶表示装置。
9. 前記第４のトランジスタは、前記第１および第２のトランジスタのオン抵抗よりも十分に高い抵抗値を有する高抵抗素子を構成していることを特徴とする請求項４ないし８のいずれかに記載のアクティブマトリクス型液晶表示装置。
10. 前記第１及び第２のトランジスタの接続中点と前記画素電極の間に高抵抗素子を構成する第５のトランジスタが接続され、第１または第２のトランジスタのオン抵抗より第３のトランジスタの抵抗が十分に高く、第３のトランジスタの抵抗よりも第５のトランジスタの抵抗が十分に高く、第５のトランジスタの抵抗よりも第１または第２のトランジスタのオフ抵抗が十分に高い関係に設定されていることを特徴とする請求項７に記載のアクティブマトリクス型液晶表示装置。
11. 前記第２のトランジスタと前記画素電極との間に接続された、２つの直列接続された第６及び第７のトランジスタと、
    この第６および第７のトランジスタの接続中点と前記対向電極との間に接続された第８のトランジスタとをさらに備えたことを特徴とする請求項４ないし９のいずれかに記載のアクティブマトリクス型液晶表示装置。

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