KR20130096536A

KR20130096536A - 표시 장치

Info

Publication number: KR20130096536A
Application number: KR1020120018066A
Authority: KR
Inventors: 편기현; 강성인; 기세대; 신승운; 임형섭; 황준호
Original assignee: 삼성디스플레이 주식회사
Priority date: 2012-02-22
Filing date: 2012-02-22
Publication date: 2013-08-30
Also published as: US9293100B2; US20130215160A1; KR101953805B1

Abstract

본 발명의 표시 장치는 복수의 게이트 라인들과 복수의 데이터 라인들의 교차 영역에 각각 배치된 복수의 픽셀들과, 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와, 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와, 외부로부터 입력된 영상 신호 및 제어 신호에 응답해서 상기 데이터 드라이버 및 상기 게이트 구동 유닛을 제어하고, 제1 및 제2 킥백 신호를 출력하는 타이밍 컨트롤러, 그리고 상기 제1 및 제2 킥백 신호에 응답해서 상기 복수의 게이트 라인들을 구동하기 위한 제1 및 제2 게이트 온 전압을 출력하는 전압 발생기를 포함한다. 상기 게이트 드라이버는, 상기 제1 게이트 온 전압에 응답해서 상기 복수의 게이트 라인들 중 일군의 게이트 라인들을 구동하고, 상기 제2 게이트 온 전압에 응답해서 상기 복수의 게이트 라인들 중 타군의 게이트 라인들을 구동한다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로, 좀 더 구체적으로는 표시 품질이 향상된 표시 장치에 관한 것이다.

일반적으로 표시 장치는 영상을 표시하기 위한 표시 패널과 표시 패널을 구동하는 데이터 드라이버 및 게이트 드라이버를 포함한다. 표시 패널은 복수의 게이트 라인, 복수의 데이터 라인 및 복수의 서브 픽셀들을 포함한다. 서브 픽셀 각각은 박막 트랜지스터, 액정 커패시터 및 스토리지 커패시터를 포함한다. 데이터 드라이버는 데이터 라인들에 계조 전압을 출력하고, 게이트 드라이버는 게이트 라인들을 구동하기 위한 게이트 신호를 출력한다.

이러한 표시 장치는 표시하고자 하는 게이트 라인에 연결된 박막 트랜지스터의 게이트 전극에 게이트 온 전압을 인가한 후, 표시 영상에 대응하는 데이터 전압을 소스 전극에 인가하여 영상을 표시할 수 있다. 박막 트랜지스터가 턴 온됨에 따라서 액정 커패시터 및 스토리지 커패시터에 인가된 데이터 전압은 박막 트랜지스터가 턴 오프된 후에도 소정 시간 지속되어야 한다. 그러나, 게이트 전극과 드레인 전극 사이에 존재하는 기생 커패시턴스 때문에 액정 커패시터 및 스토리지 커패시터에 인가된 데이터 전압에 왜곡이 생길 수 있다.

이와 같이 왜곡된 전압을 킥백(kickback) 전압이라 한다. 킥백 전압이 커질수록 프레임간 화질 변동이 커지므로 화면 떨림 현상이 발생한다. 일반적으로 킥백 전압을 낮추기 위하여 게이트 온 전압을 낮추는 방법이 많이 사용되나 게이트 온 전압을 낮추면 박막 트랜지스터의 구동 능력이 저하될 수 있다.

따라서 본 발명의 목적은 박막 트랜지스터의 구동 능력 저하를 방지할 수 있는 표시 장치를 제공하는데 있다.

이와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 표시 장치는, 복수의 게이트 라인들과 복수의 데이터 라인들의 교차 영역에 각각 배치된 복수의 픽셀들과, 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와, 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와, 외부로부터 입력된 영상 신호 및 제어 신호에 응답해서 상기 데이터 드라이버 및 상기 게이트 구동 유닛을 제어하고, 제1 및 제2 킥백 신호를 출력하는 타이밍 컨트롤러, 그리고 상기 제1 및 제2 킥백 신호에 응답해서 상기 복수의 게이트 라인들을 구동하기 위한 제1 및 제2 게이트 온 전압을 출력하는 전압 발생기를 포함한다. 상기 게이트 드라이버는, 상기 제1 게이트 온 전압에 응답해서 상기 복수의 게이트 라인들 중 일군의 게이트 라인들을 구동하고, 상기 제2 게이트 온 전압에 응답해서 상기 복수의 게이트 라인들 중 타군의 게이트 라인들을 구동한다.

이 실시예에 있어서, 상기 전압 발생기는, 상기 제1 킥백 신호에 응답해서 상기 복수의 게이트 라인들 중 상기 일군의 게이트 라인들을 구동하기 위한 상기 제1 게이트 온 전압을 발생하고, 상기 제2 킥백 신호에 응답해서 상기 복수의 게이트 라인들 중 상기 타군의 게이트 라인들을 구동하기 위한 상기 제2 게이트 온 전압을 발생한다.

이 실시예에 있어서, 상기 전압 발생기는, 상기 제1 킥백 신호에 응답해서 상기 복수의 게이트 라인들 중 상기 일군의 게이트 라인들을 구동하기 위한 상기 제1 게이트 온 전압을 발생하는 제1 게이트 온 전압 발생기, 그리고 상기 제2 킥백 신호에 응답해서 상기 복수의 게이트 라인들 중 상기 타군의 게이트 라인들을 구동하기 위한 상기 제2 게이트 온 전압을 발생하는 제2 게이트 온 전압 발생기를 포함한다.

이 실시예에 있어서, 상기 제1 게이트 온 전압 발생기는 게이트 온 전압을 발생하는 레귤레이터를 더 포함한다.

이 실시예에 있어서, 상기 제1 게이트 온 전압 발생기는, 상기 제1 킥백 신호 및 전압 레벨 신호를 입력받고, 제1 킥백 인에이블 신호를 출력하는 제1 로직 회로와, 상기 게이트 온 전압과 제1 노드 사이에 연결되고, 상기 제1 킥백 신호에 의해 제어되는 게이트를 갖는 제1 트랜지스터, 그리고 상기 제1 노드와 제2 노드 사이에 연결되고, 상기 제1 킥백 인에이블 신호에 의해 제어되는 게이트를 갖는 제2 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 제2 게이트 온 전압 발생기는, 상기 제2 킥백 신호 및 상기 전압 레벨 신호를 입력받고, 제2 킥백 인에이블 신호를 출력하는 제2 로직 회로와, 상기 게이트 온 전압과 제3 노드 사이에 연결되고, 상기 제2 킥백 신호에 의해 제어되는 게이트를 갖는 제3 트랜지스터, 그리고 상기 제3 노드와 상기 제2 노드 사이에 연결되고, 상기 제2 킥백 인에이블 신호에 의해 제어되는 게이트를 갖는 제4 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 타이밍 컨트롤러는 상기 전압 레벨 신호를 더 출력한다.

이 실시예에 있어서, 상기 전압 발생기는, 상기 제 2 노드와 접지 전압 사이에 연결된 저항을 더 포함한다.

이 실시예에 있어서, 상기 일군의 게이트 라인들은 홀수 번째 게이트 라인이고, 상기 타군의 게이트 라인들은 짝수 번째 게이트 라인이다.

이 실시예에 있어서, 상기 제1 킥백 신호와 상기 제2 킥백 신호 각각의 주파수는 서로 동일하고, 위상이 서로 다르다.

이 실시예에 있어서, 상기 복수의 픽셀들은, 상기 게이트 라인의 신장 방향으로 순차적으로 배열된 레드 픽셀, 그린 픽셀 및 블루 픽셀을 포함하고, 상기 복수의 픽셀들 중 일군의 픽셀들은 좌측 인접 데이터 라인과 연결되고, 상기 타군의 픽셀들은 우측 인접 데이터 라인과 연결된다.

이 실시예에 있어서, 상기 일군 픽셀들과 상기 타군의 픽셀들은 상기 데이터 라인의 신장 방향으로 교대로 배치된다.

이 실시예에 있어서, 상기 복수의 게이트 라인들은, 소정 게이트 라인과 연결된 픽셀들로 데이터 신호가 제공되는 동안 다음 게이트 라인과 연결된 데이터 라인들이 프리챠지되도록 구동된다.

이와 같은 본 발명에 의하면, 게이트 라인을 구동하는 동안 게이트 온 전압이 낮아지는 것을 방지할 수 있다. 그러므로 박막 트랜지스터의 구동 능력이 저하되는 문제가 발생하지 않으므로 표시 품질이 향상된다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 회로 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 게이트 드라이버의 구성 예 및 표시 패널 내 픽셀들의 배치 예를 상세히 보여주는 도면이다.
도 3은 도 2에 도시된 표시 패널의 동작을 설명하기 위한 타밍도이다.
도 4는 도 1에 도시된 전압 발생기가 제1 킥백 신호에 응답해서 동작하는 경우, 도 1에 도시된 표시 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 1에 도시된 전압 발생기의 본 발명의 일 실시예에 따른 구성을 보여주는 도면이다.
도 6은 도 1에 도시된 표시 장치 및 도 5에 도시된 전압 발생기의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 1에 도시된 표시 장치의 본 발명의 다른 실시예에 따른 동작에 따른 신호들의 타이밍도이다.
도 8은 도 1에 도시된 타이밍 컨트롤러 및 전압 발생기의 다른 실시예에 따른 구성을 보여주는 도면이다.
도 9는 도 8에 도시된 타이밍 컨트롤러 및 전압 발생기에서 사용되는 신호들의 타이밍도이다.

이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 회로 구성을 보여주는 도면이다.

도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 데이터 드라이버(130), 전압 발생기(140) 및 게이트 드라이버(150)를 포함한다.

표시 패널(110)은 제1 방향(X1)으로 신장된 복수의 데이터 라인들(D1-Dm) 및 데이터 라인들(D1-Dm)에 교차하여 제2 방향(X2)으로 신장된 복수의 게이트 라인들(G1-Gn) 그리고 그들의 교차 영역에 행렬의 형태로 배열된 복수의 서브 픽셀들(Px)을 포함한다. 복수의 데이터 라인들(D1-Dm)과 복수의 게이트 라인들(G1-Gn)은 서로 절연되어 있다.

각 서브 픽셀(Px)은 도면에 도시되지 않았으나, 대응하는 데이터 라인 및 게이트 라인에 연결된 스위칭 트랜지스터와 이에 연결된 액정 커패시터(crystal capacitor) 및 스토리지 커패시터(storage capacitor)를 포함한다.

타이밍 컨트롤러(120)는 외부로부터 영상 신호(RGB) 및 이의 표시를 제어하기 위한 제어 신호들(CTRL) 예를 들면, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클럭 신호(MCLK) 및 데이터 인에이블 신호(DE) 등을 제공받는다. 타이밍 컨트롤러(120)는 제어 신호들(CTRL)에 기초하여 영상 신호(RGB)를 표시 패널(110)의 동작 조건에 맞게 처리한 데이터 신호(DATA) 및 제1 제어 신호(CONT1)를 데이터 드라이버(130)로 제공하고, 제2 제어 신호(CONT2)를 게이트 드라이버(150)로 제공한다. 제1 제어 신호(CONT1)는 수평 동기 시작 신호(STH), 클럭 신호(HCLK) 및 라인 래치 신호(TP)를 포함하고, 제2 제어 신호(CONT2)는 수직 동기 시작 신호(STV1), 출력 인에이블 신호(OE) 그리고 제1 및 제 게이트 펄스 신호(CPV1, CPV2)를 포함할 수 있다.

데이터 드라이버(130)는 타이밍 컨트롤러(120)로부터의 데이터 신호(DATA) 및 제1 제어 신호(CONT1)에 따라서 데이터 라인들(D1-Dm) 각각을 구동하기 위한 계조 전압들을 출력한다.

전압 발생기(140)는 타이밍 컨트롤러(120)로부터의 제1 및 제2 킥백 신호(KB1, KB2) 및 전압 레벨 신호(VD)에 응답해서 제1 및 제2 게이트 온 전압(VON1, VON2), 게이트 오프 전압(VOFF) 및 공통 전압(VCOM)을 출력한다. 타이밍 컨트롤러(120)로부터의 제1 킥백 신호(KB1)는 홀수 번째 게이트 라인들(G1, G3, G5, ..., Gn)의 킥백 전압을 조절하기 위한 신호이며, 제2 킥백 신호(KB2)는 짝수 번째 게이트 라인들(G2, G4, G6, ..., Gn-1)의 킥백 전압을 조절하기 위한 신호이다.

게이트 드라이버(150)는 타이밍 컨트롤러(120)로부터의 제2 제어 신호(CONT2) 및 전압 발생기(140)로부터의 제1 및 제2 게이트 온 전압(VON1, VON2) 에 응답해서 게이트 라인들(G1-Gn)을 구동한다. 게이트 드라이버(150)는 게이트 구동 IC(Integrated circuit)를 포함한다. 최근에는 게이트 구동 IC를 비정질-실리콘 박막 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용한 ASG(Amorphous silicon gate) 회로로 구현한다.

하나의 게이트 라인에 제1 및 제2 게이트 온 전압(VON1, VON2) 중 대응하는 어느 하나가 인가된 동안 이에 연결된 한 행의 스위칭 트랜지스터가 턴 온되고, 이때 데이터 드라이버(130)는 데이터 신호(DATA)에 대응하는 계조 전압들을 데이터 라인들(D1-Dm)로 제공한다. 데이터 라인들(D1-Dm)에 공급된 계조 전압들은 턴 온된 스위칭 트랜지스터를 통해 해당 서브 픽셀에 인가된다. 여기서, 한 행의 스위칭 트랜지스터가 턴 온 되어 있는 기간 즉, 데이터 인에이블 신호(DE) 및 제1 및 제2 게이트 클럭 신호(CKV1, CKV2)의 한 주기를‘1 수평 주기(horizontal period)' 또는 ‘1H'라고 한다. 이 실시예에서 하나의 게이트 라인에 제1 게이트 온 전압(VON1) 또는 제2 게이트 온 전압(VON2)이 인가되는 시간이 1/2H이면서 인접한 이전 게이트 라인에 제2 게이트 온 전압(VON2) 또는 제1 게이트 온 전압(VON1)이 인가되는 시간의 후반 1/2H 동안 중첩되도록 하는 게이트 라인 프리챠지 구동을 수행한다. 이와 같은 게이트 라인 프리챠지 구동 방식은 게이트 라인 수 증가에 의한 액정 커패시터의 감소된 충전 시간을 보충하는 효과를 갖는다.

도 2는 도 1에 도시된 게이트 드라이버의 구성 예 및 표시 패널 내 픽셀들의 배치 예를 상세히 보여주는 도면이다.

도 2를 참조하면, 게이트 드라이버(150)는 게이트 라인들(G1-Gn)에 각각 대응하는 복수의 ASG(Amorphous silicon gate) 회로들(151-159)을 포함한다. 도 2에는 게이트 드라이버(150)가 ASG 회로들(151-159)로 구성된 경우를 일 예로 설명하나, 이에 한정되지 않고 집적 회로로 구현되어서 표시 패널(110)의 일측에 실장될 수 있다.

표시 패널(110) 내 하나의 픽셀(PX11)은 레드, 그린 및 블루에 각각 대응하는 3 개의 서브 픽셀들(R1, G1, B1)과 서브 픽셀들에 각각 연결된 스위칭 트랜지스터들을 포함한다. 스위칭 트랜지스터들 각각은 대응하는 데이터 라인과 대응하는 게이트 라인에 연결된다. 서브 픽셀들(R1, G1, B1)은 게이트 라인의 신장 방향 즉, 제2 방향(X2)으로 순차적으로 배치되고, 데이터 라인의 신장 방향 즉, 제1 방향(X1)으로 동일한 색상의 서브 픽셀들이 순차적으로 배열된다. 예컨대, 데이터 라인(D1)의 우측에는 레드 서브 픽셀들(R1-Rn)이 배열되고, 데이터 라인들(D2, D3)의 사이에는 그린 서브 픽셀들(G1-Gn)이 배열되고, 그리고 데이터 라인들(D3, D4)의 사이에는 블루 서브 픽셀들(B1-Bn)이 배열된다. 이 실시예에서는 레드 서브 픽셀, 그린 서브 픽셀 및 블루 서브 픽셀(R, G, B) 순으로 게이트 라인의 신장 방향으로 순차적으로 배치된 것을 도시하고 설명하나, 서브 픽셀들의 배치 순서는 (R, B, G), (G, B, R), (G, R, B), (B, R, G) 및 (B, G, R) 등과 같이 다양하게 변경될 수 있다.

도 2를 참조하면, 서브 픽셀들(R1-Rn, G1-Gn, B1-Bn)의 일군은 좌측 인접 데이터 라인과 연결되고, 서브 픽셀들(R1-Rn, G1-Gn, B1-Bn)의 타군은 우측 인접 데이터 라인과 연결된다. 구체적으로, 홀수 번째 게이트 라인들(G1, G3, G5, …, Gn-1)과 연결된 서브 픽셀들 각각의 스위칭 트랜지스터는 좌측 인접 데이터 라인과 연결되고, 짝수 번째 게이트 라인들(G2, G4, G6, …, Gn)과 연결된 서브 픽셀들의 스위칭 트랜지스터는 우측 인접 데이터 라인과 연결된다. 이와 같은 연결 방법은 서브 픽셀들이 행 단위로 좌측 및 우측 인접 데이터 라인들과 연결된 지그재그 연결 구조이다.

예를 들어, 게이트 라인(G1)과 연결된 서브 픽셀들의 스위칭 트랜지스터들은 각각 좌측 데이터 라인과 연결되고, 게이트 라인(G2)과 연결된 서브 픽셀들의 스위칭 트랜지스터들은 각각 우측 데이터 라인들과 연결된다.

앞서 설명한 바와 같이, 게이트 라인의 프리챠지 구동을 위해서는 데이터 라인들(D1-Dm)은 컬럼 인버전 방식으로 구동되어야 한다. 컬럼 인버전 방식은 동일한 데이터 라인에 인가되는 계조 전압의 극성은 동일하고 이웃한 데이터 라인들로 제공되는 계조 전압들의 전극들이 공통 전압(VCOM)을 기준으로 상보적이다.

이러한 서브 픽셀들과 데이터 라인들의 연결에 의하면, 데이터 드라이버(140)에 의해서 데이터 라인들이 컬럼 인버전 방식으로 구동하더라도 화면에 나타나는 반전 즉, 겉보기 반전(apparent inversion)은 도트 인버전(dot inversion)과 동일하다. 즉, 인접한 서브 픽셀들로 제공되는 계조 전압들이 서로 상보적 극성을 갖는다. 겉보기 반전이 도트 인버전이 되면 계조 전압이 정극성 일 때와 부극성 일 때의 킥백(kick-back) 전압으로 인해서 나타나는 휘도의 차가 분산되므로 세로줄 플리커가 감소한다.

도 2에 도시된 픽셀 구조에서, 표시 패널(110)의 레드 서브 픽셀들(R1-Rn)로 최저 계조의 데이터 신호를 공급하고, 그린 서브 픽셀들(G1-Gn) 및 블루 서브 픽셀들(B1-Bn)로는 최대 계조의 데이터 신호를 공급하는 경우를 일 예로 설명한다.

도 3은 도 2에 도시된 표시 패널의 동작을 설명하기 위한 타밍도이다.

도 2 및 도 3을 참조하면, 그린 서브 픽셀들(G1-Gn) 및 블루 서브 픽셀들(B1-Bn)로 최대 계조의 데이터 신호를 공급하는 경우, 레드 서브 픽셀들(R2, R4, R6…) 및 그린 서브 픽셀들(G1, G3, G5, …)이 연결된 데이터 라인(D2)에는 최대 계조에 대응하는 데이터 신호와 최저 계조에 대응하는 데이터 신호가 매 수평 주기(H)마다 번갈아 입력된다.

그린 서브 픽셀들(G2, G4, G6, …) 및 블루 서브 픽셀들(B1, B3, B5, …) 이 연결된 데이터 라인(D3)에는 최대 계조에 대응하는 데이터 신호가 1프레임 동안 유지된다.

블루 서브 픽셀들(B2, B4, B6, …) 및 레드 서브 픽셀들(R2, R4, R6…)이 연결된 데이터 라인(D4)에는 최대 계조에 대응하는 데이터 신호와 최저 계조에 대응하는 데이터 신호가 매 수평 주기(H)마다 번갈아 입력된다.

그러므로 매 수평 주기(H)마다 데이터 신호의 전압 레벨이 변화하는 데이터 라인들(D2, D2)에 연결된 서브 픽셀들보다 한 프레임동안 동일한 전압 레벨로 유지되는 데이터 라인(D3)과 연결된 서브 픽셀들의 휘도가 더 밝게 된다.

즉, 데이터 라인(D3)과 연결된 서브 픽셀들(B1, G2, B3, G4, B5, G6, …)의 휘도가 데이터 라인(D2)과 연결된 그린 서브 픽셀들(G1, G3, G5, …) 및 데이터 라인(D4)과 연결된 블루 서브 픽셀들(B2, B4, B6, )의 휘도보다 높다. 이는 표시 패널(110)에 표시된 영상에 혼색 가로줄 현상을 유발하므로 표시 품질을 저하시킨다.

도 4는 도 1에 도시된 전압 발생기가 제1 킥백 신호에 응답해서 동작하는 경우, 도 1에 도시된 표시 장치의 동작을 설명하기 위한 타이밍도이다.

도 1 및 도 4를 참조하면, 전압 발생기(140)는 타이밍 컨트롤러(120)로부터에 제1 킥백 신호(KB1)에 응답해서 제1 게이트 온 전압(VON1)을 발생할 수 있다. 전압 발생기(140)로부터 출력되는 제1 게이트 온 전압(VON1)은 하나의 게이트 라인과 연결된 서브 픽셀들 각각의 트랜지스터들을 턴 온시키기에 충분한 전압 레벨을 갖는다.

전압 발생기(140)는 제1 킥백 신호(KB1)가 하이 레벨로 활성화되면 제1 게이트 온 전압(VON1)의 전압 레벨이 소정의 기울기를 가지고 낮아지도록 제어한다. 게이트 드라이버(150)는 전압 발생기(140)로부터의 제1 게이트 온 전압(VON1) 및 게이트 오프 전압(VOFF)으로 게이트 라인들(G1-Gn)을 구동한다. 제1 게이트 펄스 신호(CPV1)는 복수의 게이트 라인들(G1-Gn) 중 홀수 번째 게이트 라인들(G1, G3, G5, …)을 구동하기 위한 신호이고, 제2 게이트 펄스 신호(CPV2)는 복수의 게이트 라인들(G1-Gn) 중 짝수 번째 게이트 라인들(G2, G4, G6, …)을 구동하기 위한 신호이다. 제1 게이트 펄스 신호(CPV1) 내 각 펄스들은 홀수 번째 게이트 라인들(G1, G3, G5, …)에 각각 대응하고, 제2 게이트 펄스 신호(CPV2) 내 각 펄스들은 홀수 번째 게이트 라인들(G2, G4, G6, …)에 각각 대응한다.

소정의 게이트 라인(Gi)은 제1 게이트 펄스 신호(CPV1)가 하이 레벨로 활성화되면 제1 게이트 온 전압(VON1)으로 구동되고, 제1 게이트 펄스 신호(CPV1)가 로우 레벨로 비활성화되면 게이트 오프 전압(VOFF)으로 구동된다. 게이트 라인(Gi+1)은 제2 게이트 펄스 신호(CPV2)가 하이 레벨로 활성화되면 제1 게이트 온 전압(VON1)으로 구동되고, 제2 게이트 펄스 신호(CPV2)가 로우 레벨로 비활성화되면 게이트 오프 전압(VOFF)으로 구동된다.

제1 킥백 신호(KB1)는 하나의 게이트 라인과 연결된 서브 픽셀들 각각의 트랜지스터들이 턴 온되고 나서 소정 시간 경과 후 턴 오프될 때 즉, 제1 게이트 온 전압(VON1)의 폴링 에지의 전압을 낮추기 위한 신호이다. 그러므로 제1 킥백 신호(KB1)는 제1 및 제2 게이트 펄스 신호(CVP1, CPV2)의 주파수보다 2배 높아야 모든 게이트 라인들(G1-Gn)로 공급되는 제1 게이트 온 전압(VON1)의 폴링 에지의 전압을 낮출 수 있다.

그러나, 이러한 경우 게이트 라인들(G1-Gn)이 제1 게이트 온 전압(VON1)로 구동되는 구간 중 일부 구간(A)에서 원하지 않는 전압 강하가 발생할 수 있다. 이러한 전압 강하는 서브 픽셀들 각각의 충전량 저하를 유발하므로 앞서 도 3에서 설명된 혼색 가로줄 문제를 더욱 심각하게 한다.

도 5는 도 1에 도시된 전압 발생기의 본 발명의 일 실시예에 따른 구성을 보여주는 도면이다.

도 5를 참조하면, 전압 발생기(150)는 레귤레이터(210), 제1 게이트 온 전압 발생기(220), 제2 게이트 온 전압 발생기(230) 그리고 저항(RE)을 포함한다.

레귤레이터(210)는 공통 전압(VCOM), 게이트 오프 전압(VOFF) 및 게이트 온 전압(VON)을 발생한다. 레귤레이터(210)에서 발생된 게이트 오프 전압(VOFF)은 도 1에 도시된 게이트 드라이버(150)로 제공된다.

제1 게이트 온 전압 발생기(220)는 제1 로직 회로(221)와 제1 및 제2 트랜지스터들(222, 223)을 포함한다. 제1 로직 회로(221)는 도 1에 도시된 타이밍 컨트롤러(120)로부터의 제1 킥백 신호(KB1)와 전압 레벨 신호(VD)를 입력받고, 제1 킥백 인에이블 신호(KBE1)를 출력한다. 제1 로직 회로(221)는 앤드 게이트로 구성될 수 있다.

제1 트랜지스터(222)는 레귤레이터(210)에서 발생된 게이트 온 전압(VON)과 제1 노드(N1) 사이에 연결되고, 제1 킥백 신호(KB1)에 의해서 제어되는 게이트를 갖는다. 제2 트랜지스터(223)는 제1 노드(N1)과 제2 노드(N2) 사이에 연결되고, 제1 로직 회로(221)로부터의 제1 킥백 인에이블 신호(KEB1)에 의해 제어되는 게이트를 갖는다. 제1 노드(N1)의 전압은 제1 게이트 온 전압(VON1)으로 출력된다.

제2 게이트 온 전압 발생기(230)는 제2 로직 회로(231)와 제3 및 제4 트랜지스터들(232, 233)을 포함한다. 제2 로직 회로(231)는 도 1에 도시된 타이밍 컨트롤러(120)로부터의 제2 킥백 신호(KB2)와 전압 레벨 신호(VD)를 입력받고, 제2 킥백 인에이블 신호(KBE1)를 출력한다. 제2 로직 회로(231)는 앤드 게이트로 구성될 수 있다.

제3 트랜지스터(232)는 레귤레이터(210)에서 발생된 게이트 온 전압(VON)과 제3 노드(N3) 사이에 연결되고, 제2 킥백 신호(KB2)에 의해서 제어되는 게이트를 갖는다. 제4 트랜지스터(233)는 제3 노드(N3)와 제2 노드(N2) 사이에 연결되고, 제2 로직 회로(231)로부터 출력되는 제2 킥백 인에이블 신호(KEB2)에 의해 제어되는 게이트를 갖는다. 제3 노드(N3)의 전압은 제2 게이트 온 전압(VON2)으로 출력된다.

제1 및 제3 트랜지스터(222, 232)는 각각 PMOS 트랜지스터이고, 제2 및 제4 트랜지스터(223, 233)는 NMOS 트랜지스터이다. 저항(RE)은 제2 노드(N2)와 접지 전압 사이에 연결된다.

이와 같은 구성을 갖는 전압 발생기(140)의 동작은 도 6을 참조하여 설명한다.

도 6은 도 1에 도시된 표시 장치 및 도 5에 도시된 전압 발생기의 동작을 설명하기 위한 타이밍도이다.

도 6을 참조하면, 타이밍 컨트롤러(120)로부터 출력되는 제1 킥백 신호(KB1) 및 제2 킥백 신호(KB2)는 주파수가 서로 동일하고, 위상이 서로 상이하다. 제1 킥백 신호(KB1) 및 제2 킥백 신호(KB2) 각각의 주파수는 제1 및 제2 게이트 펄스 신호(CPV1, CPV2)와 동일하다. 전압 레벨 신호(VD)는 제1 및 제2 게이트 온 전압(VON1, VON2)의 최저 전압(VL)에 대응하는 신호이다.

제1 킥백 신호(KB1)가 로우 레벨이면 제1 트랜지스터(222)가 턴 온되어서 제1 노드(N1)의 전압은 레귤레이터(210)로부터의 게이트 온 전압(VON) 레벨로 상승한다. 그러므로 제1 게이트 온 전압(VON1)은 제1 노드(N1)의 게이트 온 전압(VON) 레벨로 출력된다. 계속해서 제1 킥백 신호(KB1)가 하이 레벨로 활성화되면, 제1 트랜지스터(222)는 턴 오프된다. 제1 킥백 신호(KB1)가 하이 레벨이고, 전압 레벨 신호(VD)가 하이 레벨이면, 로직 회로(221)는 하이 레벨의 제1 킥백 인에이블 신호(KBE1)를 출력한다. 따라서 제2 트랜지스터(223)가 턴 온된다. 그러므로 제1 노드(N1)의 전압인 제1 게이트 온 전압(VON1)은 저항(RE)을 통해 디스챠지된다. 이때 제1 게이트 온 전압(VON1)의 디스챠지 속도는 저항(RE)의 저항값에 따라 설정될 수 있다.

다시 제1 킥백 신호(KB1)가 로우 레벨로 천이하면, 제1 트랜지스터(222)는 턴 온되고, 제2 트랜지스터(223)는 턴 오프된다. 그러므로 제1 게이트 온 전압(VON1)은 다시 게이트 온 전압(VON) 레벨로 출력된다.

제2 킥백 신호(KB2)가 로우 레벨이면 제3 트랜지스터(232)가 턴 온되어서 제3 노드(N3)의 전압은 레귤레이터(210)로부터의 게이트 온 전압(VON) 레벨로 상승한다. 그러므로 제2 게이트 온 전압(VON2)은 제3 노드(N3)의 게이트 온 전압(VON) 레벨로 출력된다. 계속해서 제2 킥백 신호(KB2)가 하이 레벨로 활성화되면, 제1 트랜지스터(232)는 턴 오프된다. 제2 킥백 신호(KB2)가 하이 레벨이고, 전압 레벨 신호(VD)가 하이 레벨이면, 로직 회로(231)는 하이 레벨의 제2 킥백 인에이블 신호(KBE2)를 출력한다. 따라서 제4 트랜지스터(233)가 턴 온된다. 그러므로 제3 노드(N3)의 전압인 제2 게이트 온 전압(VON2)은 저항(RE)을 통해 디스챠지된다. 이때 제2 게이트 온 전압(VON2)의 디스챠지 속도는 저항(RE)의 저항값에 따라 설정될 수 있다.

다시 제2 킥백 신호(KB2)가 로우 레벨로 천이하면, 제3 트랜지스터(232)는 턴 온되고, 제4 트랜지스터(233)는 턴 오프된다. 그러므로 제2 게이트 온 전압(VON2)은 다시 게이트 온 전압(VON) 레벨로 출력된다.

도 1에 도시된 게이트 드라이버(150)는 제1 게이트 펄스 신호(CPV1)에 응답해서 게이트 라인들(G1-Gn) 중 홀수 번째 게이트 라인들(G1, G3, G5, …, Gn)을 제1 게이트 온 전압(VON1)으로 구동하며, 제2 게이트 펄스 신호(CPV2)에 응답해서 짝수 번째 게이트 라인들(G2, G4, G6, …, Gn-1)을 제2 게이트 온 전압(VON2)으로 구동한다.

이와 같이, 전압 발생기(140)는 홀수 번째 게이트 라인들(G1, G3, G5, …, Gn)을 구동하기 위한 제1 게이트 온 전압(VON1)과 짝수 번째 게이트 라인들(G2, G4, G6, …, Gn-1)을 구동하기 위한 제2 게이트 온 전압(VON2)을 구분하여 발생하므로, 게이트 라인들(G1-Gn)이 게이트 온 전압(VON) 레벨로 구동되는 B 구간 및 C 구간에서 도 4에 도시된 A 구간과 다르게 전압 강하가 발생하지 않는다. 그러므로 표시 장치(100)의 표시 품질 저하를 최소화할 수 있다.

도 7은 도 1에 도시된 표시 장치의 본 발명의 다른 실시예에 따른 동작에 따른 신호들의 타이밍도이다.

도 1 및 도 7을 참조하면, 표시 장치(100)는 수직 동기 시작 신호(STV1)에 의해서 하나의 게이트 라인이 1 프레임동안 두 번 구동된다. 그러므로 한 프레임 동안 하나의 게이트 라인은 2 회에 걸쳐서 프리챠지 구동 및 메인 구동된다. 즉, i번째 게이트 라인(Gi)이 메인 구동될 때 i+2번째 게이트 라인(Gi+2)이 프리챠지 구동된다. 또한 i+1번째 게이트 라인(Gi+1)이 메인 구동될 때 i+3번째 게이트 라인(Gi+3)이 프리챠지 구동된다. 이와 같은 프리챠지 구동에 있어서, i번째 게이트 라인(Gi)의 구동에 의해서 i+2번째 게이트 라인의 전하량이 증가한다. 여기서, i는 (n-2)보다 작은 양의 정수이다.

도 7에 도시된 예에서, 전압 발생기(140)는 제1 킥백 신호(KB1)에 응답해서 게이트 라인들(G1-Gn) 중 일군의 게이트 라인들(Gi, Gi+1)을 구동하기 위한 제1 게이트 온 전압(VON1)을 발생하고, 제2 킥백 신호(KB2)에 응답해서 게이트 라인들(G1-Gn) 중 타군의 게이트 라인들(Gi+2, Gi+3)을 구동하기 위한 제2 게이트 온 전압(VON2)을 발생한다.

게이트 드라이버(150)는 타이밍 컨트롤러(120)로부터 제공되는 제2 제어 신호(CONT2), 구체적으로 수직 동기 시작 신호(STV1) 및 제1 게이트 펄스 신호(CPV1)에 응답해서 게이트 라인들(Gi, Gi+1)을 제1 게이트 온 전압(VON1) 및 게이트 오프 전압(VOFF)으로 구동하고, 게이트 라인들(Gi+2, Gi+3)을 제2 게이트 온 전압(VON2) 및 게이트 오프 전압(VOFF)으로 구동한다.

게이트 라인들(G1-Gn)은 메인 구동될 때 게이트 온 전압(VON) 레벨에서 게이트 오프 전압(VOFF) 레벨로 천이하는 폴링 에지에서 킥백 전압 감소를 위해 전압 레벨이 감소한다. 이때 i번째 게이트 라인(Gi)을 메인 구동하기 위한 제1 게이트 온 전압(VON1)과 i+2번째 게이트 라인(Gi+2)이 프리챠지 구동하기 위한 제2 게이트 온 전압(VON2)이 분리되어 있으므로, i+2번째 게이트 라인(Gi+2)을 구동하는 신호의 폴링 에지에서의 전압 강하는 발생하지 않는다. 그러므로 표시 장치(100)의 표시 품질 저하를 최소화할 수 있다.

도 8은 도 1에 도시된 타이밍 컨트롤러 및 전압 발생기의 다른 실시예에 따른 구성을 보여주는 도면이다.

도 8을 참조하면, 타이밍 컨트롤러(200)는 도 1에 도시된 타이밍 컨트롤러(125)와 달리 제1 내지 제3 킥백 신호(KB1-KB3)를 출력한다. 전압 발생기(300)는 도 1에 도시된 전압 발생기(140)와 달리 제1 내지 제3 킥백 신호(KB1-KB3)에 응답해서 제1 내지 제3 게이트 온 전압(VON1-VON3) 및 공통 전압(VCOM)와 게이트 오프 전압(VOFF)을 출력한다. 도 8에 도시되지 않았으나, 타이밍 컨트롤러(200)로부터 도 1에 도시된 게이트 드라이버(15)로 제공되는 제2 제어 신호(CONT2)는 제1 내지 제3 게이트 펄스 신호(CPV1-CPV3)를 포함한다.

전압 발생기(300)는 레귤레이터(310), 제1 게이트 온 전압 발생기(320), 제2 게이트 온 전압 발생기(330), 제3 게이트 온 전압 발생기(340) 그리고 저항(RE)을 포함한다.

레귤레이터(310)는 공통 전압(VCOM), 게이트 오프 전압(VOFF) 및 게이트 온 전압(VON)을 발생한다. 레귤레이터(310)에서 발생된 게이트 오프 전압(VOFF)은 도 1에 도시된 게이트 드라이버(150)로 제공된다.

제1 게이트 온 전압 발생기(320)는 제1 로직 회로(321)와 제1 및 제2 트랜지스터들(322, 323)을 포함한다. 제1 로직 회로(321)는 타이밍 컨트롤러(200)로부터의 제1 킥백 신호(KB1)와 전압 레벨 신호(VD)를 입력받고, 제1 킥백 인에이블 신호(KBE1)를 출력한다. 제1 로직 회로(321)는 앤드 게이트로 구성될 수 있다.

제1 트랜지스터(322)는 레귤레이터(310)에서 발생된 게이트 온 전압(VON)과 제1 노드(N11) 사이에 연결되고, 제1 킥백 신호(KB1)에 의해서 제어되는 게이트를 갖는다. 제2 트랜지스터(323)는 제1 노드(N11)과 제2 노드(N12) 사이에 연결되고, 제1 로직 회로(321)로부터의 제1 킥백 인에이블 신호(KEB1)에 의해 제어되는 게이트를 갖는다. 제1 노드(N11)의 전압은 제1 게이트 온 전압(VON1)으로 출력된다.

제2 게이트 온 전압 발생기(330)는 제2 로직 회로(331)와 제3 및 제4 트랜지스터들(332, 333)을 포함한다. 제2 로직 회로(331)는 타이밍 컨트롤러(200)로부터의 제2 킥백 신호(KB2)와 전압 레벨 신호(VD)를 입력받고, 제2 킥백 인에이블 신호(KBE2)를 출력한다. 제2 로직 회로(331)는 앤드 게이트로 구성될 수 있다.

제3 트랜지스터(332)는 레귤레이터(310)에서 발생된 게이트 온 전압(VON)과 제3 노드(N3) 사이에 연결되고, 제2 킥백 신호(KB2)에 의해서 제어되는 게이트를 갖는다. 제4 트랜지스터(333)는 제3 노드(N13)와 제2 노드(N12) 사이에 연결되고, 제2 로직 회로(331)로부터 출력되는 제2 킥백 인에이블 신호(KEB2)에 의해 제어되는 게이트를 갖는다. 제3 노드(N13)의 전압은 제2 게이트 온 전압(VON2)으로 출력된다.

제3 게이트 온 전압 발생기(340)는 제3 로직 회로(341)와 제5 및 제6 트랜지스터들(342, 343)을 포함한다. 제3 로직 회로(341)는 타이밍 컨트롤러(200)로부터의 제3 킥백 신호(KB3)와 전압 레벨 신호(VD)를 입력받고, 제3 킥백 인에이블 신호(KBE3)를 출력한다. 제3 로직 회로(341)는 앤드 게이트로 구성될 수 있다.

제5 트랜지스터(342)는 레귤레이터(310)에서 발생된 게이트 온 전압(VON)과 제4 노드(N4) 사이에 연결되고, 제3 킥백 신호(KB3)에 의해서 제어되는 게이트를 갖는다. 제6 트랜지스터(343)는 제4 노드(N14)와 제2 노드(N12) 사이에 연결되고, 제3 로직 회로(341)로부터 출력되는 제3 킥백 인에이블 신호(KEB3)에 의해 제어되는 게이트를 갖는다. 제4 노드(N14)의 전압은 제3 게이트 온 전압(VON3)으로 출력된다.

제1, 제3 및 제5 트랜지스터(322, 332, 342)는 각각 PMOS 트랜지스터이고, 제2, 제4 및 제6 트랜지스터(323, 333, 343)는 NMOS 트랜지스터이다. 저항(RE)은 제2 노드(N12)와 접지 전압 사이에 연결된다.

이와 같은 구성을 갖는 전압 발생기(140)의 동작은 도 9를 참조하여 설명한다.

도 9는 도 8에 도시된 타이밍 컨트롤러 및 전압 발생기에서 사용되는 신호들의 타이밍도이다.

도 9를 참조하면, 타이밍 컨트롤러(200)로부터 출력되는 제1 킥백 신호(KB1), 제2 킥백 신호(KB2) 및 제3 킥백 신호(KB3)는 주파수가 서로 동일하고, 위상이 서로 상이하다. 제1 내지 제3 킥백 신호(KB1-KB3) 각각의 주파수는 제1 내지 제3 게이트 펄스 신호(CPV1-CPV3)와 동일하다. 전압 레벨 신호(VD)는 제1 내지 제3 게이트 온 전압(VON1-VON3) 각각의 최저 전압(VL)에 대응하는 신호이다.

제1 킥백 신호(KB1)가 로우 레벨이면 제1 트랜지스터(322)가 턴 온되어서 제1 노드(N11)의 전압은 레귤레이터(310)로부터의 게이트 온 전압(VON) 레벨로 상승한다. 그러므로 제1 게이트 온 전압(VON1)은 제1 노드(N11)의 게이트 온 전압(VON) 레벨로 출력된다. 계속해서 제1 킥백 신호(KB1)가 하이 레벨로 활성화되면, 제1 트랜지스터(322)는 턴 오프된다. 제1 킥백 신호(KB1)가 하이 레벨이고, 전압 레벨 신호(VD)가 하이 레벨이면, 로직 회로(321)는 하이 레벨의 제1 킥백 인에이블 신호(KBE1)를 출력한다. 따라서 제2 트랜지스터(323)가 턴 온된다. 그러므로 제1 노드(N11)의 전압인 제1 게이트 온 전압(VON1)은 저항(RE)을 통해 디스챠지된다. 이때 제1 게이트 온 전압(VON1)의 디스챠지 속도는 저항(RE)의 저항값에 따라 설정될 수 있다.

다시 제1 킥백 신호(KB1)가 로우 레벨로 천이하면, 제1 트랜지스터(322)는 턴 온되고, 제2 트랜지스터(323)는 턴 오프된다. 그러므로 제1 게이트 온 전압(VON1)은 다시 게이트 온 전압(VON) 레벨로 출력된다.

제2 킥백 신호(KB2)가 로우 레벨이면 제3 트랜지스터(332)가 턴 온되어서 제3 노드(N13)의 전압은 레귤레이터(310)로부터의 게이트 온 전압(VON) 레벨로 상승한다. 그러므로 제2 게이트 온 전압(VON2)은 제3 노드(N13)의 게이트 온 전압(VON) 레벨로 출력된다. 계속해서 제2 킥백 신호(KB2)가 하이 레벨로 활성화되면, 제3 트랜지스터(332)는 턴 오프된다. 제2 킥백 신호(KB2)가 하이 레벨이고, 전압 레벨 신호(VD)가 하이 레벨이면, 로직 회로(331)는 하이 레벨의 제2 킥백 인에이블 신호(KBE2)를 출력한다. 따라서 제4 트랜지스터(333)가 턴 온된다. 그러므로 제3 노드(N13)의 전압인 제2 게이트 온 전압(VON2)은 저항(RE)을 통해 디스챠지된다. 이때 제2 게이트 온 전압(VON2)의 디스챠지 속도는 저항(RE)의 저항값에 따라 설정될 수 있다.

다시 제2 킥백 신호(KB2)가 로우 레벨로 천이하면, 제3 트랜지스터(332)는 턴 온되고, 제4 트랜지스터(333)는 턴 오프된다. 그러므로 제2 게이트 온 전압(VON2)은 다시 게이트 온 전압(VON) 레벨로 출력된다.

제3 킥백 신호(KB3)가 로우 레벨이면 제5 트랜지스터(342)가 턴 온되어서 제3 노드(N14)의 전압은 레귤레이터(310)로부터의 게이트 온 전압(VON) 레벨로 상승한다. 그러므로 제3 게이트 온 전압(VON3)은 제4 노드(N14)의 게이트 온 전압(VON) 레벨로 출력된다. 계속해서 제3 킥백 신호(KB3)가 하이 레벨로 활성화되면, 제5 트랜지스터(342)는 턴 오프된다. 제3 킥백 신호(KB3)가 하이 레벨이고, 전압 레벨 신호(VD)가 하이 레벨이면, 로직 회로(341)는 하이 레벨의 제2 킥백 인에이블 신호(KBE3)를 출력한다. 따라서 제6 트랜지스터(343)가 턴 온된다. 그러므로 제4 노드(N14)의 전압인 제3 게이트 온 전압(VON3)은 저항(RE)을 통해 디스챠지된다. 이때 제3 게이트 온 전압(VON3)의 디스챠지 속도는 저항(RE)의 저항값에 따라 설정될 수 있다.

다시 제3 킥백 신호(KB3)가 로우 레벨로 천이하면, 제5 트랜지스터(342)는 턴 온되고, 제6 트랜지스터(343)는 턴 오프된다. 그러므로 제3 게이트 온 전압(VON3)은 다시 게이트 온 전압(VON) 레벨로 출력된다.

도 1에 도시된 게이트 드라이버(150)는 제1 게이트 펄스 신호(CPV1)에 응답해서 게이트 라인들(G1-Gn) 중 제1 그룹의 게이트 라인들(Gj)을 제1 게이트 온 전압(VON1)으로 구동하며, 제2 게이트 펄스 신호(CPV2)에 응답해서 제2 그룹의 게이트 라인들(Gj+1)을 제2 게이트 온 전압(VON2)으로 구동하며, 그리고 제3 게이트 펄스 신호(CPV3)에 응답해서 제3 그룹의 게이트 라인들(Gj+2)을 제2 게이트 온 전압(VON3)으로 구동한다. 여기서 j=0, 1,..., n-2이다.

이와 같이, 전압 발생기(300)는 제1 내지 제3 그룹의 게이트 라인들(Gj, Gj+1, Gj+2)을 구동하기 위한 제1 내지 제3 게이트 온 전압(VON1-VON3)을 구분하여 발생하므로, 게이트 라인들(G1-Gn)이 게이트 온 전압(VON) 레벨로 구동되는 동안전압 강하가 발생하지 않는다. 그러므로 표시 장치(100)의 표시 품질 저하를 최소화할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시 장치 110: 표시 패널
120, 200: 타이밍 컨트롤러 130: 데이터 드라이버
140, 300: 전압 발생기 150: 게이트 드라이버

Claims

복수의 게이트 라인들과 복수의 데이터 라인들의 교차 영역에 각각 배치된 복수의 픽셀들과；
상기 복수의 데이터 라인들을 구동하는 데이터 드라이버와;
상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와;
외부로부터 입력된 영상 신호 및 제어 신호에 응답해서 상기 데이터 드라이버 및 상기 게이트 구동 유닛을 제어하고, 제1 및 제2 킥백 신호를 출력하는 타이밍 컨트롤러; 그리고
상기 제1 및 제2 킥백 신호에 응답해서 상기 복수의 게이트 라인들을 구동하기 위한 제1 및 제2 게이트 온 전압을 출력하는 전압 발생기를 포함하되,
상기 게이트 드라이버는,
상기 제1 게이트 온 전압에 응답해서 상기 복수의 게이트 라인들 중 일군의 게이트 라인들을 구동하고, 상기 제2 게이트 온 전압에 응답해서 상기 복수의 게이트 라인들 중 타군의 게이트 라인들을 구동하는 표시 장치.
제 1 항에 있어서,
상기 전압 발생기는,
상기 제1 킥백 신호에 응답해서 상기 복수의 게이트 라인들 중 상기 일군의 게이트 라인들을 구동하기 위한 상기 제1 게이트 온 전압을 발생하고, 상기 제2 킥백 신호에 응답해서 상기 복수의 게이트 라인들 중 상기 타군의 게이트 라인들을 구동하기 위한 상기 제2 게이트 온 전압을 발생하는 표시 장치.
제 1 항에 있어서,
상기 전압 발생기는,
상기 제1 킥백 신호에 응답해서 상기 복수의 게이트 라인들 중 상기 일군의 게이트 라인들을 구동하기 위한 상기 제1 게이트 온 전압을 발생하는 제1 게이트 온 전압 발생기; 그리고
상기 제2 킥백 신호에 응답해서 상기 복수의 게이트 라인들 중 상기 타군의 게이트 라인들을 구동하기 위한 상기 제2 게이트 온 전압을 발생하는 제2 게이트 온 전압 발생기를 포함하는 표시 장치.
제 3 항에 있어서,
상기 제1 게이트 온 전압 발생기는 게이트 온 전압을 발생하는 레귤레이터를 더 포함하는 표시 장치.
제 4 항에 있어서,
상기 제1 게이트 온 전압 발생기는,
상기 제1 킥백 신호 및 전압 레벨 신호를 입력받고, 제1 킥백 인에이블 신호를 출력하는 제1 로직 회로와;
상기 게이트 온 전압과 제1 노드 사이에 연결되고, 상기 제1 킥백 신호에 의해 제어되는 게이트를 갖는 제1 트랜지스터; 그리고
상기 제1 노드와 제2 노드 사이에 연결되고, 상기 제1 킥백 인에이블 신호에 의해 제어되는 게이트를 갖는 제2 트랜지스터를 포함하는 표시 장치.
제 5 항에 있어서,
상기 제2 게이트 온 전압 발생기는,
상기 제2 킥백 신호 및 상기 전압 레벨 신호를 입력받고, 제2 킥백 인에이블 신호를 출력하는 제2 로직 회로와;
상기 게이트 온 전압과 제3 노드 사이에 연결되고, 상기 제2 킥백 신호에 의해 제어되는 게이트를 갖는 제3 트랜지스터; 그리고
상기 제3 노드와 상기 제2 노드 사이에 연결되고, 상기 제2 킥백 인에이블 신호에 의해 제어되는 게이트를 갖는 제4 트랜지스터를 포함하는 표시 장치.
제 6 항에 있어서,
상기 타이밍 컨트롤러는 상기 전압 레벨 신호를 더 출력하는 표시 장치.
제 6 항에 있어서,
상기 전압 발생기는,
상기 제 2 노드와 접지 전압 사이에 연결된 저항을 더 포함하는 표시 장치.
제 6 항에 있어서,
상기 일군의 게이트 라인들은 홀수 번째 게이트 라인이고, 상기 타군의 게이트 라인들은 짝수 번째 게이트 라인인 표시 장치.
제 6 항에 있어서,
상기 제1 킥백 신호와 상기 제2 킥백 신호 각각의 주파수는 서로 동일하고, 위상이 서로 다른 표시 장치.
제 1 항에 있어서,
상기 복수의 픽셀들은,
상기 게이트 라인의 신장 방향으로 순차적으로 배열된 레드 픽셀, 그린 픽셀 및 블루 픽셀을 포함하고,
상기 복수의 픽셀들 중 일군의 픽셀들은 좌측 인접 데이터 라인과 연결되고, 상기 타군의 픽셀들은 우측 인접 데이터 라인과 연결된 표시 장치.
제 11 항에 있어서,
상기 일군 픽셀들과 상기 타군의 픽셀들은 상기 데이터 라인의 신장 방향으로 교대로 배치된 표시 장치.
제 12 항에 있어서,
상기 복수의 게이트 라인들은,
소정 게이트 라인과 연결된 픽셀들로 데이터 신호가 제공되는 동안 다음 게이트 라인과 연결된 데이터 라인들이 프리챠지되도록 구동되는 표시 장치.