CN113381735A - D触发器电路 - Google Patents

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朱昱豪
崔苗
李帆
刘雯
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    • H—ELECTRICITY
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    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits

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Abstract

本发明涉及一种D触发器电路，包括：第一触发电路、第二触发电路和反相器。第一触发电路包括第一与非门电路和第二与非门电路；第二触发电路包括第三与非门电路和第四与非门电路。所述第一与非门电路、第二与非门电路、第三与非门电路和第四与非门电路均包括串联连接的双栅氮化镓增强型MOS管和单栅耗尽型MOS管。本发明可以解决现有技术中D触发器电路体积大、系统性能低等问题。

Description

D触发器电路
技术领域
本发明涉及电力电子技术领域，尤其涉及一种D触发器电路。
背景技术
氮化镓(gallium nitride，GaN)已被视为用于具有高效和高功率密度的功率电子器件的下一代半导体材料。相对于硅Si材料，AlGaN/GaN的异质结界面存在高浓度的二维电子气(2DEG)使得GaN HEMT有很高的电流密度和迁移率从而提升了GaN功率器件的高频开关特性。所以氮化镓器件可以用作高频应用，从而减小补偿无源器件的尺寸。
此外，GaN半导体的宽禁带和高临界场强使得GaN器件具有更好的耐压和耐温特性。
增强型晶体管因为控制方法安全被主要应用于电力电子应用。目前传统的氮化镓增强型晶体管主要使用的方法是氟离子注入(implanted gate structure)，P型GaN栅极(pGaN gate structure)和凹槽栅(recessed gate structure)等方式。
首先氟离子注入工艺制作的晶体管被报道阈值不超过1.5V，通常情况下使用该类晶体管需要额外设计保护电路用于限制驱动电压，这会引入额外的成本和损耗。P型GaN栅极器件通过制作p-GaN层在栅极区域用于耗尽栅极下的二维电子气从而实现常开功能，该类器件的栅极耐压和电压摆幅也会因为p-GaN层的沉积受到影响，商用器件的安全驱动电压范围被定在7V以内。凹槽栅器件通过刻蚀AlGaN层从而调节阈值和栅极下二维电子气浓度，但是挖槽工艺会导致器件漏电增加，输出电流密度低等缺点。MIS-HEMT结构通过在栅极和AlGaN层插入介电层从而提升栅极耐压和降低漏电，这一技术可以很好的与凹槽栅技术结合用于制备高性能氮化镓器件。
目前氮化镓器件主要应用还是功率级器件与分立控制单元，大部分的分立控制单元还是基于硅技术制备。这会导致以下几个问题，从而影响系统性能：
首先，分立器件会引入大量的寄生参数，影响系统高频性能。并且分立器件也需要额外的隔离元件和连接走线，这也要求更高的成本和电路面积。
其次，硅基控制芯片的通常工作温度范围为150℃以下，而基于MIS-HEMT结构的功率器件可以在200℃以上环境温度下工作。使用这样的组合也会降低整个系统的耐温等级。
再者，逻辑单元在硅基芯片设计中一般采用3.3V的安全驱动电压，但是在集成驱动应用中有3.3V，5V和12V等不同的工作电位，这会造成设计驱动中需要大量的电平转换电路或多路输入，从而增加系统复杂度并降低了系统稳定性。
因此，有必要对现有技术予以改良以克服现有技术中的所述缺陷。
发明内容
本发明的目的在于提供一种D触发器电路，以解决现有技术中D触发器电路体积大、系统性能低等问题。
本发明的目的通过以下技术方案实现：
本发明提供一种D触发器电路，包括：第一触发电路、第二触发电路和反相器；
所述第一触发电路包括第一与非门电路和第二与非门电路；所述第二触发电路包括第三与非门电路和第四与非门电路；
所述第一与非门电路的输入接触发信号和时钟信号，所述第一与非门电路的输出作为第二与非门电路的一路输入，所述第二与非门电路的输出为D触发器的第一输出；
所述第三与非门电路的一路输入接时钟信号，另一路输入经所述反相器接触发信号，所述第三与非门电路的输出为所述第四与非门电路的一路输入；
所述第四与非门电路的另一路输入接所述第二与非门电路的输出，所述第四与非门电路的输出为第二与非门的另一路输入，且作为D触发器的第二输出；
所述第一与非门电路、第二与非门电路、第三与非门电路和第四与非门电路均包括串联连接的双栅氮化镓增强型MOS管和单栅耗尽型MOS管。
可选地，在本发明所述D触发器电路的一个实施例中，所述双栅氮化镓增强型MOS管和单栅耗尽型MOS管均为N沟道，所述单栅耗尽型MOS管的漏极接电源，所述单栅耗尽型MOS管的源极经串联的双栅氮化镓增强型MOS管接地。
可选地，在本发明所述D触发器电路的一个实施例中，所述反相器包括第一MOS管和第二MOS管，所述第一MOS管和第二MOS管串联连接，且所述第一MOS管连接电源。
可选地，在本发明所述D触发器电路的一个实施例中，所述第一MOS管为增强型NMOS管，所述第二MOS管为耗尽型NMOS管。
与现有技术相比，本发明具有如下有益效果：本发明使用双栅增强型器件和普通耗尽型器件构成的D触发器，实现了电路尺寸的减小和系统性能的提升。
本发明通过阈值调制的双栅极氮化镓增强型MOS管制作的与非门逻辑电路，相较于传统两个增强型器件串联的形式，双栅极结构减少了寄生参数和模块电路尺寸，进而提升了系统的高频性能。
为了匹配NAND逻辑电路的增强型器件的两个栅极阈值电压，对两个栅极进行不同深度的刻蚀。同时采用氧化铝作为介电层将器件的耐压等级和逻辑电路的电压摆幅进行优化，提升了该逻辑电路的输出表现并可以适应更高的工作电压而无需额外的保护电路。
附图说明
图1是本发明D触发器的电路原理图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
针对现有技术中，D触发器的电路尺寸大和系统性能较低的问题，本发明提供一种D触发器电路。
D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件。
D触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
D触发器的触发方式有电平触发和边沿触发两种，可选地，本实施例的触发方式为电平触发，即在CP(时钟脉冲)＝1时即可触发。
D触发器的次态取决于触发前D端的状态，即次态＝D。因此，它具有置0、置1两种功能。
如图1所示，本发明提供的D触发器电路包括：第一触发电路1、第二触发电路2和反相器电路3。
其中，第一触发电路1的两个信号输入端分别接入触发信号D和时钟信号CP，第一触发电路1的输出端Q连接第二触发电路2。
触发信号D通过反相器电路3接入第二触发电路2的第一信号输入端，第二触发电路的第二信号输入端接入时钟信号CP。
本实施例中，第一触发电路1和第二触发电路2均在时钟信号CP为高电平时触发，在时钟信号CP为低电平时，无论触发信号D如何变化，都不影响Q和Q’的输出。
本实施例中，在时钟信号CP为高电平的情况下，当触发信号D为高电平时，Q’输出为高，Q输出为低。当触发信号D为低电平时，Q’输出为低，Q输出为高。
可选地，本实施例第一触发电路1由第一与非门电路11和第二与非门电路12构成，第二触发电路2由第三与非门电路21和第四与非门电路22构成。
具体地，第一与非门电路11的两个输入分别接入触发信号D和时钟信号CP，第一与非门电路11的输出作为第二与非门电路12的一路输入，第二与非门电路12的输出为D触发器的第一输出Q。
第三与非门电路21的一路输入接入时钟信号CP，另一路输入经反相器电路3接入触发信号D。
第四与非门电路22的一路输入为第三与非门电路21的输出，第四与非门电路22的另一路输入为第二与非门电路12的输出，第四与非门电路22的输出为第二与非门的另一路输入，且第四与非门电路22的输出为触发器的第二输出Q’。
可选地，本实施例中，第一与非门电路11包括第一耗尽型MOS管D1和第一双栅氮化镓增强型MOS管E1，其中，第一耗尽型MOS管D1和第一双栅氮化镓增强型MOS管E1串联连接。
具体地，第一双栅氮化镓增强型MOS管E1的两个栅极分别接触发信号D和时钟信号CP，第一双栅氮化镓增强型MOS管E1的源极接地，第一双栅氮化镓增强型MOS管E1的漏极接第一耗尽型MOS管D1的源极，第一耗尽型MOS管D1的漏极接电源VDD，第一耗尽型MOS管D1的栅极接第一双栅氮化镓增强型MOS管E1的漏极与第一耗尽型MOS管D1的源极连接点B。
可选地，本实施例中，第二与非门电路12包括第二耗尽型MOS管D2和第二双栅氮化镓增强型MOS管E2，其中，第二耗尽型MOS管D2和第二双栅氮化镓增强型MOS管E2串联连接。
具体地，第二双栅氮化镓增强型MOS管E2的一个栅极接入连接点B，第二双栅氮化镓增强型MOS管E2的另一个栅极连接D触发器的第二输出Q’，第二双栅氮化镓增强型MOS管E2的源极接地。
第二双栅氮化镓增强型MOS管E2的漏极接第二耗尽型MOS管D2的源极，第二耗尽型MOS管D2的漏极接电源VDD，第二耗尽型MOS管D2的栅极接第二双栅氮化镓增强型MOS管E2的漏极与第二耗尽型MOS管D2的源极连接点Q，也即D触发器的第一输出。
可选地，本实施例中，第三与非门电路21包括第三耗尽型MOS管D4和第三双栅氮化镓增强型MOS管E4，其中，第三耗尽型MOS管D4和第三双栅氮化镓增强型MOS管E3串联连接。
具体地，第三双栅氮化镓增强型MOS管E4的一个栅极连接时钟信号CP，第三双栅氮化镓增强型MOS管E4的另一个栅极连接触发信号D经反相器电路3后的触发信号，第三双栅氮化镓增强型MOS管E4的源极接地。
第三双栅氮化镓增强型MOS管E4的漏极接第三耗尽型MOS管D4的源极，第三耗尽型MOS管D4的漏极接电源VDD，第三耗尽型MOS管D4的栅极接第三双栅氮化镓增强型MOS管E4的漏极与第三耗尽型MOS管D4的源极连接点C。
可选地，本实施例中，第四与非门电路22包括第四耗尽型MOS管D5和第四双栅氮化镓增强型MOS管E5，其中，第四耗尽型MOS管D5和第四双栅氮化镓增强型MOS管E4串联连接。
具体地，第四双栅氮化镓增强型MOS管E5的一个栅极接入连接点C，第四双栅氮化镓增强型MOS管E5的另一个栅极连接D触发器的第一输出Q，第四双栅氮化镓增强型MOS管E5的源极接地。
第四双栅氮化镓增强型MOS管E5的漏极接第四耗尽型MOS管D5的源极，第四耗尽型MOS管D5的漏极接电源VDD，第四耗尽型MOS管D5的栅极接第四双栅氮化镓增强型MOS管E5的漏极与第四耗尽型MOS管D5的源极连接点Q’，也即D触发器的第二输出。
本实施例的四个与非门电路均采用了双栅结构的增强型MOS管，可以减少寄生参数，并减小模块电路尺寸，进而提升了系统的高频性能。
可选地，本实施例中，第一双栅氮化镓增强型MOS管E1、第二双栅氮化镓增强型MOS管E2、第三双栅氮化镓增强型MOS管E4和第四双栅氮化镓增强型MOS管E5均采用的是MIS-HEMT器件。
HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)，传统的肖特基栅极的HEMT器件漏电问题较为严重，易造成器件的击穿电压、效率、增益等关键性能的恶化。
为了有效抑制栅极电流，本实施例在传统的化合物HEMT结构的栅极有引入金属-绝缘体-半导体(MIS)结构形成MIS-HEMT器件成为有效解决方法。
本实施例为了匹配各与非门逻辑电路的双栅NMOS管的两个栅极阈值电压，通过反应离子刻蚀机进行慢速刻蚀对两个栅极进行不同深度的刻蚀。同时采用氧化铝作为介电层将器件的耐压等级和逻辑电路的电压摆幅进行优化，提升了该逻辑电路的输出表现并可以适应更高的工作电压而无需额外的保护电路。
可选地，本实施例的反相器电路包括第一MOS管D3和第二MOS管E3，第一MOS管D3和第二MOS管E3串联连接，且第一MOS管D3连接电源VDD。
具体地，本实施例的第一MOS管D3为耗尽型NMOS管，第二MOS管E3为增强型NMOS管。
第一MOS管D3的漏极接电源VDD，第一MOS管D3的源极接第二MOS管E3的漏极，第二MOS管E3的源极接地，第二MOS管E3的栅极接触发信号D，第一MOS管D3的栅极接第一MOS管源极与第二MOS管E3漏极的连接点A。
当触发信号D为低电平时，第二MOS管E3截止，第一MOS管的栅极为高电平，第一MOS管接通，电源VDD为A点充电，A点输出为高电平。当触发信号D为高电平时，第二MOS管E3接通，因为第二MOS管E3的源极接地，因此，A点输出为低电平。
本发明的D触发器电路在工作时，在时钟信号CP为高电平的情况下，当触发信号D为高电平时，E1导通，D1在接通VDD的情况下，也导通，B点被下拉至低电位，从而使E2截止，D2在接通VDD的情况下导通，VDD给Q点充电，Q点输出高电位。
在时钟信号CP为高电平的情况下，当触发信号D为高电平时，E4的一个栅极为低电位，E4截止，同理，C点为高电位，在Q为高的情况下，E5接通，同理，D5在接通VDD的情况下导通，Q’输出低电位。
在时钟信号CP为高电平的情况下，当触发信号D为低电平时，Q和Q’的输出信号与上述相反，即Q点输出低电位，Q’输出高电位。
综上所述，本发明使用双栅增强型器件和普通耗尽型器件构成的D触发器，实现了电路尺寸的减小和系统性能的提升。
本发明通过阈值调制的双栅极氮化镓增强型MOS管制作的与非门逻辑电路，相较于传统两个增强型器件串联的形式，双栅极结构减少了寄生参数和模块电路尺寸，进而提升了系统的高频性能。
为了匹配NAND逻辑电路的增强型器件的两个栅极阈值电压，对两个栅极进行不同深度的刻蚀。同时采用氧化铝作为介电层将器件的耐压等级和逻辑电路的电压摆幅进行优化，提升了该逻辑电路的输出表现并可以适应更高的工作电压而无需额外的保护电路。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明的保护范围应以所附权利要求为准。

Claims (6)

1.一种D触发器电路，其特征在于，包括：第一触发电路、第二触发电路和反相器；
所述第一触发电路包括第一与非门电路和第二与非门电路；所述第二触发电路包括第三与非门电路和第四与非门电路；
所述第一与非门电路的输入接触发信号和时钟信号，所述第一与非门电路的输出作为第二与非门电路的一路输入，所述第二与非门电路的输出为D触发器的第一输出；
所述第三与非门电路的一路输入接时钟信号，另一路输入经所述反相器接触发信号，所述第三与非门电路的输出为所述第四与非门电路的一路输入；
所述第四与非门电路的另一路输入接所述第二与非门电路的输出，所述第四与非门电路的输出为第二与非门的另一路输入，且作为D触发器的第二输出；
所述第一与非门电路、第二与非门电路、第三与非门电路和第四与非门电路均包括串联连接的双栅氮化镓增强型MOS管和单栅耗尽型MOS管。
2.根据权利要求1所述的D触发器电路，其特征在于，所述双栅氮化镓增强型MOS管和单栅耗尽型MOS管均为N沟道，所述单栅耗尽型MOS管的漏极接电源，所述单栅耗尽型MOS管的源极经串联的双栅氮化镓增强型MOS管接地。
3.根据权利要求1所述的D触发器电路，其特征在于，所述反相器包括第一MOS管和第二MOS管，所述第一MOS管和第二MOS管串联连接，且所述第一MOS管连接电源。
4.根据权利要求3所述的D触发器电路，其特征在于，所述第一MOS管为N沟道增强型MOS管，所述第二MOS管为N沟道耗尽型MOS管。
5.根据权利要求1所述的D触发器电路，其特征在于，所述双栅氮化镓增强型MOS管是对两个栅极通过不同深度的刻蚀以进行阈值电压调制后得到的。
6.根据权利要求5所述的D触发器电路，其特征在于，所述双栅氮化镓增强型MOS管以氧化铝作为介电层。
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