CN215378446U - 一种p-GaN器件的片内过压保护电路 - Google Patents

Abstract

本实用新型公开了一种p‑GaN器件的片内过压保护电路，涉及晶体管技术领域，包括作为主器件的增强型P‑GaNHEMT器件、作为小回跳管的触发二极管组；所述增强型P‑GaNHEMT器件的栅极连接的触发二极管组的一端；所述增强型P‑GaNHEMT器件的源极连接的触发二极管组的另一端；触发二极管组由多个二极管串联或并联构成；其中，触发二极管组在电压超过一定限度值的时候开启，提供一条低阻的电流泄放通道，从而起到电压钳位作用，保护栅极不致因为过压而损坏，整体电路占用的面积比较小，不需要考虑导通电阻的影响，单纯以阈值工程为出发点设计本结构优点。

Description

一种p-GaN器件的片内过压保护电路

技术领域

本实用新型涉及晶体管技术领域，更具体的是涉及一种p-GaN器件的片内过压保护电路。

背景技术

随着高压开关和高速射频电路的发展，氮化镓高电子迁移率晶体管(GaNHEMT)成为该领域研究的重点，常规的GaNHEMT器件均为耗尽型（常开型），阈值电压＜0V，需要使用负的开启电压。在射频及微波芯片设计时，其负栅压的电源设计增加了设计成本；增强型（常关型）HEMT的阈值电压为正值，实际应用中只需要一个正的偏压即可使其工作或夹断。这样可以消除负偏压的电路设计，使电路简单化，减少电路设计的复杂性和制备的成本。对大规模微波射频电路应用来说，其意义十分重大。对于功率开关电路，增强型HEMT器件保证在驱动电路失效时，HEMT器件处于关断状态，从而对功率开关系统提供了失效保护。

需要在无偏压情况下，把肖特基栅下沟道层（通常为GaN或者AlGaN材料）顶部的2维电子气耗尽。目前，通常采用以下几种方法:

方法1：凹槽栅，也就是把势垒层（通常为AlGaN)在栅极处减薄，形成一个凹坑，再做成肖特基栅（MESFET）或者介质栅（MISFET）结构，使得零偏压时的耗尽区延展到2维电子气区域；

方法2：氟离子注入，在栅下进行局部氟离子注入，增加零偏压下的耗尽区域，使其延展到2维电子气区域；

方法3：在势垒层上再外延生长一层p型掺杂的GaN材料。和势垒（基本上相对P层为本征层）形成一个PN结，利用这个PN结的更深耗尽层耗尽栅下沟道层顶部的2维电子气。然后再把栅区域之外的P层去掉，使得栅区域之外的2维电子气得到恢复。之后再在P层顶部形成肖特基或者欧姆接触。

第一、二种方法都对栅区势垒材料做了不可逆的改变（去除或者改性），其程度的工艺控制很难。会造成阈值电压的离散，局部导通电阻不可逆的变大以及其他可靠性问题。

第三种方法的特点是用外延额外生长形成的PN结来达到向下延展耗尽层的目的，工艺可控性好，外加P层结构被通称为P-GaN结构。

与常开器件相比，常关器件有自己特有的结构性能和应用设计，也就有了自己特有的可靠性问题以及其解决方案。在应用过程中，各种原因引起的源漏过流和栅压超范围，都是常见的现象，会引起器件失效或者退化，必须立即发现干预，特别是p-GaN器件的阈值电压低，栅压范围窄，情况更为突出。

无论是在微波射频领域还是电力电子领域，器件都面临着过电压保护的问题。器件成型后，在后续加工运输安装中可能面临静电击穿（ESD)的危险。另外在使用中，驱动电压信号可能因为各种原因（比如电磁干扰等）产生毛刺，瞬态峰值超过额定驱动电压信号范围。另外源漏电压也可能收到电路的影响而过压过流。

片内（on-chip)保护是一类有效的现场实时保护。它是在芯片器件中附加保护设计，其特点是触发信号来自现场而不是外部，无误触发和时延的缺点，执行迅速有效。缺点是会占用一些有效面积，并且触发取样会影响器件的一节寄生参数，比如一般采取的电压取样会增加寄生电容。片内（On-chip）保护机制是一种强调现场快速执行的电路设计，如果取样也是在片内现场，它还有反应速度快的优势，对于目前可靠性相对较差的GaN器件尤为重要。其缺点是会占用一些有效面积，并且触发取样会影响器件的一些寄生参数，比如一般采取的电压取样会增加寄生电容。

申请号为CN202110265205.2的申请文件，公开了一种新型的GAN基ESD防护电路，使用二极管和限流电阻得到回跳管的栅极控制触发电压，已公开文献的缺点在于，如果电阻的形成使用晶圆本身的2D电子气，电阻很小，而且工艺上非常难以控制其电阻的阻值。如果使用外加电阻，则引入了额外的工艺步骤，而且外加的这个二极管电阻电路在主器件正常工作时也会带来额外的泄漏电流和损耗；

申请号为CN202110716823.4的申请文件，公开了一种具有ESD栅极防护的P-GANHEMT器件，使用两个限流电阻分压得到回跳管的栅极控制触发电压；已公开文献的缺点在于，使用晶圆本身的2D电子气，电阻很小，而且工艺上非常难以控制其电阻的阻值。如果使用外加电阻，则引入了额外的工艺步骤，而且外加的这一分压电路在主器件正常工作时也会带来额外的泄漏电流和损耗。

因此急需一种设计，来提升p-GaNHEMT器件栅极源极间ESD可靠性，使p-GaNHEMT器件达到ESD可靠性标准，且满足片内过载保护；面积小、对寄生参数的影响小、或者可控操作、使之反向作为一种调节机制。

实用新型内容

本实用新型的目的在于：为了解决上述技术问题，本实用新型提供一种p-GaN器件的片内过压保护电路。

本实用新型为了实现上述目的具体采用以下技术方案：

一种p-GaN器件的片内过压保护电路，包括，包括作为主器件的增强型P-GaNHEMT器件、作为小回跳管的触发二极管组；

所述增强型P-GaNHEMT器件的栅极连接的触发二极管组的一端；

所述增强型P-GaNHEMT器件的源极连接的触发二极管组的另一端；

其中，触发二极管组由多个二极管串联或并联构成。

进一步地，所述触发二极管组由多个二极管串联构成，触发二极管的阳极连接增强型P-GaNHEMT器件的栅极、阴极连接增强型P-GaNHEMT器件的源级。

进一步地，所述触发二极管组由多个二极管串联构成，触发二极管的阴极连接增强型P-GaNHEMT器件的栅极、阳极连接增强型P-GaNHEMT器件的源级。

进一步地，所述触发二极管组由多个二极管并联构成，触发二极管的阳极连接增强型P-GaNHEMT器件的栅极、阴极连接增强型P-GaNHEMT器件的源级。

进一步地，所述触发二极管组由多个二极管并联构成，触发二极管的阴极连接增强型P-GaNHEMT器件的栅极、阳极连接增强型P-GaNHEMT器件的源级。

本实用新型的有益效果如下：

1.触发二极管组在电压超过一定限度值的时候开启，提供一条低阻的电流泄放通道，从而起到电压钳位作用，保护栅极不致因为过压而损坏；

2.触发二极管组通过并联的方式构成，并联可以增加通流能力；

3.本设计占用的面积比较小，不需要考虑导通电阻的影响，单纯以阈值工程为出发点设计本结构；

4.本实用新型是直接是作为小回跳管的触发二极管组在电压超过一定限度值的时候开启，提供一条低阻的电流泄放通道，从而起到电压钳位作用，保护栅极不致因为过压而损坏。

附图说明

图1是现有技术，典型的p-GaN器件结构示意图；

图2是现有技术，典型的CMOS片内钳位二极管横截面示意图；

图3是触发二极管组串联时，电路示意图；

图4是触发二极管组串联时，横截面示意图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本实用新型实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

如图1到4所示，结合以下实施例作出进一步的说明。

实施例1

一种p-GaN器件的片内过压保护电路，包括，其特征在于，包括作为主器件的增强型P-GaNHEMT器件、作为小回跳管的触发二极管组；所述增强型P-GaNHEMT器件的栅极连接的触发二极管组的一端；所述增强型P-GaNHEMT器件的源极连接的触发二极管组的另一端；其中，触发二极管组由多个二极管串联或并联构成。

具体工作原理：在一般的CMOS芯片中，这种串联二极管钳位保护，是通过CMOS芯片本身具有的外延和器件结构和工艺步骤，在核心CMOS器件的加工成型步骤中，一起形成的（图2），不能引入其他CMOS本身没有的外延和器件结构以及工艺步骤材料。这是芯片片内辅助结构和工艺设计的基本考量；

p-GaN器件因为栅极驱动的阈值电压低，驱动电压容许范围下，尤其容易受到噪音信号和ESD等的影响。同时P-GaN器件本身特有的额外P层结构，所以本设计采用触发二极管组实现钳位保护设计。

具体地：利用p-GaN器件本身特有的额外P层结构和功能，使用：

1）p-GaN器件工艺流程中本身固有的光刻和蚀刻工艺，将一部分遗留的p型层区域作为隔离区，用以阻断隔离各个二极管。

2）p-GaN器件工艺流程中本身固有的光刻和蚀刻工艺，将另一部分遗留的p型层区域（与上一步中的P形成遗留区域无连接）作为串联钳位二极管的P型区。

3）p-GaN器件结构材料本身固有的势垒层和以下的沟道层，作为串联钳位二极管的N型区。这些N型区被前述第1）步中的遗留的p型层区域隔断。

实施例2

所述触发二极管组由多个二极管串联构成，触发二极管的阳极连接增强型P-GaNHEMT器件的栅极、阴极连接增强型P-GaNHEMT器件的源级。或者触发二极管反向连接。

具体工作原理：根据图4可知两个基本的PN管串联关系，串联PN管的个数由钳位电压决定。可以增加并联以获得更大的通流能力，但是会增加寄生电容并耗费更大的芯片面积，需要在设计中综合考虑。

另外串联PN管的方向可以是正向，利用PN结的导通来钳位。也可以是反向，利用PN管的反向(齐纳）雪崩或者穿通来钳位。由于p-GaN的外延设计主要是针对核心器件，所以反向串联的钳位二极管系列主要靠穿通进行工程设计，利用PN管之间的几何间隔调整其穿通电压达到钳位电压设计目的。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型的保护范围，任何熟悉本领域的技术人员在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (5)

1.一种p-GaN器件的片内过压保护电路，其特征在于，包括作为主器件的增强型P-GaNHEMT器件、作为小回跳管的触发二极管组；

所述增强型P-GaNHEMT器件的栅极连接的触发二极管组的一端；

所述增强型P-GaNHEMT器件的源极连接的触发二极管组的另一端；

其中，触发二极管组由多个二极管串联或并联构成。

2.根据权利要求1所述的一种p-GaN器件的片内过压保护电路，其特征在于，所述触发二极管组由多个二极管串联构成，触发二极管的阳极连接增强型P-GaNHEMT器件的栅极、阴极连接增强型P-GaNHEMT器件的源级。

3.根据权利要求1所述的一种p-GaN器件的片内过压保护电路，其特征在于，所述触发二极管组由多个二极管串联构成，触发二极管的阴极连接增强型P-GaNHEMT器件的栅极、阳极连接增强型P-GaNHEMT器件的源级。

4.根据权利要求1所述的一种p-GaN器件的片内过压保护电路，其特征在于，所述触发二极管组由多个二极管并联构成，触发二极管的阳极连接增强型P-GaNHEMT器件的栅极、阴极连接增强型P-GaNHEMT器件的源级。

5.根据权利要求1所述的一种p-GaN器件的片内过压保护电路，其特征在于，所述触发二极管组由多个二极管并联构成，触发二极管的阴极连接增强型P-GaNHEMT器件的栅极、阳极连接增强型P-GaNHEMT器件的源级。

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