JPS6390210A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6390210A JPS6390210A JP61234366A JP23436686A JPS6390210A JP S6390210 A JPS6390210 A JP S6390210A JP 61234366 A JP61234366 A JP 61234366A JP 23436686 A JP23436686 A JP 23436686A JP S6390210 A JPS6390210 A JP S6390210A
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- JP
- Japan
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- gate
- circuit
- load
- noise margin
- dfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は論理回路の構成を改良した半導体集積回路に関
する。
する。
（従来の技術）
近年、超高速論理ＩＣとしてＧａＡｓＩＣが注目を集め
ている。この論理回路には多くの種類があるが大別する
とノーマリオン型ＦＥＴ（ＤＦＥＴ：Ｄｅｐｌｅｔｉｏ
ｎ Ｍｏｄｅ Ｆ Ｅ Ｔ ）だけを用いる回路とノ
ーマリオフ型Ｆ Ｅ Ｔ （Ｅ Ｆ Ｅ Ｔ ： Ｅ
ｎｈａｎｃｅｍｅｎｔＭｏｄｅＦＥＴ）を用いる回路と
分けられる。前者の代表例として（ＳＤＦＬ：５ｃｈｏ
ｆｆｌｃｙ ＤｌｏｄａＦ Ｅ Ｔ Ｌｏｇｉｃ）
があり、その回路例を第２図に示す、ＤＥＦＴμ拝９里
は論理段を構成し、ＤＦＥＴ２０３．ダイオード群２０
４は、論理段で作られる電位レベルをＤＦＥＴ２０１に
接続するために必要なレベルシフト段である。後者の代
表例としてＤＣＦ Ｌ （Ｄｉｒｅｃｔ Ｃｏｕｐｌｅ
ｄ Ｆ Ｅ Ｔ Ｌｏｇｉｃ）があり、その回路例を第
３図に示す、復肪はスイッチングトランジスタのＥＦＥ
Ｔ、３０２は負荷のＤＦＥＴである。本回路は、電源電
圧ｖＤＤとして１７前後の値を用い、論理振幅が小さい
ので高速かつ低消費電力の特性を有する。しかし前者に
比べ回路ノイズマージンは非常に小さく、その上プロセ
ス上ＦＥＴのしきい値の精密なコントロールを必要とす
るため、まだ実用の段階に致っていない。
ている。この論理回路には多くの種類があるが大別する
とノーマリオン型ＦＥＴ（ＤＦＥＴ：Ｄｅｐｌｅｔｉｏ
ｎ Ｍｏｄｅ Ｆ Ｅ Ｔ ）だけを用いる回路とノ
ーマリオフ型Ｆ Ｅ Ｔ （Ｅ Ｆ Ｅ Ｔ ： Ｅ
ｎｈａｎｃｅｍｅｎｔＭｏｄｅＦＥＴ）を用いる回路と
分けられる。前者の代表例として（ＳＤＦＬ：５ｃｈｏ
ｆｆｌｃｙ ＤｌｏｄａＦ Ｅ Ｔ Ｌｏｇｉｃ）
があり、その回路例を第２図に示す、ＤＥＦＴμ拝９里
は論理段を構成し、ＤＦＥＴ２０３．ダイオード群２０
４は、論理段で作られる電位レベルをＤＦＥＴ２０１に
接続するために必要なレベルシフト段である。後者の代
表例としてＤＣＦ Ｌ （Ｄｉｒｅｃｔ Ｃｏｕｐｌｅ
ｄ Ｆ Ｅ Ｔ Ｌｏｇｉｃ）があり、その回路例を第
３図に示す、復肪はスイッチングトランジスタのＥＦＥ
Ｔ、３０２は負荷のＤＦＥＴである。本回路は、電源電
圧ｖＤＤとして１７前後の値を用い、論理振幅が小さい
ので高速かつ低消費電力の特性を有する。しかし前者に
比べ回路ノイズマージンは非常に小さく、その上プロセ
ス上ＦＥＴのしきい値の精密なコントロールを必要とす
るため、まだ実用の段階に致っていない。
ノーマリオン型ＦＥＴだけを用いる回路のなかでも、５
ＤＦＬ回路は低消費電力（１０ｍｖ／ｇａｔｅ〜ｏ、１
■ｗ／ｇａｔａ）であるため、ゲート規模ｉｏｏ程度の
ＭＳ工から、数千ゲート規模のＬＳＩまで広く用いるこ
とができる。５ＤＦＬ回路を、数千ゲート規模のＬＳＩ
に用いる場合、チップ全体の消費電力を考慮してゲート
あたりの消費電力を２ｍｖ／ｇａｔｅ〜０．１ｍｖ／ｇ
ａｔｅに抑える。 この低消費電力型５ＤＦＬ回路では
、通常のＳ Ｄ Ｆ Ｔ、回路に比べＦＥＴのしきい値
電圧を浅くし、と同時に電源電圧を低くＶ、、＝２〜１
．５ｖ設定する。従って、 ノーマリオン型ＦＥ−Ｔだ
けを用いる回路であるにもががわらず、論理振幅は、
１〜１．５ｖと通常のノーマリオン型ＦＥＴだけを用い
る回路に比べ小さく、ノイズマージンもノーマリオフ型
ＦＥＴを用いる回路の代表例であるＤＣＦＬ回路に比べ
最大で２倍程度しかとれない、このような傾向は、低消
費電力型のＢＦＬも同様であり、ノイズマージン及びゲ
ートのスイッチングスピードを考慮して、ゲートを最適
化して設計する必要が望まれる。
ＤＦＬ回路は低消費電力（１０ｍｖ／ｇａｔｅ〜ｏ、１
■ｗ／ｇａｔａ）であるため、ゲート規模ｉｏｏ程度の
ＭＳ工から、数千ゲート規模のＬＳＩまで広く用いるこ
とができる。５ＤＦＬ回路を、数千ゲート規模のＬＳＩ
に用いる場合、チップ全体の消費電力を考慮してゲート
あたりの消費電力を２ｍｖ／ｇａｔｅ〜０．１ｍｖ／ｇ
ａｔｅに抑える。 この低消費電力型５ＤＦＬ回路では
、通常のＳ Ｄ Ｆ Ｔ、回路に比べＦＥＴのしきい値
電圧を浅くし、と同時に電源電圧を低くＶ、、＝２〜１
．５ｖ設定する。従って、 ノーマリオン型ＦＥ−Ｔだ
けを用いる回路であるにもががわらず、論理振幅は、
１〜１．５ｖと通常のノーマリオン型ＦＥＴだけを用い
る回路に比べ小さく、ノイズマージンもノーマリオフ型
ＦＥＴを用いる回路の代表例であるＤＣＦＬ回路に比べ
最大で２倍程度しかとれない、このような傾向は、低消
費電力型のＢＦＬも同様であり、ノイズマージン及びゲ
ートのスイッチングスピードを考慮して、ゲートを最適
化して設計する必要が望まれる。
（発明が解決しようとする問題点）
低消費電力型のノーマリオン型ＦＥＴだけを用いた回路
のゲートの最適化は、従来行なっているロードトランジ
スタのゲート幅ＷＬとドライバトランジスタのゲート幅
ＷＤの比（ＷＤ／ＷＬ）だけをパラメータとするだけで
は十分に行なわれていない。
のゲートの最適化は、従来行なっているロードトランジ
スタのゲート幅ＷＬとドライバトランジスタのゲート幅
ＷＤの比（ＷＤ／ＷＬ）だけをパラメータとするだけで
は十分に行なわれていない。
（問題点を解決するための手段）
本発明は、ノーマリオン型ＦＥＴだけを用いた回路のゲ
ートの最適化する場合に、従来から行なわれているロー
ドトランジスタのゲート幅Ｗしとドライバトランジスタ
のゲート幅ＷＤの比（ＷＯ／Ｗｔ）の他にロードトラン
ジスタのしきい値電圧ＶＴｎｚとドライバＦＥＴのしき
い値Ｖ ＴＤ２を設計パラメータとし、 Ｖ ＴＤＬ
＜ Ｖ ＴＤ２どなるよう設計する。
ートの最適化する場合に、従来から行なわれているロー
ドトランジスタのゲート幅Ｗしとドライバトランジスタ
のゲート幅ＷＤの比（ＷＯ／Ｗｔ）の他にロードトラン
ジスタのしきい値電圧ＶＴｎｚとドライバＦＥＴのしき
い値Ｖ ＴＤ２を設計パラメータとし、 Ｖ ＴＤＬ
＜ Ｖ ＴＤ２どなるよう設計する。
（作用）
従来のノーマリオン型ＦＥＴだけを用いた回路では、Ｆ
ＥＴのしきい値電圧は、１種類すなわちＶ Ｔａ１＝
Ｖ ＴＤ！である。またロードトランジスタのゲート幅
ＷＬとドライバトランジスタのゲート幅の比（ＷＯ／Ｗ
Ｌ）は、１以上になるよう設計する。
ＥＴのしきい値電圧は、１種類すなわちＶ Ｔａ１＝
Ｖ ＴＤ！である。またロードトランジスタのゲート幅
ＷＬとドライバトランジスタのゲート幅の比（ＷＯ／Ｗ
Ｌ）は、１以上になるよう設計する。
Ｖ ＴＤｚ （＝ Ｖ ＴＤＬ ）が非常に深い場合は
、このような設計で問題ない、しかし、低消費電力（２
ｍＶ／ｇａｔｅ以下）を狙って、 Ｖｔｏｔ（＝ Ｖｔ
ｏａ）＞１．ＯＶ ト浅＜ Ｒ計した場合、ロードＦＥ
ＴとドライバＦＥＴによってつくられる電流のバランス
が著しく損なわれる。第４図（ａ ） ニＶｏｏ＝ １
．５Ｖ ＊ Ｖｔｏｔ ＝ ＶＴＤ） ＝−０，６Ｖ、
Ｗ□／Ｗｔ、＝１ （７）時（７） Ｓ Ｄ Ｆ Ｌ
回路のドライバＦＥＴの電流−電圧特性とロードＦＥＴ
の負荷線を示す１次に第４図（ｂ）にこのときのトラン
スファーカーブを示す、この場合、ロードＦＥＴの電流
能力がドライバＦＥＴの電流能力に比べ弱いため、負荷
線が十分な状態で掛かっていない。
、このような設計で問題ない、しかし、低消費電力（２
ｍＶ／ｇａｔｅ以下）を狙って、 Ｖｔｏｔ（＝ Ｖｔ
ｏａ）＞１．ＯＶ ト浅＜ Ｒ計した場合、ロードＦＥ
ＴとドライバＦＥＴによってつくられる電流のバランス
が著しく損なわれる。第４図（ａ ） ニＶｏｏ＝ １
．５Ｖ ＊ Ｖｔｏｔ ＝ ＶＴＤ） ＝−０，６Ｖ、
Ｗ□／Ｗｔ、＝１ （７）時（７） Ｓ Ｄ Ｆ Ｌ
回路のドライバＦＥＴの電流−電圧特性とロードＦＥＴ
の負荷線を示す１次に第４図（ｂ）にこのときのトラン
スファーカーブを示す、この場合、ロードＦＥＴの電流
能力がドライバＦＥＴの電流能力に比べ弱いため、負荷
線が十分な状態で掛かっていない。
従ってトランスファーカーブを見ると、Ｑｏｗレベル入
力時のノイズマージンＮＭＬがｈｉｇｈレベル入力時の
ノイズマージンＮＭ、に比べ少ない。そこでｖ丁、、＝
−０，４Ｖとし、ドライバＦＥＴ（７）電流能力を落と
した場合のトランスファーカーブを第５図に示す、前述
の場合と比べＦＥＴの電流能力のバランスが良くなった
ためＮＭＬとＮＭ、がほぼ等しくなり、回路のＮＭも十
分大きくとれている。
力時のノイズマージンＮＭＬがｈｉｇｈレベル入力時の
ノイズマージンＮＭ、に比べ少ない。そこでｖ丁、、＝
−０，４Ｖとし、ドライバＦＥＴ（７）電流能力を落と
した場合のトランスファーカーブを第５図に示す、前述
の場合と比べＦＥＴの電流能力のバランスが良くなった
ためＮＭＬとＮＭ、がほぼ等しくなり、回路のＮＭも十
分大きくとれている。
（実施例）
第１図に本発明によるインバータ回路の例を示す、１０
１はＤＦＥＴ負荷、１０２はＤＦＥＴドライバである。
１はＤＦＥＴ負荷、１０２はＤＦＥＴドライバである。
このドライバＦＥＴのゲート入力段には、レベルシフト
ダイオード１０３と電流源１０４によるレベルシフト回
路がある。ＦＥＴのゲート長はすべて１．５ａｍで、Ｄ
ＦＥＴ負荷１０１のゲート幅は１０μｍ。
ダイオード１０３と電流源１０４によるレベルシフト回
路がある。ＦＥＴのゲート長はすべて１．５ａｍで、Ｄ
ＦＥＴ負荷１０１のゲート幅は１０μｍ。
ＤＦＥＴドライバ１０２のゲート幅は１０μｓ、 ダイ
オード１０３の面積は５０４”、 電流源ＤＦＥＴ１
０４のゲート幅は１μｓとする。第６図にこのゲートの
スイッチングスピードｆｅｄとノイズマージンＮＭのＤ
ＦＥＴ負荷のしきい値電圧ｖＴＤ、及びＤＦＥＴドライ
バのしきい値電圧ｖＴＤ２依存性を５ＰＩＣＥシミユレ
ーシミンで求めた結果を示す、ゲートのスイッチングス
ピードｆｅｄはほぼＤＦＥＴの負荷のしきい値電圧ｖＴ
Ｄ１で決まる。一方ノイズマージンＮＭは、Ｖｒｏ工＜
Ｖｒｏｚのときに最大となる。
オード１０３の面積は５０４”、 電流源ＤＦＥＴ１
０４のゲート幅は１μｓとする。第６図にこのゲートの
スイッチングスピードｆｅｄとノイズマージンＮＭのＤ
ＦＥＴ負荷のしきい値電圧ｖＴＤ、及びＤＦＥＴドライ
バのしきい値電圧ｖＴＤ２依存性を５ＰＩＣＥシミユレ
ーシミンで求めた結果を示す、ゲートのスイッチングス
ピードｆｅｄはほぼＤＦＥＴの負荷のしきい値電圧ｖＴ
Ｄ１で決まる。一方ノイズマージンＮＭは、Ｖｒｏ工＜
Ｖｒｏｚのときに最大となる。
これは、 ＤＦＥＴ負荷のゲート幅ＷＬとＤＦＥＴドラ
イバのゲート幅ＷＰの比ＷＤ／ＷＬ≧１である限り変ら
ない、したがって回路設計においてスイッチングスピー
ドｆＰｄを落とさずにノイズマージンＮＭを増やすこと
ができる１例えばｖＴＤ、＝ −０，６Ｖのときスイッ
チングスピード ｆ 、ｄ＝４７ｐｓ／ｇａｔｅである
。このとき従来のゲートではノイズマージンＮＭは０，
３０Ｖであるが、本発明ではＶＴＤ２＝−０，４０Ｖと
することによりノイズマージンＮＭは０．４１Ｖとなり
、ゲートのより最適化が計れる。
イバのゲート幅ＷＰの比ＷＤ／ＷＬ≧１である限り変ら
ない、したがって回路設計においてスイッチングスピー
ドｆＰｄを落とさずにノイズマージンＮＭを増やすこと
ができる１例えばｖＴＤ、＝ −０，６Ｖのときスイッ
チングスピード ｆ 、ｄ＝４７ｐｓ／ｇａｔｅである
。このとき従来のゲートではノイズマージンＮＭは０，
３０Ｖであるが、本発明ではＶＴＤ２＝−０，４０Ｖと
することによりノイズマージンＮＭは０．４１Ｖとなり
、ゲートのより最適化が計れる。
このように本発明によれば、ノーマリオン型ＦＥＴだけ
を用いた回路のゲートのＮＭを減らすことなくスイッチ
ングスピードｆＰｄを上げるあるいは、スイッチングス
ピードｆ□を落とすことなく。
を用いた回路のゲートのＮＭを減らすことなくスイッチ
ングスピードｆＰｄを上げるあるいは、スイッチングス
ピードｆ□を落とすことなく。
ＮＭを増すことができるという長所を有する。
第１図は本発明によるインバータ回路を説明する図、第
２図は従来回路の５ＤＦＬ回路を示す図、第３図は従来
回路のＤＣＦＬ回路を示す図、第４図（ａ）は従来回路
の５ＤＦＬ回路の負荷線を示す図、第４図（ｂ）は従来
回路の５ＤＦＬ回路のトランスファーカーブを示す図、
第５ｙ４はドライバＦＥＴの電流能力を落とした場合の
５ＤＦＬ回路のトランスファーカーブを示す図、第６Ｗ
ｉは５ＤＦＬ回路のスイッチングスピードｆＰｄ＊及び
ノイズマージンＮＭのＤＦＥＴ負荷のしきい値ＶＴＤｔ
ｐＤＦＥＴドライバのしきい値Ｖ丁Ｄ２依存性を示す図
である。 １０１・・・ＤＦＥＴ負荷 １０２・・・ＤＦＥＴドラ
イバ１０２・・・レベルシフトダイオード １０４・・・電流源ＤＦＥＴ 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 Ｖｏｏ＝１．５Ｖ 第１図 Ｖｏ。 第２図 ＶＤＤ 第３図 （α）Ｖｓｏ ［Ｖ］ 第４図 第４図 第５図 ＶＴＤ２（Ｖ） 第６図
２図は従来回路の５ＤＦＬ回路を示す図、第３図は従来
回路のＤＣＦＬ回路を示す図、第４図（ａ）は従来回路
の５ＤＦＬ回路の負荷線を示す図、第４図（ｂ）は従来
回路の５ＤＦＬ回路のトランスファーカーブを示す図、
第５ｙ４はドライバＦＥＴの電流能力を落とした場合の
５ＤＦＬ回路のトランスファーカーブを示す図、第６Ｗ
ｉは５ＤＦＬ回路のスイッチングスピードｆＰｄ＊及び
ノイズマージンＮＭのＤＦＥＴ負荷のしきい値ＶＴＤｔ
ｐＤＦＥＴドライバのしきい値Ｖ丁Ｄ２依存性を示す図
である。 １０１・・・ＤＦＥＴ負荷 １０２・・・ＤＦＥＴドラ
イバ１０２・・・レベルシフトダイオード １０４・・・電流源ＤＦＥＴ 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 Ｖｏｏ＝１．５Ｖ 第１図 Ｖｏ。 第２図 ＶＤＤ 第３図 （α）Ｖｓｏ ［Ｖ］ 第４図 第４図 第５図 ＶＴＤ２（Ｖ） 第６図
Claims (2)
- （１）スイッチングトランジスタ及びロードトランジス
タとして、ｐ−ｎ接合型又はショットキ接合型のＦＥＴ
を用い、スイッチングトランジスタの前段にダイオード
とプルダウントランジスタから構成されるレベルシフト
段を接続して論理回路を構成した半導体集積回路におい
て、前記スイッチングトランジスタのしきい値電圧が前
記ロードトランジスタのしきい値電圧に比べプラス側に
大きくしたことを特徴とする半導体集積回路。 - （２）基板としてＧａＡｓ、ＦＥＴとしてショットキ接
合型、ダイオードとしてショットキ接合型を用いたこと
を特徴とする特許請求の範囲第１項記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61234366A JPS6390210A (ja) | 1986-10-03 | 1986-10-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61234366A JPS6390210A (ja) | 1986-10-03 | 1986-10-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6390210A true JPS6390210A (ja) | 1988-04-21 |
Family
ID=16969881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61234366A Pending JPS6390210A (ja) | 1986-10-03 | 1986-10-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6390210A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011040888A (ja) * | 2009-08-07 | 2011-02-24 | Dainippon Printing Co Ltd | 半導体電子回路、発信回路およびフリップフロップ回路 |
-
1986
- 1986-10-03 JP JP61234366A patent/JPS6390210A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011040888A (ja) * | 2009-08-07 | 2011-02-24 | Dainippon Printing Co Ltd | 半導体電子回路、発信回路およびフリップフロップ回路 |
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