JP2752424B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2752424B2 JP2752424B2 JP8328089A JP8328089A JP2752424B2 JP 2752424 B2 JP2752424 B2 JP 2752424B2 JP 8328089 A JP8328089 A JP 8328089A JP 8328089 A JP8328089 A JP 8328089A JP 2752424 B2 JP2752424 B2 JP 2752424B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置に関し、特に絶縁基板上に堆
積された半導体活性層にMOS型電界効果トランジスタ
（以下MOSFETと称す）を形成した、いわゆるSOI（Silic
on On Insulator）デバイスに関する。
積された半導体活性層にMOS型電界効果トランジスタ
（以下MOSFETと称す）を形成した、いわゆるSOI（Silic
on On Insulator）デバイスに関する。
〔従来の技術〕 第４図（ａ）は従来の自己整合シリサイド（以下サリ
サイドという）構造を有する薄膜SOI-MOSFETの断面図で
あり、第４図（ｂ）は、その平面図である。
サイドという）構造を有する薄膜SOI-MOSFETの断面図で
あり、第４図（ｂ）は、その平面図である。
第５図（ａ）ないし第５図（ｃ）は従来のサリサイド
型薄膜SOI-MOSFETの製造工程の主なる部分を示す。以下
これら第４図および第５図を参照して従来の半導体装置
について説明する。
型薄膜SOI-MOSFETの製造工程の主なる部分を示す。以下
これら第４図および第５図を参照して従来の半導体装置
について説明する。
第５図において、シリコン基板１上にSiO2等からなる
絶縁層２を設け、その上にSiO2等からなる分離用絶縁層
３と半導体活性層である単結晶シリコン層４を設定す
る。シリコン層４には、濃度の高い、即ち例えば1019〜
1020cm-3の第２導電型の不純物を導入したソース領域5A
及びドレイン領域5Bと、濃度の低い、即ち例えば1016〜
1017cm-3の第１導電型の不純物を導入したチャネル領域
６を設ける。シリコン層４上には薄いゲート絶縁膜８を
挟んで多結晶シリコン等からなるゲート電極９を形成す
る。
絶縁層２を設け、その上にSiO2等からなる分離用絶縁層
３と半導体活性層である単結晶シリコン層４を設定す
る。シリコン層４には、濃度の高い、即ち例えば1019〜
1020cm-3の第２導電型の不純物を導入したソース領域5A
及びドレイン領域5Bと、濃度の低い、即ち例えば1016〜
1017cm-3の第１導電型の不純物を導入したチャネル領域
６を設ける。シリコン層４上には薄いゲート絶縁膜８を
挟んで多結晶シリコン等からなるゲート電極９を形成す
る。
ゲート電極９はその電位によりゲート絶縁膜８下のチ
ャネル領域６に発生するキャリア数を制御し、ソース領
域5Aとドレイン領域5B間の電流を調節する働きがある。
ゲート電極９の端部にはSiO2等からなる絶縁壁11が設定
され、ゲート電極９および絶縁壁11の下部以外のシリコ
ン層４は自己整合的にチタンと反応して設けられる第１
のチタンシリサイド層17が形成される。また、ゲート電
極９上にも自己整合的に同様の第２のチタンシリサイド
層18が設けられる。絶縁層上に形成するMOSFETの場合、
半導体活性領域は適度に薄い（300〜2000Å）事が好ま
しい。
ャネル領域６に発生するキャリア数を制御し、ソース領
域5Aとドレイン領域5B間の電流を調節する働きがある。
ゲート電極９の端部にはSiO2等からなる絶縁壁11が設定
され、ゲート電極９および絶縁壁11の下部以外のシリコ
ン層４は自己整合的にチタンと反応して設けられる第１
のチタンシリサイド層17が形成される。また、ゲート電
極９上にも自己整合的に同様の第２のチタンシリサイド
層18が設けられる。絶縁層上に形成するMOSFETの場合、
半導体活性領域は適度に薄い（300〜2000Å）事が好ま
しい。
この半導体活性層が厚い場合は、ゲート電圧印加によ
りチャネルを形成して印加状態に置いた時、チャネル領
域６下でドレイン領域5Bから伸びた空乏層がソース領域
5Aにまで届き、この領域のポテンシャル低下のためにゲ
ート電極９で制御される表面よりも深い下部の空乏領域
に直接キャリアが注入され、急激な通電領域の増加、い
わゆるパンチスルーを招き、動作耐圧が著しく低下する
という問題点があった。また、ドレイン近傍で衝突電離
して生成した電子−正孔対の内、正孔がチャネル下部の
浮動（floating）領域にまで拡散し、その部分の電位を
上げるためにチャネル電流が増加してId-Vd特性（ドレ
イン電流−ドレイン電圧特性）にくびれを生じるキンク
効果が起こるという問題もあった。
りチャネルを形成して印加状態に置いた時、チャネル領
域６下でドレイン領域5Bから伸びた空乏層がソース領域
5Aにまで届き、この領域のポテンシャル低下のためにゲ
ート電極９で制御される表面よりも深い下部の空乏領域
に直接キャリアが注入され、急激な通電領域の増加、い
わゆるパンチスルーを招き、動作耐圧が著しく低下する
という問題点があった。また、ドレイン近傍で衝突電離
して生成した電子−正孔対の内、正孔がチャネル下部の
浮動（floating）領域にまで拡散し、その部分の電位を
上げるためにチャネル電流が増加してId-Vd特性（ドレ
イン電流−ドレイン電圧特性）にくびれを生じるキンク
効果が起こるという問題もあった。
上記問題点により、半導体活性層は適度の薄い膜厚に
設定される（これを薄膜SOI/MOSFETという）が、膜厚が
薄いとソース領域5A及びドレイン領域5Bの抵抗が大きく
なり、十分に薄膜SOI/MOSFETの特長を生かせないため、
低抵抗化のため、ソース領域5Aおよびドレイン領域5B
は、ゲート電極９と絶縁壁11下以外の部分は自己整合的
に上述の厚い第１のチタンシリサイド（TiSi2）層17を
形成する。
設定される（これを薄膜SOI/MOSFETという）が、膜厚が
薄いとソース領域5A及びドレイン領域5Bの抵抗が大きく
なり、十分に薄膜SOI/MOSFETの特長を生かせないため、
低抵抗化のため、ソース領域5Aおよびドレイン領域5B
は、ゲート電極９と絶縁壁11下以外の部分は自己整合的
に上述の厚い第１のチタンシリサイド（TiSi2）層17を
形成する。
この様にシリコン層４上及びゲート電極９上に自己整
合的にチタンシリサイドを形成する方法を第５図（ａ）
ないし第５図（ｃ）に示す。シリコン層４上に厚いチタ
ン層19を堆積し（第５図（ａ））、窒素中で800℃の熱
処理を行うと、シリコン層４上のチタンはシリコンと反
応しチタンシリサイド層17となり、最表面のみ窒素と反
応し窒化チタン層16となる。絶縁層３、11上には、シリ
コンは存在しないため、チタン層の全ては窒素と反応し
窒化チタン層16となる（第５図（ｂ））。ここで、窒化
チタン層16を硫酸等により選択的に除去すれば、シリコ
ン層４のあった部分には第１の厚いチタンシリサイド層
17が形成され、また、ゲート電極９に多結晶シリコンを
用いた時には、ゲート電極９上には、第２の厚いチタン
シリサイド層18が選択的に形成される。この場合、通常
の薄膜SOI/MOSFETではシリコン層４が300〜2000Åと非
常に薄いため、シリコン層４の深さ方向の全てにわたっ
てシリサイド化が起こり、全てチタンシリサイドとな
る。シリコン層４及び第１の厚いチタンシリサイド層17
上には、絶縁層12が設けられ、貫通孔13を介して、ソー
ス領域5A、ドレイン領域5B、ゲート電極９に接続する配
線層14が設定される。
合的にチタンシリサイドを形成する方法を第５図（ａ）
ないし第５図（ｃ）に示す。シリコン層４上に厚いチタ
ン層19を堆積し（第５図（ａ））、窒素中で800℃の熱
処理を行うと、シリコン層４上のチタンはシリコンと反
応しチタンシリサイド層17となり、最表面のみ窒素と反
応し窒化チタン層16となる。絶縁層３、11上には、シリ
コンは存在しないため、チタン層の全ては窒素と反応し
窒化チタン層16となる（第５図（ｂ））。ここで、窒化
チタン層16を硫酸等により選択的に除去すれば、シリコ
ン層４のあった部分には第１の厚いチタンシリサイド層
17が形成され、また、ゲート電極９に多結晶シリコンを
用いた時には、ゲート電極９上には、第２の厚いチタン
シリサイド層18が選択的に形成される。この場合、通常
の薄膜SOI/MOSFETではシリコン層４が300〜2000Åと非
常に薄いため、シリコン層４の深さ方向の全てにわたっ
てシリサイド化が起こり、全てチタンシリサイドとな
る。シリコン層４及び第１の厚いチタンシリサイド層17
上には、絶縁層12が設けられ、貫通孔13を介して、ソー
ス領域5A、ドレイン領域5B、ゲート電極９に接続する配
線層14が設定される。
従来の装置は以上のように構成されていたため、金属
シリサイド層と絶縁層が接触して、これらの層の間に大
きなストレスが発生していた。それによって、金属シリ
サイド層にクラックが生じたり、金属シリサイドが凝集
して、本来下がるか飽和すべきシート抵抗が上昇してし
まい、ソース／ドレイン間の電流が少なくなるだけでな
く、時として、トランジスタ動作がなされなくなり、ト
ランジスタの製造歩留が大きく低下するという問題点が
あった。
シリサイド層と絶縁層が接触して、これらの層の間に大
きなストレスが発生していた。それによって、金属シリ
サイド層にクラックが生じたり、金属シリサイドが凝集
して、本来下がるか飽和すべきシート抵抗が上昇してし
まい、ソース／ドレイン間の電流が少なくなるだけでな
く、時として、トランジスタ動作がなされなくなり、ト
ランジスタの製造歩留が大きく低下するという問題点が
あった。
この発明は上記のような問題点を解消するためになさ
れたもので、金属シリサイド層でのクラックの発生や、
金属シリサイドの凝集を抑えることによって、シート抵
抗の上昇を防止し、十分なソース／ドレイン間の電流を
得ることができるとともに、歩留りのよい半導体装置を
得ることを目的とするものである。
れたもので、金属シリサイド層でのクラックの発生や、
金属シリサイドの凝集を抑えることによって、シート抵
抗の上昇を防止し、十分なソース／ドレイン間の電流を
得ることができるとともに、歩留りのよい半導体装置を
得ることを目的とするものである。
この発明に係る半導体装置は、主表面を有しかつ少な
くとも表面が絶縁物質である基板と、基板上に設けられ
た薄い半導体活性層と、半導体活性層上に薄い絶縁膜を
挟んで配置されたゲート電極と、ゲート電極の側部に設
けられた絶縁壁と、ゲート電極の下の活性層中に形成さ
れた第１導電型のチャネル領域と、チャネル領域以外の
半導体活性層に第２導電型の不純物を分布させて形成さ
れたソース領域およびドレイン領域と、ソース領域およ
びドレイン領域の上部に、ソース領域およびドレイン領
域の上部に、ソース領域のチャネル領域側部分およびド
レイン領域のチャネル領域側部分を除いて、半導体活性
層の表面から、ソース領域およびドレイン領域における
シート抵抗が最小値となる時の厚さを含めた近傍であっ
て、基板と間隔を隔てた所定深さにわたって選択的に設
けられた金属シリサイド層と、半導体活性層上に設けら
れた絶縁層と、ゲート電極、ソース領域、およびドレイ
ン領域にそれぞれ絶縁層にもうけた貫通孔を介して接続
された配線層とを備えたことを特徴とするものである。
くとも表面が絶縁物質である基板と、基板上に設けられ
た薄い半導体活性層と、半導体活性層上に薄い絶縁膜を
挟んで配置されたゲート電極と、ゲート電極の側部に設
けられた絶縁壁と、ゲート電極の下の活性層中に形成さ
れた第１導電型のチャネル領域と、チャネル領域以外の
半導体活性層に第２導電型の不純物を分布させて形成さ
れたソース領域およびドレイン領域と、ソース領域およ
びドレイン領域の上部に、ソース領域およびドレイン領
域の上部に、ソース領域のチャネル領域側部分およびド
レイン領域のチャネル領域側部分を除いて、半導体活性
層の表面から、ソース領域およびドレイン領域における
シート抵抗が最小値となる時の厚さを含めた近傍であっ
て、基板と間隔を隔てた所定深さにわたって選択的に設
けられた金属シリサイド層と、半導体活性層上に設けら
れた絶縁層と、ゲート電極、ソース領域、およびドレイ
ン領域にそれぞれ絶縁層にもうけた貫通孔を介して接続
された配線層とを備えたことを特徴とするものである。
この発明に係る半導体装置においては、金属シリサイ
ド層を、ソース領域およびドレイン領域におけるシート
抵抗が最小値となる時の厚さを含めた近傍の所定深さに
わたって形成したため、シート抵抗が抑制されるととも
に、金属シリサイド層が絶縁物質に接触しないため、金
属シリサイド層でのクラックの発生や、金属シリサイド
の凝集を抑えることができる。
ド層を、ソース領域およびドレイン領域におけるシート
抵抗が最小値となる時の厚さを含めた近傍の所定深さに
わたって形成したため、シート抵抗が抑制されるととも
に、金属シリサイド層が絶縁物質に接触しないため、金
属シリサイド層でのクラックの発生や、金属シリサイド
の凝集を抑えることができる。
以下本発明の一実施例を図について説明する。
第１図および第２図はこの発明の一実施例によるサリ
サイド型SOI/MOSFETを示す図であり、第１図（ａ）は構
造の断面図、第１図（ｂ）は平面図、第２図（ａ）ない
し第２図（ｃ）はその主な製造工程における断面図であ
る。第３図（ａ）（ｂ）は従来および本発明のSOI/MOSF
ETのトランジスタ特性（Id-Vd特性）を示す図である。
以下、これら第１図ないし第３図を参照してこの発明の
一実施例について説明する。
サイド型SOI/MOSFETを示す図であり、第１図（ａ）は構
造の断面図、第１図（ｂ）は平面図、第２図（ａ）ない
し第２図（ｃ）はその主な製造工程における断面図であ
る。第３図（ａ）（ｂ）は従来および本発明のSOI/MOSF
ETのトランジスタ特性（Id-Vd特性）を示す図である。
以下、これら第１図ないし第３図を参照してこの発明の
一実施例について説明する。
第１図および第２図に示す実施例は以下の点を除いて
第４図および第５図に示す従来例と同様であり、相当す
る部分には同一の参照番号を付しその説明を省略する。
第４図および第５図に示す従来例と同様であり、相当す
る部分には同一の参照番号を付しその説明を省略する。
この実施例ではシリコン層４とチタン層とが自己整合
的に反応して形成される第１のチタンシリサイド層７を
シリコン層４全てと反応して絶縁層２上にまで達すると
いうことのない様に薄く設定する。本実施例の製造方法
は、第２図（ａ）に示した様にチタン層15を薄く堆積
し、従来例と同一フローの工程により自己整合的にシリ
コン層４の途中にまでチタンシリサイド層７を薄く形成
する。この様にシリサイド層７を薄く設定すると、シリ
サイド層７と半導体との接触面積が非常に増大し、接触
抵抗が低減されるため、第３図（ａ）の従来例に比し、
第３図（ｂ）に示した様にソース・ドレイン間の電流が
増加し、トランジスタの駆動能力が向上する。
的に反応して形成される第１のチタンシリサイド層７を
シリコン層４全てと反応して絶縁層２上にまで達すると
いうことのない様に薄く設定する。本実施例の製造方法
は、第２図（ａ）に示した様にチタン層15を薄く堆積
し、従来例と同一フローの工程により自己整合的にシリ
コン層４の途中にまでチタンシリサイド層７を薄く形成
する。この様にシリサイド層７を薄く設定すると、シリ
サイド層７と半導体との接触面積が非常に増大し、接触
抵抗が低減されるため、第３図（ａ）の従来例に比し、
第３図（ｂ）に示した様にソース・ドレイン間の電流が
増加し、トランジスタの駆動能力が向上する。
特にボロンを導入したＰ型のソース・ドレインに対し
てはシリサイド系の金属は、界面の電気的な障壁が高
く、従来例では良好な接触を非常に得にくく、そのため
シリサイド層と半導体であるソース・ドレイン領域との
接触抵抗が非常に大きかったことを考えると、本実施例
の効果は大きいものである。
てはシリサイド系の金属は、界面の電気的な障壁が高
く、従来例では良好な接触を非常に得にくく、そのため
シリサイド層と半導体であるソース・ドレイン領域との
接触抵抗が非常に大きかったことを考えると、本実施例
の効果は大きいものである。
また、第６図は本発明者が行った実験結果である、第
１図あるいは第４図の装置におけるシート抵抗のチタン
シリサイド膜厚依存性を示す図、第７図は同じくトラン
ジスタの歩留のチタンシリサイド膜厚依存性を示す図で
ある。
１図あるいは第４図の装置におけるシート抵抗のチタン
シリサイド膜厚依存性を示す図、第７図は同じくトラン
ジスタの歩留のチタンシリサイド膜厚依存性を示す図で
ある。
この第６図，第７図の実験結果により、次のことがわ
かるものである。
かるものである。
第６図に示す様に、チタンシリサイド層17の膜厚（Ti
Si2膜厚）がシリコン層の膜厚（SOI膜厚＝1000Å）にま
で増大する、すなわち、シリコン層の下まで到達する
と、該シリコン層の本来下がるか飽和すべきシート抵抗
が上昇してしまう。これは、チタンシリサイド層17が下
まで達すると、絶縁層２とチタンシリサイド層17との間
に大きなストレスが発生し、チタンシリサイド層17にク
ラックが発生するか、あるいはチタンシリサイドが凝集
することが原因であると考えられる。そしてこのように
チタンシリサイド層17が絶縁層２上にまで達すると、時
として、トランジスタ動作がなされなくなり、第７図に
示すようにトランジスタの製造歩留が大きく低下すると
いう現象となって現れているものである。
Si2膜厚）がシリコン層の膜厚（SOI膜厚＝1000Å）にま
で増大する、すなわち、シリコン層の下まで到達する
と、該シリコン層の本来下がるか飽和すべきシート抵抗
が上昇してしまう。これは、チタンシリサイド層17が下
まで達すると、絶縁層２とチタンシリサイド層17との間
に大きなストレスが発生し、チタンシリサイド層17にク
ラックが発生するか、あるいはチタンシリサイドが凝集
することが原因であると考えられる。そしてこのように
チタンシリサイド層17が絶縁層２上にまで達すると、時
として、トランジスタ動作がなされなくなり、第７図に
示すようにトランジスタの製造歩留が大きく低下すると
いう現象となって現れているものである。
しかるに、本発明では、チタンシリサイド層７が薄
く、その下面はシリコン４と接しているため、密着性が
良く、チタンシリサイド層が下まで到達していた時に発
生していたクラックや凝集が無くなり、第６図に示され
るようにシート抵抗の増加が抑えられる。このため、第
７図に示されるようにトランジスタの歩留は非常に良
く、上述の効果と合わせて本発明の効果は非常に大なる
ものとなる。なおこの両図から本発明のTiSi2膜厚は薄
い方ではシート抵抗が約50Ω以下となる厚さ、厚い方で
は1000Åより小さい厚さであればよいものである。
く、その下面はシリコン４と接しているため、密着性が
良く、チタンシリサイド層が下まで到達していた時に発
生していたクラックや凝集が無くなり、第６図に示され
るようにシート抵抗の増加が抑えられる。このため、第
７図に示されるようにトランジスタの歩留は非常に良
く、上述の効果と合わせて本発明の効果は非常に大なる
ものとなる。なおこの両図から本発明のTiSi2膜厚は薄
い方ではシート抵抗が約50Ω以下となる厚さ、厚い方で
は1000Åより小さい厚さであればよいものである。
このようにシリサイド層を薄く形成した本実施例のサ
リサイド型薄膜SOI/MOSFETはショートチャネル効果やキ
ンク効果を制御するという薄膜SOI/MOSFETの秀れた特徴
を最大限に引き出す事が可能であり、ゲート長が0.5μ
ｍ等のサブミクロントランジスタを形成した場合にも十
分に実用的な特性を提供できるものである。
リサイド型薄膜SOI/MOSFETはショートチャネル効果やキ
ンク効果を制御するという薄膜SOI/MOSFETの秀れた特徴
を最大限に引き出す事が可能であり、ゲート長が0.5μ
ｍ等のサブミクロントランジスタを形成した場合にも十
分に実用的な特性を提供できるものである。
なお上記実施例では、シリコンを自己整合的にシリサ
イド化する金属としてチタンを選択したが、この金属は
シリコンと反応して自己整合的にシリコン部のみに導電
性の物質を形成できるものであればチタンに限定される
ものではなく、コバルト、又はタングステンでもよく、
また上記チタンシリサイド層自体の代わりにタングステ
ン層を用いてもよい。
イド化する金属としてチタンを選択したが、この金属は
シリコンと反応して自己整合的にシリコン部のみに導電
性の物質を形成できるものであればチタンに限定される
ものではなく、コバルト、又はタングステンでもよく、
また上記チタンシリサイド層自体の代わりにタングステ
ン層を用いてもよい。
以上のように、この発明によれば、薄膜SOI/MOSFETに
おいて、金属シリサイド層を、ソース領域およびドレイ
ン領域におけるシート抵抗が最小値となる時の厚さを含
めた近傍の所定深さにわたって形成したため、シート抵
抗が抑制されるとともに、金属シリサイド層が基板表面
の絶縁物質に接触しないため、金属シリサイド層でのク
ラックの発生や、金属シリサイドの凝集を抑えて、シー
ト抵抗の上昇を防ぎ、ソース・ドレイン間の電流が増加
し、トランジスタの駆動能力が向上するという効果を奏
する。
おいて、金属シリサイド層を、ソース領域およびドレイ
ン領域におけるシート抵抗が最小値となる時の厚さを含
めた近傍の所定深さにわたって形成したため、シート抵
抗が抑制されるとともに、金属シリサイド層が基板表面
の絶縁物質に接触しないため、金属シリサイド層でのク
ラックの発生や、金属シリサイドの凝集を抑えて、シー
ト抵抗の上昇を防ぎ、ソース・ドレイン間の電流が増加
し、トランジスタの駆動能力が向上するという効果を奏
する。
第１図（ａ）および（ｂ）はこの発明の一実施例による
半導体装置を示す断面図および平面図、第２図は上記実
施例の半導体装置の製造方法を示す断面図、第３図は従
来および本発明のSOI/MOSFETのトランジスタ特性（Id-V
d特性）を示す図、第４図（ａ）および（ｂ）は従来の
半導体装置の一例を示す断面図及び平面図、第５図は従
来の半導体装置の製造方法を示す断面図、第６図は第１
図および第４図の装置におけるチタンシリサイド膜厚依
存性を示す図、第７図は同じくトランジスタの歩留のチ
タンシリサイド膜厚依存性を示す図である。 １……シリコン基板、２……絶縁層、３……分離用絶縁
層、４……シリコン層、5A……ソース領域、5B……ドレ
イン領域、６……チャネル領域、７……第１の薄いチタ
ンシリサイド層、８……ゲート絶縁膜、９……ゲート電
極、10……第２の薄いチタンシリサイド層、11……絶縁
壁、12……層間絶縁層、13……貫通孔、14……配線層、
15……薄いチタン層、16……窒化チタン層、17……第１
の厚いチタンシリサイド層、18……第２の厚いチタンシ
リサイド層である。 なお図中同一符号は同一又は相当部分を示す。
半導体装置を示す断面図および平面図、第２図は上記実
施例の半導体装置の製造方法を示す断面図、第３図は従
来および本発明のSOI/MOSFETのトランジスタ特性（Id-V
d特性）を示す図、第４図（ａ）および（ｂ）は従来の
半導体装置の一例を示す断面図及び平面図、第５図は従
来の半導体装置の製造方法を示す断面図、第６図は第１
図および第４図の装置におけるチタンシリサイド膜厚依
存性を示す図、第７図は同じくトランジスタの歩留のチ
タンシリサイド膜厚依存性を示す図である。 １……シリコン基板、２……絶縁層、３……分離用絶縁
層、４……シリコン層、5A……ソース領域、5B……ドレ
イン領域、６……チャネル領域、７……第１の薄いチタ
ンシリサイド層、８……ゲート絶縁膜、９……ゲート電
極、10……第２の薄いチタンシリサイド層、11……絶縁
壁、12……層間絶縁層、13……貫通孔、14……配線層、
15……薄いチタン層、16……窒化チタン層、17……第１
の厚いチタンシリサイド層、18……第２の厚いチタンシ
リサイド層である。 なお図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 靖朗 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 須賀原 和之 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 楠 茂 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭60−224273（ＪＰ，Ａ) 特開 昭61−56461（ＪＰ，Ａ) 特開 昭61−278163（ＪＰ，Ａ) 特開 昭58−204570（ＪＰ，Ａ)
Claims (1)
- 【請求項１】主表面を有しかつ少なくとも表面が絶縁物
質である基板と、 前記基板上に設けられた薄い半導体活性層と、 前記半導体活性層上に薄い絶縁膜を挟んで配置されたゲ
ート電極と、 前記ゲート電極の側部に設けられた絶縁壁と、 前記ゲート電極の下の前記活性層中に形成された第１導
電型のチャネル領域と、 前記チャネル領域以外の前記半導体活性層に第２導電型
の不純物を分布させて形成されたソース領域およびドレ
イン領域と、 前記ソース領域およびドレイン領域の上部に、前記ソー
ス領域の前記チャネル領域側部分および前記ドレイン領
域の前記チャネル領域側部分を除いて、上記半導体活性
層の表面から、前記ソース領域およびドレイン領域にお
けるシート抵抗が最小値となる時の厚さを含めた近傍で
あって、前記基板と間隔を隔てた所定深さにわたって選
択的に設けられた金属シリサイド層と、 前記半導体活性層上に設けられた絶縁層と、 前記ゲート電極、前記ソース領域、および前記ドレイン
領域にそれぞれ前記絶縁層に設けた貫通孔を介して接続
された配線層とを備えたことを特徴とする半導体装置。
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|---|---|---|---|
| JP8328089A JP2752424B2 (ja) | 1988-05-11 | 1989-03-31 | 半導体装置 |
Applications Claiming Priority (3)
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| JP11528588 | 1988-05-11 | ||
| JP8328089A JP2752424B2 (ja) | 1988-05-11 | 1989-03-31 | 半導体装置 |
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| JP2752424B2 true JP2752424B2 (ja) | 1998-05-18 |
Family
ID=26424331
Family Applications (1)
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|---|---|---|---|
| JP8328089A Expired - Lifetime JP2752424B2 (ja) | 1988-05-11 | 1989-03-31 | 半導体装置 |
Country Status (1)
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| JP (1) | JP2752424B2 (ja) |
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-
1989
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