KR20000028096A - 트렌치 게이트구조의 모스트랜지스터 제조방법 - Google Patents

트렌치 게이트구조의 모스트랜지스터 제조방법 Download PDF

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Abstract

본 발명은 트렌치 게이트구조의 모스트랜지스터 제조방법에 관한 것으로, 종래에는 소스/드레인의 내부저항이 크고, 이 내부저항을 감소시키기 위해 후속 살리사이드공정을 적용할 경우 게이트전극과 단락이 발생할 수 있는 위험요소가 있어 공정이 어려운 문제점이 있었다. 따라서, 본 발명은 필드산화막이 형성된 반도체기판 상에 불순물이온을 주입하여 N-층과 N+층을 순차적으로 형성하는 공정과; 상기 N+층 상에 실리사이드층을 형성하는 공정과; 상기 실리사이드층의 상부에 제1절연막을 증착한 후, 사진식각공정을 통해 제1절연막 및 실리사이드층의 일부를 식각하여 N+층을 노출시키는 공정과; 상기 N+층이 노출된 반도체기판의 상부전면에 제2절연막을 증착한 후, 이방성식각하여 제1절연막 및 실리사이드층의 식각 면에 측벽을 형성하는 공정과; 상기 노출된 N+층을 식각하고, 계속해서 N-층 및 반도체기판을 소정깊이로 식각하는 공정과; 상기 식각 영역 하부의 반도체기판 상에 불순물이온을 주입하여 채널영역을 형성한 후, 열산화공정을 통해 식각 영역의 측벽 및 하벽에 게이트산화막을 형성하는 공정과; 상기 게이트산화막이 형성된 식각 영역에 전도성물질을 증착하고 화학기계적 연마하는 공정으로 이루어지는 트렌치 게이트구조의 모스트랜지스터 제조방법을 통해 게이트전극과의 단락을 방지함과 아울러 소스/드레인의 저항을 낮추어 트랜지스터의 특성을 향상시킬 수 있는 효과가 있다.

Description

트렌치 게이트구조의 모스트랜지스터 제조방법
본 발명은 트렌치 게이트(trench gate)구조의 모스 전계효과 트랜지스터(MOSFET) 제조방법에 관한 것으로, 특히 게이트전극의 형성전에 실리사이드의 소스/드레인을 형성하여 게이트전극과의 단락을 방지함과 아울러 저항을 감소시키기에 적당하도록 한 트렌치 게이트구조의 모스트랜지스터 제조방법에 관한 것이다.
종래 트렌치 게이트구조의 모스트랜지스터 제조방법을 도1a 내지 도1d의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 필드산화막(2)이 형성된 반도체기판(1)의 상부에 패드산화막(3)을 형성한 후, 저농도의 엔형 불순물이온을 주입하여 N-층(4)을 형성한다. 그리고, 상기 N-층(4)이 형성된 반도체기판(1)의 상부전면에 절연막(5)을 형성하고, 사진식각공정을 통해 절연막(5)의 일부를 상기 N-층(4)이 노출되도록 식각한 후, 계속해서 노출된 N-층(4)을 소정깊이로 식각하고, 그 상부에 절연막(6)을 증착한다.
그리고, 도1b에 도시한 바와같이 상기 절연막(6)을 이방성식각하여 측벽(7)을 형성하고, 상기 노출된 N-층(4)을 식각한 후, 계속해서 반도체기판(1)을 소정깊이로 식각하여 게이트 형성영역을 정의한다. 이때, 측벽(7)은 게이트 형성영역이 상기 사진식각공정을 통해 정의된 영역보다 협소해지도록 함과 아울러 게이트 형성영역의 상부를 라운딩(rounding) 처리하여 이후에 그 게이트 형성형역에 증착되는 전도성물질의 스텝 커버리지(step coverage)를 향상시킨다.
그리고, 도1c에 도시한 바와같이 상기 식각 영역 하부의 반도체기판(1) 상에 불순물이온을 주입하여 채널영역(8)을 형성하고, 열산화공정을 통해 식각 영역의 측벽 및 하벽에 게이트산화막(9)을 형성한 후, 그 게이트산화막(9)이 형성된 식각 영역에 전도성물질을 증착하고 상기 절연막(5)과 함께 패터닝하여 게이트전극(10)을 형성한다.
그리고, 도1d에 도시한 바와같이 상기 패터닝된 게이트전극(10)을 마스크로 적용하여 상기 N-층(4)에 고농도의 엔형 불순물이온을 주입하여 N+층(11)을 형성함으로써, 엘디디구조(lightly doped drain : LDD)의 소스/드레인을 형성한다.
그러나, 상기한 바와같은 종래 트렌치 게이트구조의 모스트랜지스터 제조방법은 소스/드레인의 내부저항이 크고, 이 내부저항을 감소시키기 위해 소스/드레인의 상부에 실리사이드층을 형성하기 위하여 후속 살리사이드(self-align silicide : SALICIDE)공정을 적용할 경우 게이트전극과 단락이 발생할 수 있는 위험요소가 있어 공정이 어려운 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 트렌치 게이트구조의 모스 전계효과 트랜지스터에서 게이트전극의 형성전에 실리사이드의 소스/드레인을 형성하여 게이트전극과의 단락을 방지함과 아울러 저항을 감소시킬 수 있는 트렌치 게이트구조의 모스트랜지스터 제조방법을 제공하는데 있다.
도1은 종래 트렌치 게이트구조의 모스트랜지스터 제조방법을 보인 수순단면도.
도2는 본 발명의 일 실시예를 보인 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
21:반도체기판 22:필드산화막
23:N-층 24:N+층
25:실리사이드층 26,27:절연막
28:측벽 29:채널영역
30:게이트산화막 31:게이트전극
상기한 바와같은 본 발명의 목적을 달성하기 위한 트렌치 게이트구조의 모스트랜지스터 제조방법의 바람직한 일 실시예는 필드산화막이 형성된 반도체기판 상에 불순물이온을 주입하여 N-층과 N+층을 순차적으로 형성하는 공정과; 상기 N+층 상에 실리사이드층을 형성하는 공정과; 상기 실리사이드층의 상부에 제1절연막을 증착한 후, 사진식각공정을 통해 제1절연막 및 실리사이드층의 일부를 식각하여 N+층을 노출시키는 공정과; 상기 N+층이 노출된 반도체기판의 상부전면에 제2절연막을 증착한 후, 이방성식각하여 제1절연막 및 실리사이드층의 식각 면에 측벽을 형성하는 공정과; 상기 노출된 N+층을 식각하고, 계속해서 N-층 및 반도체기판을 소정깊이로 식각하는 공정과; 상기 식각 영역 하부의 반도체기판 상에 불순물이온을 주입하여 채널영역을 형성한 후, 열산화공정을 통해 식각 영역의 측벽 및 하벽에 게이트산화막을 형성하는 공정과; 상기 게이트산화막이 형성된 식각 영역에 전도성물질을 증착하고 화학기계적 연마하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 트렌치 게이트구조의 모스트랜지스터 제조방법의 바람직한 일 실시예를 도2a 내지 도2e에 도시한 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와같이 필드산화막(22)이 형성된 반도체기판(21) 상에 불순물이온을 주입하여 N-층(23)과 N+층(24)을 순차적으로 형성한다. 그리고, 상기 N+층(24) 상에 실리사이드층(25)을 형성한다. 이때, 실리사이드층(25)은 Ti 또는 Co의 금속층이 열처리공정을 통해 N+층(24)과는 반응하고, 필드산화막(22)과는 반응하지 않는 살리사이드 특성을 이용하여 N+층(24)과 금속층의 반응을 통해 실리사이드층(25)을 형성하고, 필드산화막(22)에 잔류하는 금속층을 제거하여 형성한다.
그리고, 도2b에 도시한 바와같이 상기 살리사이드층(25)이 형성된 반도체기판(21)의 상부전면에 절연막(26)을 형성하고, 사진식각공정을 통해 절연막(26)과 실리사이드층(25)의 일부를 상기 N+층(24)이 노출되도록 식각한 후, 그 상부에 절연막(27)을 증착한다.
그리고, 도2c에 도시한 바와같이 상기 절연막(27)을 이방성식각하여 측벽(28)을 형성하고, 상기 노출된 N+층(24)을 식각한 후, 계속해서 N-층(23) 및 반도체기판(21)을 소정깊이로 식각하여 게이트 형성영역을 정의한다. 이때, 측벽(28)은 게이트 형성영역이 상기 사진식각공정을 통해 정의된 영역보다 협소해지도록 함과 아울러 게이트 형성영역의 상부를 라운딩 처리하여 이후에 그 게이트 형성형역에 증착되는 전도성물질의 스텝 커버리지를 향상시킨다. 또한, 상기 실리사이드층(25)과 이후에 게이트 형성영역에 증착되는 전도성물질의 단락을 방지한다.
그리고, 도2d에 도시한 바와같이 상기 게이트 형성영역 하부의 반도체기판(21) 상에 불순물이온을 주입하여 채널영역(29)을 형성하고, 열산화공정을 통해 식각 영역의 측벽 및 하벽에 게이트산화막(30)을 형성한다.
그리고, 도2e에 도시한 바와같이 상기 게이트산화막(30)이 형성된 게이트 형성영역에 전도성물질을 증착하고 화학기계적 연마공정을 통해 평탄화하여 게이트전극(31)을 형성한다.
상기한 바와같은 본 발명에 의한 트렌치 게이트구조의 모스트랜지스터 제조방법은 게이트전극의 형성전에 소스/드레인에 실리사이드를 형성함에 따라 게이트전극과의 단락을 방지함과 아울러 소스/드레인의 저항을 낮추어 트랜지스터의 특성을 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 필드산화막이 형성된 반도체기판 상에 불순물이온을 주입하여 N-층과 N+층을 순차적으로 형성하는 공정과; 상기 N+층 상에 실리사이드층을 형성하는 공정과; 상기 실리사이드층의 상부에 제1절연막을 증착한 후, 사진식각공정을 통해 제1절연막 및 실리사이드층의 일부를 식각하여 N+층을 노출시키는 공정과; 상기 N+층이 노출된 반도체기판의 상부전면에 제2절연막을 증착한 후, 이방성식각하여 제1절연막 및 실리사이드층의 식각 면에 측벽을 형성하는 공정과; 상기 노출된 N+층을 식각하고, 계속해서 N-층 및 반도체기판을 소정깊이로 식각하는 공정과; 상기 식각 영역 하부의 반도체기판 상에 불순물이온을 주입하여 채널영역을 형성한 후, 열산화공정을 통해 식각 영역의 측벽 및 하벽에 게이트산화막을 형성하는 공정과; 상기 게이트산화막이 형성된 식각 영역에 전도성물질을 증착하고 화학기계적 연마하는 공정을 구비하여 이루어지는 것을 특징으로 하는 트렌치 게이트구조의 모스트랜지스터 제조방법.
  2. 제 1 항에 있어서, 상기 실리사이드층은 Ti 또는 Co의 금속층을 이용하여 형성하는 것을 특징으로 하는 트렌치 게이트구조의 모스트랜지스터 제조방법.
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KR100435898B1 (ko) * 2001-12-27 2004-06-12 동부전자 주식회사 트랜지스터의 샐리사이드 영역 형성방법

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